JPH0715318A - 断熱的ダイナミック非反転回路 - Google Patents

Abstract

(57)【要約】 【目的】 電気消費が少なく、かつ構成の簡単な非反転
回路及び排他的ＯＲ回路などの論理回路を提供する。。 【構成】 断熱的ダイナミック非反転回路においては、
電力を大幅に消費することなく、ダイナミック論理回路
において理論レベル信号とその反転を同時に利用するこ
とができる。この非反転回路の技術は、やはり電力を大
幅に消費することのない排他的ＯＲ回路を形成するのこ
とにも利用される。どちらの回路も簡単な構成をとって
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に関し、詳しく
は、電力消費が少なくかつ構成の簡単な非反転回路に関
する。

【０００２】

【従来の技術】静的及びダイナミックＣＭＯＳ論理回路
のような標準的な論理回路では、ノードを第１の電位に
充電し、そしてこのノードを第２の電位に放電するスイ
ッチを用いて、ノードは完全に不可逆的でエネルギー消
費的方法により充放電される。このようなノードをスル
ーレート限定クロックに接続することが提案されてい
る。このスルーレート限定クロックは、理論的には、徐
々に、断熱的に、かつ可逆的にノードを充放電する。

【０００３】この技術を使用する論理回路は一般的に極
めて複雑であり、非常に多数のトランジスタを使用す
る。そのため、通常の動作速度では、簡単な論理演算を
行うためにも非常に多くのトランジスタが使用されるの
で各トランジスタの電力節約が失われてしまう。更に、
従来の幾つかの設計では、非断熱的遷移を完全に避ける
ことは出来なかった。従って、回路全体の総電力消費量
が非断熱的回路により消費される総電力量よりも遥かに
少ないということはない。

【０００４】本発明者は電力の消費量が少なく、構造が
簡単な断熱的ダイナミック論理回路について別に特許出
願している。その出願において開示された回路の利用価
値を高めるために、断熱的ダイナミック非反転回路が開
発された。

【０００５】

【発明が解決しようとする課題】本発明の目的は電力消
費が少なく、かつ構成の簡単な、改良された断熱的ダイ
ナミック非反転回路を提供することである。

【０００６】

【課題を解決するための手段】本発明の一実施例では、
断熱的ダイナミック非反転回路は二つの状態のうちの一
状態を有する入力信号を受信するための入力ノードと、
入力信号と同状態の出力信号を出力するための出力ノー
ドを有する。第１クロックノードは、第１及び第２の電
位の間で断熱的に変動する第１周期クロック信号を受信
する。第２クロックノードは、第３及び第４の電位の間
で断熱的に変動する第２周期クロック信号を受信する。
第２クロック信号は第１クロック信号に対して、あらか
じめ定められた位相シフトを有する。

【０００７】ｐチャネルＦＥＴといった第１導電型の第
１の可制御スイッチが，ｎチャネルＦＥＴといった第２
導電型の可制御スイッチと接続される。第１及び第２の
可制御スイッチは１つのクロックノードと出力ノードの
間に直列に接続される。第１の可制御スイッチは、他の
クロックノードに対応する制御端末を有し、第２の可制
御スイッチは、入力ノードに対応する制御端末を有す
る。整流手段が、出力ノードと１つのクロックノードの
間に接続される。

【０００８】本発明の別の実施例においては、ダイナミ
ック非反転回路の理論を使って、電力消費が少なく、か
つ構成の簡単な、改良された排他的ＯＲ回路を形成す
る。

【０００９】

【実施例】以下、図面を参照しながら本発明を具体的に
説明する。

【００１０】図１はダイナミック論理回路の一例のブロ
ック図である。図１に示されたゲートはダイナミックイ
ンバータであり、常用のＣＭＯＳ回路で一般的に使用さ
れる、ｎチャネルＦＥＴ１０のような、可制御スイッチ
の形の論理要素である。ＦＥＴ１０のゲート又は制御端
末は、信号源に接続される入力ノードを示す。この信号
源は、２種類の可能な論理状態を示す２つの電位レベル
のうちの一方のレベルを有する入力信号を発生する。

【００１１】論理状態間の遷移は、２つの所定の電位レ
ベル間の遷移を含む。図３に示されるように、入力信号
は２つの論理状態間の遷移を断熱的に、すなわち、図１
の回路におけるエネルギー消費量を最小にする低電圧変
化率で、生じさせることができる。特に、遷移を起こす
装置内で消費されたエネルギーが２つの状態間のエネル
ギー差よりも大幅に少ない場合、信号又はノードは或る
状態から別の状態へ断熱遷移を起こす。

【００１２】例えば、或る論理レベルと別の論理レベル
との間のエネルギー差が１／２ＣＶ²（ここで、Ｃはノ
ードに伴う有効容量であり、Ｖはノードが或る論理レベ
ルから別の論理レベルへ遷移を起こしたことによる電圧
又は電位変化である）である場合、遷移の生起に関連し
て消費されたエネルギー差が例えば、１／４ＣＶ²から
１／２０ＣＶ²以下などのように１／２ＣＶ²よりも大幅
に低ければ、或る論理レベルから別の論理レベルへの遷
移は断熱的である。

【００１３】ＦＥＴ１０の一つの出力端末は図１に示さ
れていないエネルギー源により発生されたクロック信号
に接続されるクロックノードからなる。図２に示される
ように、クロック信号は２つの状態又は電位レベルの間
で変化する。入力信号変動と同様に、クロック信号変動
は低断熱変化率で生じ、図１の回路におけるエネルギー
消費を最小にする。ＦＥＴ１０の別の出力端末は図１の
インバータの出力ノードを示す。出力ノードは２つの可
能な論理状態のうちの一方の状態を有する出力信号を搬
送する。

【００１４】入力信号と同様に、状態間の出力信号の遷
移は２つの所定の電位レベル間の遷移を含む。レベル間
の遷移は、入力信号とクロック信号の遷移に関連して起
こる非エネルギー消費的な断熱様式と同様な様式で生起
する。ダイオード１２は図１に示されるように、ＦＥＴ
１０の出力端末と交差して接続されている。図１では、
可制御スイッチをＦＥＴ１０として示しているが、ＮＰ
Ｎ又はＰＮＰバイポーラトランジスタなどのような任意
の可制御スイッチもインバータ機能を果たすために対応
する回路構成において使用できる。

【００１５】図３は図１の論理ゲートの動作を例証する
タイミング図である。論理ゲートの入力端末に出現する
信号が高レベル（このレベルは所定の大きさの概ね一定
の電圧レベル又は電位である）である場合、論理ゲート
の出力端末に出現する信号は低レベルである。特に、こ
の実施例では、一連の低進行パルスである。逆に言え
ば、論理ゲートの入力端末に出現する信号が低レベルで
ある場合、例えば、入力信号が一連の低進行パルスであ
る場合、出力端末に出現する信号は高レベルである。特
に、一定の高電圧レベル又は電位である。

【００１６】図３は図１の論理ゲートに入力される断熱
的クロック信号の特性を説明する。クロック信号は所定
の期間Ｔを有する反復信号である。クロック信号は低レ
ベルで始まり、図３で符号Ａにより示される予備充電フ
ェーズ中に徐々に高レベルに増大する。その後、クロッ
クは図３で符号Ｂにより示される或る期間の間は高レベ
ルに維持される。この期間は任意の所定期間であること
ができ、ゼロであることも可能である。

【００１７】その後、クロック信号は図３で符号Ｃによ
り示される評価期間中に徐々に低レベルにまで戻る。ク
ロック信号は図３で符号Ｄにより示される所定期間中は
低レベルのまま維持され、その後、図３で符号ａｂｃｄ
により示される連続期間中、前記のサイクルが反復され
る。ここには台形状のクロック信号が図示されている
が、正弦波状の波形のような類似形状の波形も当然可能
である。正弦波状の波形の利点は、この波形を常用のＬ
Ｃオシレータ回路により容易に発生させることができる
ことである。

【００１８】図１に示されたような論理回路は、特に図
２に示されたクロック信号のようなスイッチング信号に
対する応答を分析する簡単な直列抵抗−コンデンサ（Ｒ
Ｃ）回路に近づけることができる。このクロック信号の
ような、図１の回路に入力される信号が或る電圧レベル
から別の電圧レベルへ急激な変化を起こす場合、電圧変
化の直後に、大きな電圧スパイクがＲＣ回路内の直列抵
抗全域に出現する。この電圧スパイクはＲＣ回路内の直
列コンデンサの充放電により時間をかけて徐々に低下さ
れる。

【００１９】抵抗にかかる電圧のために、電力は電圧ス
パイク中にこの抵抗内で回復不能なほど消費される。図
１の回路の信号が、コンデンサにかかる電圧がスイッチ
ング電圧の変化を厳密に追跡することが出来る程度にま
で制限されたスルーレートであれば、抵抗による電力消
費は最小にすることができる。従って、予備充電及び評
価フェーズ中のクロック信号のように、図１の回路にお
ける信号の傾斜は、図１の回路が断熱的に動作している
ようなものである。

【００２０】特に、傾斜は十分に漸進的であり、その結
果、図１の回路に伴うコンデンサは電圧信号の変化に概
ね一致して充放電することができる。例えば、高状態か
ら低状態あるいはこの逆の状態へ達するためのクロック
時間又はその他の信号変化の時間（“ランプタイム”）
は前記のＲＣ回路の時定数よりも大きい。或る特定の実
施例では、ランプタイムは時定数の少なくとも１０倍で
ある。このことは、クロック信号に接続された充放電路
に設けられた抵抗には最小の電圧が出現することを意味
する。このことはまた、クロック信号の動作により引き
起こされた充放電中のエネルギー消費が最小であること
を意味する。

【００２１】従って、図１の回路の入力および出力ノー
ドにおける状態遷移は断熱的である。すなわち、図１の
回路で消費されるエネルギーは２つの状態間のエネルギ
ー差よりも大幅に低い。

【００２２】図３のタイミング図は、入力端末の信号が
高レベルから低レベルへ変化する場合の図１の論理ゲー
トの動作を例証している。入力信号が高レベルである場
合、出力はクロック信号に厳密に従う。クロック信号に
伴う出力信号のこの低進行発振は図１のゲートからの低
出力を示す。入力信号が低レベルになる場合、出力信号
は高レベルのままであり、クロック信号の発振には追従
しない。

【００２３】更に明確には、予備充電フェーズＡにおい
て、予備充電フェーズＡの以前から出力が高電位レベル
であった場合、出力はその高電位レベル状態のままであ
る。さもなければ、クロックノード，ダイオード１２及
び出力ノード間の直列接続を介してクロックにより低レ
ベルから高レベルまでドラッグされる。フェーズＢにお
いて、出力は高レベルに維持される。評価フェーズＣに
おいて、入力が高レベルであれば、トランジスタ１０は
ＯＮされ、そして出力はクロックにより低レベルにまで
ドラッグダウンされる。

【００２４】一方、評価フェーズＣにおいて、入力電圧
が低レベルであれば、トランジスタ１０はカットオフさ
れ、ダイオードは逆バイアスがかけられ、そして、出力
ノードの電位は高レベルのままでいる。フェーズＤにお
いて、入力が有効又は非アクティブのままであれば、出
力電圧は適当な有効論理レベルを保持する。

【００２５】図１の回路において、ＦＥＴ１０と並列な
ダイオード１２は、出力ノードに出現する出力信号の特
性に応じて、インバータのクロックノードと出力ノード
との間の電流流れを選択的に行わせる手段からなる。特
に、予備充電フェーズの直前まで出力ノードが充電され
ていない場合、ダイオード１２はクロックノードを出力
ノードに接続し、クロック電圧が予備充電中に上昇する
ので、クロックに出力ノードを断熱的に予備充電させ
る。出力ノードが既に充電されている場合、出力ノード
は充電されない。

【００２６】ダイオード１２とＦＥＴ１０は協同して出
力ノードをクロックノードから選択的に切断し、出力ノ
ードが放電されることを防止するために、出力ノードか
らクロックノードへ放電電流が流れることを防止する。
この放電防止は入力ノードに出現する入力信号の特性に
応じる。入力信号が評価フェーズにおいて高レベルであ
る場合、ＦＥＴ１０は導通状態であり、出力ノードは、
評価フェーズにおけるクロック信号の大きさの低下に一
致してＦＥＴ１０により断熱的に放電する。評価フェー
ズにおいて入力信号が低レベルである場合、ＦＥＴ１０
はカットオフされ、ダイオード１２は逆バイアスがかけ
られ、これにより出力ノードの放電とこれに続く評価フ
ェーズにおけるクロック電圧の低下が防止される。

【００２７】別の形で説明すれば、ＦＥＴ１０及びダイ
オード１２は、入力ノードにより搬送される信号の状態
の直接及び即時機能として、図１の出力ノードを休止状
態から選択的に解放する。その後、ＦＥＴ１０及びダイ
オード１２は、出力ノードにより搬送される信号の状態
の概ね排他的機能として、出力ノードを再び休止状態に
設定する。従って、この再設定は図１の出力ノードの状
態の簡単な、概ね直接的で局部的な機能である。

【００２８】図１に示されたインバータゲートのような
論理回路の断熱特性を保存するために、入力信号は或る
状態から別の状態へ突然遷移することを実質的に防止さ
れている。また、入力信号は、図１のクロック信号の所
定部分においていかなる状態変化も起こさないように防
止されている。例えば、入力信号は前記のクロック信号
の休止状態中に或る論理状態から別の論理状態へ遷移す
ることを強制することが出来る。

【００２９】更に、これらの回路における信号は、スイ
ッチに相当な電圧がかかっている場合にはスイッチが閉
成せず、相当な電流がスイッチ内を流れている場合には
スイッチが開成しないように、或る電位から別の電位へ
変化することだけが許されている。このルールに従え
ば、或る場合には、この回路の動作の断熱特性を保存す
るために特定の信号の変化率を大幅に制限する必要はな
い。例えば、図１のＦＥＴ１０のような制御スイッチに
対する入力信号が、これらのスイッチの出力端末（例え
ば、ＦＥＴ１０のドレイン及びソース端末）に電圧が印
加されていない時だけ、強制的に状態を変化させられる
場合、保存すべき断熱特性について入力信号の変化率へ
多数の制約を加える必要はない。

【００３０】図１の回路は電源電圧Ｖ_dd又は接地へ直接
接続されていない。図１の回路はクロックワイヤから完
全に給電することができる。図１の回路は、この回路内
で使用される相補トランジスタが同時に部分的導通状態
である場合のＣＭＯＳ回路でしばしば経験されるクロー
バー電流は多分経験することが出来ない。図１の回路は
優れたソリッド論理レベルを出力する。その出力は完全
にＯＮされたトランジスタによりアクティブレベルにま
で引き上げられ、ダイオード１２により非アクティブレ
ベルにまで引き上げられる。従来の低電力論理回路（例
えば、パスゲート方式）が論理レベルを犠牲にしなけれ
ば電力消費量を低下させることができないことに比べ
て、これは画期的な効果である。

【００３１】図２は断熱的インバータゲートの別の実施
例を示すブロック図である。このゲートは入力ノード及
び出力ノード並びに図１におけるようなクロック信号Ф
に接続されたクロックノードを有する。図２の実施例は
図１のダイオード１２の機能を実行するように構成され
たｐチャネルトランジスタ１１を含む。図１におけるよ
うに、このダイオードは、図２のゲートが出力ノードの
予備充電を試行する前に、このゲートの出力が低レベル
であることをチェックする。

【００３２】図２の回路はまた、ｎチャネルトランジス
タ１３も包含する。このトランジスタは、クロックがそ
の評価下落を開始する前に、出力ノード及びクロックノ
ードを確実に切断する。このトランジスタ１３の制御端
末はクロック信号Фの逆数に接続されている。ｎチャネ
ルトランジスタ１５は図１に示されたトランジスタ１０
に対応する。追加のｎチャネルトランジスタ１７は、出
力ノードの早期予備充電を助力するために接続された追
加ダイオードとして配列されている。

【００３３】図４は図１に示されたインバータの別の実
施例を示すブロック図である。図４のインバータはｐチ
ャネルＦＥＴ１４とダイオード１６の形をした可制御ス
イッチを使用する。このダイオード１６は、図１のイン
バータにおけるダイオード１２とは反対の方向でクロッ
クノード及び出力ノードに接続されている。下記の図８
に示されるように、用途の広い論理回路群を形成するた
めに、ｐチャネル及びｎチャネルＦＥＴのような２種類
の導電タイプの可制御スイッチを含むインバータのよう
な論理ゲートの選択バージョンが存在することが好まし
い。これにより論理回路で有用な一連のゲートの作成が
容易になる。

【００３４】図５は代表的なＮＡＮＤゲートのブロック
図である。このＮＡＮＤゲートは、クロックノード２１
及び出力ノード２２に交差するｎチャネルＦＥＴ１８及
び２０の形の２個の直列接続された可制御スイッチから
なる。予備充電ダイオード２４はＦＥＴ１８及び２０に
交差接続されている。図５の回路はＦＥＴ１８及び２０
の制御端末に接続された各入力ノード２３及び２５に向
けられた２つの入力信号Ａ及びＢに対してＮＡＮＤ動作
を行う。この論理動作の結果は出力端末２２に現れる。

【００３５】３個以上の入力信号Ａ及びＢについてＮＡ
ＮＤ動作を行うことができるゲートは、図５に示された
２個の可制御スイッチ１８及び２０と直列に追加の可制
御スイッチを配設することにより形成することができ
る。ＮＡＮＤ動作に包含される各入力は各入力ノード及
び各可制御スイッチの対応する制御端末に送信される。
図５のＮＡＮＤゲートはｎチャネルＦＥＴを包含するよ
うに図示されているが、ｐチャネルＦＥＴを使用する対
応するＮＡＮＤゲートも当業者により容易に形成するこ
とができる。また、ＮＰＮ及びＰＮＰバイポーラトラン
ジスタなどのようなその他の種類の可制御スイッチも使
用できる。

【００３６】図６は代表的なＮＯＲゲートのブロック図
である。図６のＮＯＲゲートは、クロックノード２７及
び出力ノード３０と交差する一対のｎチャネルＦＥＴ２
６及び２８のような、一対の並列接続された可制御スイ
ッチからなる。図１，２，４及び５の回路におけるクロ
ック信号と同様なクロック信号Ф₀は図６におけるクロ
ックノード２７に送信される。図６に示されるように、
ダイオード３２は並列接続ＦＥＴ２６および２８と交差
して接続されている。

【００３７】図６の回路はノード３０において出力信号
を生成する。この出力信号は図６のＮＯＲゲートの各入
力ゲート２９及び３１に送信された２つの入力信号Ａ及
びＢの論理的ＮＯＲである。図６のＮＯＲゲートはｎチ
ャネルデバイスを使用しているが、ｐチャネルデバイス
を使用するＮＯＲゲートも容易に作成することができ
る。ＦＥＴ２６および２８の代わりに、ＮＰＮ及びＰＮ
Ｐバイポーラトランジスタなどのようなその他の種類の
可制御スイッチも使用できる。

【００３８】図７は、一連の入力信号Ａ，Ｂ及びＣに対
して複合論理動作を行う断熱的ダイナミック論理回路の
ブロック図である。図７の回路は、ｎチャネルＦＥＴ３
８と平行な２個の直列接続ｎチャネルＦＥＴ３４及び３
６からなる。ダイオード４０はこれらの３個のＦＥＴの
組み合わせと並列に接続されている。クロック信号Ф₀
はクロックノード３３に送信される。クロック信号Ф₀
は前記のその他の論理回路のクロックノードに送信され
たクロック信号と同様な信号である。

【００３９】図７の回路は出力ノード４２において論理
関数である出力信号を生成する。入力信号Ａ，Ｂ及びＣ
のバー（Ａ・Ｂ＋Ｃ）は図７のデバイスの入力ノードに
入力される。ｐチャネルデバイスを使用する論理回路は
ｎチャネルデバイスを使用する図７の回路に付加するこ
とができる。図７に示されたＦＥＴの代わりに、その他
の可制御スイッチを使用することもできる。

【００４０】図８は前記の断熱的ダイナミック論理ビル
ディングブロックを使用する論理回路の一例のブロック
図である。図８の回路はシフトレジスタとして機能する
直列な４個のインバータステージからなる。図８の回路
は交互ｎチャネル及びｐチャネルインバータを有する。
図８に示された回路のステージ０は図１に示されたイン
バータと同様なｎチャネルインバータである。このｎチ
ャネルインバータはｎチャネルＦＥＴ４６に接続された
入力ノード４４からなる。

【００４１】ＦＥＴ４６のその他の出力端末はステージ
０インバータの出力ノード４８に接続されている。ＦＥ
Ｔ４６の別の出力端末は、図１の回路に入力されるクロ
ック信号と同様なクロック信号Ф₀を生成するエネルギ
ー源に接続されたクロックノード５０を形成する。この
クロック信号は図９に示された最上部の波形Ф₀として
描写される。図１におけるダイオード１２と同様なダイ
オード５２はクロックノード５０と出力ノード４８の間
に接続されている。

【００４２】ステージ０インバータの出力ノード４８は
図８でステージ１の符号が付けられたｐチャネルインバ
ータの入力ノード５４に接続されている。入力ノード５
４は図４に示されたＦＥＴ１４と同様なｐチャネルＦＥ
Ｔ５６の制御端末に接続されている。ＦＥＴ５６の一方
の出力端末はステージ１インバータの出力ノード５８に
接続されている。クロックノード６０はＦＥＴ５６の別
の出力端末に接続され、エネルギー源により生成された
クロック信号Ф₁を受信する。図４におけるダイオード
１６と同様なダイオード６２はステージ１インバータに
おける出力ノード５８とクロックノード６０の間に接続
されている。

【００４３】クロック信号Ф₁は図４に示されたｐチャ
ネルインバータに関するクロック信号と同様な信号であ
り、図９において上から３番目のФ₁の符号が付けられ
た波形として図示されている。この実施例におけるクロ
ック信号Ф₁はクロック信号Ф₀の逆である。ステージ０
インバータで使用されたスイッチングデバイスの導電性
と逆の導電性のスイッチングデバイスを使用するインバ
ータをクロックするためにこの逆転性が必要である。ク
ロック信号Ф₀の逆であるということの他に、クロック
信号Ф₁はクロック信号Ф₀に対して１／４クロックサイ
クルだけ遅延される。

【００４４】ステージ１インバータの出力ノード５８は
図８でステージ２の符号が付けられたｎチャネルインバ
ータの入力ノード６４に接続されている。ｎチャネルＦ
ＥＴ６６の制御端末は入力ノード６４に接続されてい
る。ＦＥＴ６６の一方の出力端末はステージ２インバー
タの出力ノード６８に接続されている。ＦＥＴ６６の別
の出力端末はステージ２インバータのクロックノード７
０に接続されている。

【００４５】ダイオード７２はステージ２インバータの
出力ノード６８とクロックノード７０の間に接続されて
いる。図９に示されたクロック信号Ф₂はステージ２イ
ンバータのクロックノード７０に入力される。クロック
信号Ф₂は１／４クロックサイクルだけ遅延されたクロ
ック信号Ф₁の逆である。（クロック信号Ф₂は実際クロ
ック信号Ф₁の逆である。）

【００４６】ステージ２インバータの出力ノード６８は
図８でステージ３の符号が付けられたｐチャネルインバ
ータの入力ノード７４に接続されている。ステージ３イ
ンバータはｐチャネルＦＥＴ７６を有する。このｐチャ
ネルＦＥＴ７６の制御端末は入力ノード７４に接続され
ている。ＦＥＴ７６の一方の出力端末はステージ２イン
バータの出力ノード７８に接続されている。

【００４７】ＦＥＴ６６の別の出力端末はステージ３イ
ンバータのクロックノード８０に接続されている。ダイ
オード８２はステージ３インバータの出力端末７８とク
ロック端末８０の間に接続されている。クロック信号Ф
₃はステージ３インバータのクロックノード８０に入力
される。クロック信号Ф₃の細部は図９の最下部の波形
として図示されている。クロック信号Ф₃は１／４クロ
ックサイクルだけ遅延されたクロック信号Ф₂の逆であ
る。

【００４８】図９はノードが接続されていない実施例を
示すが、出力ノード７８はステージ０インバータの入力
ノード４４に安全に接続することができる。

【００４９】図８の回路からなるゲートにおいては、１
／４クロックサイクルだけ信号を遅延すること無しに入
力信号の電圧を反転することはできない。また、この電
圧を反転すること無しに入力信号を遅延させることもで
きない。有効かつ使用可能な所定の信号Ｘは同時に、有
効かつ使用可能であるその反転Ｘも有することが望まし
い。これは図１０に示されるような非インバータ回路に
より達成できる。

【００５０】非インバータはｎチャネル評価トランジス
タ８５と直列なｐチャネル評価−実行可能ＦＥＴ８４を
有する。ＦＥＴ８４の一方の出力端末は非インバータの
出力ノード８６に接続されている。ＦＥＴ８５の一方の
出力端末は非インバータのクロックノード８８に接続さ
れている。ＦＥＴ８４及び８５のその他の２個の出力端
末は一緒に符号Ｚで示されるノードに接続されている。
ダイオード９０は出力ノード８６から図１０の非インバ
ータのクロックノード８８に接続されている。

【００５１】ダイオード９０は図４におけるダイオード
１６と同じ極性を有する。評価−実行可能ＦＥＴ８４の
制御端末は図９で示されたクロック信号Ф₀に接続され
ている。図１０における非インバータの入力ノード９２
は評価ＦＥＴ８５の制御端末に接続されている。前記の
クロック信号Ф₁は非インバータのクロックノード８８
に入力される。

【００５２】図１２のタイミング図で説明されるよう
に、非反転ゲートは信号を反転することなく１／４サイ
クルの期間この信号を記憶する。図１２において参照符
号９４及び９６で示される入力波形と出力波形の複数部
分の発生の大きさと時間を比較されたい。また、図１２
において参照符号９７及び９８で示される入力波形と出
力波形の複数部分の発生の相対的大きさと時間も比較さ
れたい。

【００５３】これら２つのケースの何れにおいても、出
力波形の大きさは入力波形の大きさと同一であるが、ク
ロックサイクルが１／４だけ遅延されている。図８にお
ける対応するゲート（ステージ１）と比較すれば、図１
０に示された非インバータの顕著な特徴は、このダイオ
ードが同じ極性を有すること，評価トランジスタの極性
が逆であること及び評価トランジスタ８５と直列な追加
の評価−実行可能トランジスタ８４が存在することであ
る。

【００５４】以下、図１０に示された非インバータの動
作の分析について説明する。図１２で符号Ｂが付けられ
た予備充電フェーズにおいて、出力ノード８６は、図１
の反転ゲートで高レベルにまでドラッグされるのと全く
同様に、クロックФ₁だけ低レベルにまでドラッグされ
る。図１２で符号Ｃが付けられた非アクティブフェーズ
において、出力ノード８６は低レベルのままである。出
力ノード８６の状態は入力ノード９２により受信される
信号の特性により悪影響を受けない。なぜなら、出力ノ
ードの電位はクロックФ₁の電位と同一でなければなら
ないからである。

【００５５】内部ノードＺは、入力が高レベルである場
合に、フェーズＣの最初の部分において評価トランジス
タを介してクロックノードに対して放電される。フェー
ズＣの後、図１０の回路は評価フェーズＤに入る。評価
フェーズＤにおいて、入力ノードに出現する信号は安定
で、有効な高又は低レベル信号でなければならない。図
１２のフェーズＤで示されるように、この有効入力信号
が低レベルであれば、評価トランジスタ８５はカットオ
フされ、出力ノードはフェーズＤの間、図１２に示され
るように低レベルのままである。

【００５６】一方、入力電圧が高レベルであれば、評価
トランジスタ８５はＯＮになり、その出力は、図１２に
おける次の評価フェーズｄで示されるように、クロック
Ф₁だけ高レベルにドラッグアップされる。フェーズｄ
及びＤがｐチャネルトランジスタ８４に対する入力につ
いて低レベルであるクロック信号Ф₁を生起する間、評
価−実行可能トランジスタ８４は完全にＯＮになる。

【００５７】図１２に示されたフェーズａの間、出力ノ
ードがアクティブ（低レベル）であると仮定すると、出
力ノードの電圧レベルはフェーズＡの間はクロックФ₁
の電圧レベルと等しいので、出力ノードはアクティブ
（低レベル）のままである。出力ノードが非アクティブ
であると仮定すると、フェーズａは入念に分析しなけれ
ばならない。このフェーズの早期の段階では、評価−実
行可能トランジスタ８４の状態は重要ではない。なぜな
ら、内部ノードＺは早期の段階で放電されているからで
ある。

【００５８】しかし、入力ｘ０１は予備充電されている
ので、入力ｘ０１はその有効性を喪失する。入力は１ダ
イオード降下Ｖ_d未満のФ₀に追随する。Ф₁は高レベル
なので、内部ノードＺは充電する。これは約１スレショ
ルド降下Ｖ_t未満の入力ｘ０１に追随する。運良く、評
価−実行可能トランジスタ８５のゲートにおける評価実
行可能信号（クロック信号Ф０と同一である）はこのト
ランジスタをカットオフ方向に移動させ、ＯＮ状態から
から約２Ｖ_t＋Ｖ_d離れたままでいる。このランプに続く
合間では、評価−実行可能トランジスタはカットオフの
ままなので、出力は有効のままである。

【００５９】非インバータの非アクティブフェーズＣに
おける早期段階では、入力トランジスタ８５はＯＮ状態
であり、クロックは低レベルである。従って、ノードＺ
に蓄えられた荷電はクロックラインにダンプされる。こ
れはｃＶ²エネルギー損失を意味する。この場合、運良
く、ｃはどちらかと言えば小さな容量である。前記の基
本的な反転ゲートと異なり、任意の個数の非インバータ
を直列に配置するには不都合である。なぜなら、出力の
アクティブ論理レベルは入力論理レベルよりも約１スレ
ショルド降下ほど悪いからである。これは実際的な制約
ではない。なぜなら、偶数個の非インバータはインバー
タにより置換できるからである。

【００６０】タイミングは、評価−実行可能トランジス
タ８４がＯＦＦになる点で若干デリケートであるように
思われるが、このトランジスタの制御信号は入力信号を
生成する同一クロックФ₀なので、入念なレイアウトは
無視可能なスキューを生じなければならない。スレショ
ルド降下はスキューに好都合な幾らか妥当な許容差を与
える。なぜなら、設計ではサイクルのこの必須部分でス
キュー許容差を任意に改良する方法が得られないからで
ある。

【００６１】図１０に示されたような非反転ゲートは、
前記の他のゲートが有することができるのと全く同様
に、多数の論理積入力，多数の論理和入力及び論理積入
力と論理和入力の任意の組合わせを有することができ
る。非反転論理ゲートは非反転入力の他に反転入力も有
することができる。このようなゲートの重要な例は排他
的ＯＲゲートである。このゲートの一例を図１３に示
す。図１３に示された排他的ＯＲゲートは、図１０に示
されたものと同様な評価−実行可能ＦＥＴ８４と直列な
ｎチャネル評価ＦＥＴ１００を２個有する。

【００６２】図１３の排他的ＯＲゲートは、ＦＥＴ８
４，１００及び１０２と並列な、直列接続された２個の
ｐチャネル評価ＦＥＴ１０４と１０６も有する。図１０
におけるダイオードと同様なダイオード９０は、図１３
に示された排他的ＯＲゲートのクロックノード８８と出
力ノード８６の間に接続されている。図１０の場合と同
様に、トランジスタ８４の制御端末はクロック信号Ф₀
に接続されており、クロックノード８８は別のクロック
信号Ф₁に接続されている。

【００６３】入力ノード１０８及び１１０はそれぞれト
ランジスタ１００及び１０２の制御端末に接続されてい
る。入力ノード１１２及び１１４はそれぞれトランジス
タ１０４及び１０６の制御端末に接続されている。入力
信号Ａは入力ノード１０８と入力ノード１１２に接続さ
れ、入力信号Ｂは入力ノード１１０と入力ノード１１４
に接続される。図１３のゲートは入力信号Ａ及びＢに対
して排他的ＯＲ機能を行うように機能する。特に、出力
ノード８６における出力信号は入力信号Ａ及びＢの排他
的ＯＲである。

【００６４】図１１は非反転ゲートの別の実施例を示す
ブロック図である。この非反転ゲートは、図８に示され
た一連の反転ゲートにおけるステージＮ反転ゲートに対
応する。この非反転ゲートは、ダイオード２１と直列な
ｎチャネルトランジスタ１９と、クロックノードと入力
ノードとの間に接続された第２のｎチャネルトランジス
タ２３を有する。入力ノードは第１のｎチャネルトラン
ジスタ１９の制御端末に接続されている。

【００６５】第２のｎチャネルトランジスタ２３の制御
端末はクロック信号Ф_n1に接続され、クロックノードは
別のクロック信号Ф_n2に接続されている。出力ノードに
おける信号は入力ノードにおける信号の非反転版であ
る。この非インバータは図１０の非インバータよりも一
層エネルギー消費的である。なぜなら、図１１の非イン
バータの予備充電フェーズは図１０の非インバータの予
備充電フェーズよりも一層エネルギー消費的だからであ
る。

【００６６】図８は各クロックフェーズに対して接続さ
れたゲートを１個しか有しない交互ｎ及びｐゲートを有
する論理回路を示す。しかし、実際には、２個以上の論
理ゲートを各クロックゲートに接続させることができ
る。例えば、２個の論理ゲートを各フェーズに接続させ
ることができる。図１４は、単一のクロック信号Фによ
り駆動される別のｎタイプインバータと直列なｎタイプ
インバータ２５の一例のブロック図である。

【００６７】この構造の利点は、ｎタイプインバータ２
７の出力がゲートに対する入力（ＩＮ１）の反転形であ
るため、非反転ステージとして使用できることである。
従って、単一のクロックに接続されたこのカスケード式
ゲートの構成は、追加のクロックフェーズを必要とする
別の非インバータの代替物となる。

【００６８】これとは別に、入力に直接接続された第１
のゲートはインバータに続くＮＡＮＤゲートのような複
雑なゲートであることもできる。その結果、ゲートの出
力はゲートに対する２個以上の入力のＡＮＤ関数であ
る。図１４に示されたような構成における各ステージ
は、単一のクロックに接続させることができるカスケー
ド式ステージの個数を制限するダイオードスレショルド
降下に概ね等しい量だけその出力を低下させる。また、
第１ステージの出力がクロックよりも遥かに遅れる場
合、第２ステージは失敗することがある。これは、回路
の最高速度を単一ゲートに比べて低くさせる。しかし、
実際には、これはさほど深刻な制限ではない。

【００６９】以上説明してきた基本的な論理ゲートは、
ダイオード内の順方向降下により、予備充電ダイオード
における若干のエネルギー損失を被る。特に、ＣＶδＶ
量のエネルギーが失われる。ここで、δＶはダイオード
における順方向降下である。

【００７０】従って、図１５に示されるような改良を行
った。図１５の回路の電圧波形を図１６に示す。図１５
の回路はｎチャネルＦＥＴ１１８の制御端末に接続され
た入力ノード１１６を有する。トランジスタ１１８の一
方の出力端末はクロックノード１２０に接続さてれい
る。クロックノード１２０は前記のクロック信号Ф₀を
受信する。トランジスタ１１８のその他の出力端末は出
力ノード１２２に接続されている。

【００７１】図１に示された方向に極付された予備充電
ダイオード１２４はクロックノード１２０と出力ノード
１２２の間に接続されている。前記の回路は図１に示さ
れた基本的な反転ゲートと同一である。また、図１５の
回路は予備充電ダイオード１２４を助力するように設計
されたブーストトランジスタも有する。本発明のこの実
施例では、ブーストトランジスタはダイオード１２４と
並列なｎチャネルＦＥＴ１２６である。

【００７２】ブーストトランジスタ１２６の出力端末は
クロックノード１２０と出力ノード１２２の間に接続さ
れている。ブーストトランジスタ１２６の制御端末はｐ
チャネルＦＥＴ１３０からなるｐチャネル反転従ゲート
の出力ノード１２８に接続されている。ｐチャネルＦＥ
Ｔ１３０の出力端末はダイオード１３２に接続されてい
る。この反転ゲートの入力ノード１３４は出力ノード１
２２に接続され、クロックノード１３６は図１６に示さ
れたクロック信号Ф₁に接続されている。

【００７３】ブーストトランジスタ１２６は、ダイオー
ド１２４による予備充電が必要な場合に完全にＯＮにな
るように構成されている。従って、ダイオード１２４は
実質的に短絡され、その結果、このダイオードによるエ
ネルギー消費が低減される。次いで、図１６に示された
クロックФ₀が非常に緩慢に反り上がり、デバイスが適
正に設計されている場合、予備充電ダイオード１２４に
かかる電圧降下は恣意的に小さくすることができる。

【００７４】この実施例では、ブーストトランジスタ１
２６は、図１５のラインドライバの最新の出力が低レベ
ルである場合に限って、高レベルの信号により制御する
ことができる。必要な信号はラインドライバの出力に接
続されたФ₁によりクロックされる反転ゲートにより生
成される。図１６における予備充電フェーズａにおい
て、ノード１２２におけるラインドライバ出力が低レベ
ルであれば、従出力１２８は高レベルであり、ブースト
トランジスタ１２６は、予備充電フェーズの大部分にお
いて、完全にＯＮになる。

【００７５】出力ノード１２２がレールの約１スレショ
ルド降下内に予備充電される場合、トランジスタ１２６
により行われるブースト処理は終了する。その後、予備
充電ダイオードはその仕事を完了する。出力が長時間に
わたって高レベルである場合、ダイオード１２４は良好
な出力レベルを維持するのに好都合である。本当に必要
な場合にだけ、ブーストトランジスタ１２６をＯＮにす
ることが好ましい。クロックФ₁のようなデータ独立信
号により制御される場合、ブーストトランジスタ１２６
はフェーズＡの間及び恐らくそれよりも前から、常にＯ
Ｎになる。

【００７６】これは望ましくない。なぜなら、既に高レ
ベルである出力ノード１２２が、クロック信号Ф₀が低
レベルであるときにФ₀接続されるからである。その
後、出力ノード１２２は突然に、かつ非断熱的に放電さ
れ、次いで、そのままにしておいても十分であれば、反
り戻る。図１６における点線１３７は避けるべきこの現
象を示している。また、従ゲートはそれ自身の予備充電
ダイオード１３２を包含する。

【００７７】従って、ｃＶδＶの予備充電消費量を有す
る。ここで、ｃは小文字である。すなわち、ブーストト
ランジスタのゲート容量である。このエネルギー消費は
僅少である。なぜなら、ＣＶδＶ（ここで、Ｃは図１５
のラインドライバに向かう大負荷容量である）に等しい
エネルギー量の消費を避けることができるからである。

【００７８】前記において詳細に説明した論理回路群の
電圧マージンについて以下説明する。大抵の周辺状態は
図９のフェーズＡにおいて生じる。この状態では、ステ
ージ１の出力は低状態である。入力は高レベルでり、Ф
₁クロック信号も高レベルである。これは非常に厳しい
状態である。なぜなら、入力電圧は、Ф₀クロック信号
により得られる最高電圧の１ダイオード降下以下だから
である。

【００７９】この電圧が非常に低い場合、例えば、ダイ
オード降下が非常に大きな場合、ステージ１の評価トラ
ンジスタ５６はＯＮし始め、ステージ１出力の論理レベ
ルが危険にさらされる。これを処理するのに２つの一般
的な方法が存在する。一つの方法は、予備充電ダイオー
ドの順方向降下を評価トランジスタのＯＮ化スレショル
ドよりも大幅に低くすることである。

【００８０】別の方法は、Ф₀クロック信号の最高部を
Ф₁クロック信号の最高部よりも高くすることである。
同様に、Ф₁クロック信号の最下部はФ₂クロック信号の
最下部よりも低くなければならない。これは、これら論
理要素と共に使用されるクロック発生回路を複雑にす
る。この状況はまた、許容可能な非意図的クロック電圧
偏位の大きさも制限する。

【００８１】Ф₁クロック信号の高部分が高くなりすぎ
る場合、又はФ₀の低部分が低くなりすぎる場合、リン
ギング又はその他の現象により生起される問題が生じ
る。低順方向電圧降下を有する予備充電ダイオードは、
エネルギー消費量を低下させる利点に加えて、電圧マー
ジン問題を解決するのに有用である。本発明による論理
回路と共に使用されるこのようなダイオードの一例を図
１７に詳細に示す。

【００８２】図１７はｐチャネルインバータと直列なｎ
チャネルインバータを示す。また、本発明によるこれら
の論理ゲート用の予備充電ダイオードを形成することが
できる回路の実施例も示す。予備充電ダイオード１３８
及び１４０は図１７に模式的に示されたようなＦＥＴの
各チャネルの一方の端部に結合されたゲートを有するＦ
ＥＴにより実現させることができる。

【００８３】評価トランジスタ１０及び１４に関連する
スレショルド電圧を低下させるために、このようなＦＥ
Ｔダイオード１３８及び１４０のチャネルをドープする
ことが好ましい。或る場合には、ｐｎ接合ダイオードの
形又は低順方向降下を有するショットキーダイオードの
形で予備充電ダイオード１３８及び１４０を実現する方
が優れていることがある。

【００８４】本発明による断熱的論理回路の入力を駆動
するために、通常の非断熱的論理回路の出力を使用する
こともできる。本発明の論理ゲートを断熱的に機能させ
るために、クロック信号の予備充電及び評価フェーズの
間のクロック信号の“休止”フェーズ中に入力信号遷移
を強制的に発生させなければならない。この状態が維持
される限り、入力波形の傾斜はさほど重大ではない。

【００８５】従って、非断熱的論理回路から断熱的論理
回路になるためには、断熱的論理ゲートに入力信号を供
給した通常の論理ゲートを、断熱的論理クロックの“休
止”フェーズ中にのみ遷移させるだけでよい。本発明に
よる断熱的論理回路の出力も通常の非断熱的回路の入力
を駆動する。断熱的論理回路の出力は断熱的論理クロッ
クの“保持”フェーズ中のみ有効である。

【００８６】従って、断熱的論理から供給される通常の
論理は、クロックの“保持”フェーズ中に断熱的論理の
出力をサンプリングだけするように制約されなければな
らない。通常の非断熱的論理出力及び非断熱的回路によ
る断熱的論理出力のサンプリングに対して制約を課すこ
とも可能である。例えば、通常のエッジトリガラッチ回
路により制約を課すことができる。

【００８７】前記の論理回路はダイナミック断熱的回路
であるが、本発明による断熱的論理回路は、静的論理信
号が適当な時点で有効であれば、静的論理信号も使用で
きる。本発明による断熱的論理回路は常用の非断熱的論
理回路と共に使用することもできる。なぜなら、本発明
による論理回路で使用される断熱的論理信号を常用の論
理回路で使用される通常の静的又はダイナミック論理信
号に直接変換するからである。

【００８８】例えば、この信号変換は、本発明による論
理回路により生成された断熱的信号が有効である場合
に、常用のラッチトリガにより行うことができる。本発
明による断熱的回路と一緒にチップ上に常用の回路が存
在するには、常用の尖鋭クロックを使用する必要があ
る。しかし、このクロックは全チップ上の回路に分配さ
れる必要は無く、常用の回路部分にだけ分配されればよ
い。

【００８９】本発明の幾つかの実施例による断熱的回路
は、基本的に不可逆的なエネルギー消費部品を有するデ
バイスのために（例えば、これらの実施例で使用される
ダイオードにおけるエネルギー消費のために）、原則的
に、完全に断熱的又は可逆的ではないが、本発明による
この論理回路は、従来の殆どの低電力論理回路よりも実
際的にほぼ完全に断熱的である。

【００９０】特に、通常のＣＭＯＳ回路は幾つかの理由
により不必要にエネルギー消費的である。第１に、相補
型トランジスタの両方がＣＭＯＳ動作の或る部分におい
て同時に部分的に導通状態になる場合、ＣＭＯＳ回路は
クローバ電流を被る欠点がある。第２に、ＣＭＯＳ回路
は、抵抗損失が蓄積エネルギーとほぼ等しく、そのため
に回路ノードから電源にエネルギーを全く返送できない
ような高速立ち上がり時間を有する信号を使用する。

【００９１】立ち上がり時間の低下はクローバ電流を一
層悪くし、蓄積エネルギー状態を全く改善しない。なぜ
なら、回路構造は、エネルギーが電源に返送される場合
の計算結果を記憶しているようには設計されていないか
らである。しかし、本発明による断熱的論理回路では、
クローバ電流を被ることはなく、しかも、相当量のエネ
ルギーを回収することができる。

【００９２】本発明による回路で使用されるクロック信
号の立ち上がり時間がチップの本来のＲＣ時定数よりも
ごく僅かに長い場合、相当量のエネルギーが回収され
る。また、本発明による論理回路は極めて単純であり、
しかもコンパクトである。

【００９３】従来の断熱的論理ゲートは論理ゲート１個
当たり相当多数のトランジスタを必要としていた。この
複雑な回路は、極めて低い動作周波数においてしか、有
意なエネルギー節約を行うことができない。しかし、本
発明による断熱的論理回路は複雑性による障害を全く有
しない。

【００９４】実際、本発明による論理回路は従来の非断
熱的論理回路群よりも単純であり、同様に、従来の断熱
的論理回路群よりも単純である。本発明による断熱的論
理回路は実装空間をさほど必要とせず、クロックドライ
バに対する負荷も低い。本発明による断熱的論理回路
は、極めて高い動作周波数においても、標準的なダイナ
ミック論理回路よりも性能的に優れている。

【００９５】エネルギー消費量が最低になるように本発
明の回路を設計するために、予備充電ダイオードの容量
及び損失を最小にするゲートにおいて最小サイズのトラ
ンジスタを使用する。次いで、Ｉ²Ｒ損失が過度になら
ないために、十分に低いクロックでチップを動作させ
る。実行可能な最小の、動作電圧Ｖ，ダイオード降下δ
Ｖ，単位面積当たりのゲート容量及び単位面積当たりの
チャネル抵抗を得るために、製造プロセスを最適化させ
なければならない。

【００９６】ここで説明した論理ゲート、特に図１に示
したインバータの重要な点は、ラッチ機能がこれらのゲ
ートにより行われることである。インバータは入力信号
を反転させるように機能するばかりでなく、１ビットダ
イナミックラッチとしても機能する。同様に、ｎ入力Ｎ
ＯＲゲートはＮＯＲ機能を果たすだけでなく、１ビット
ラッチ機能も果たす。

【００９７】この説明において、“ラッチ”という用語
は、ラッチに対する入力が無効になった後も、その出力
が正の時間長さの間、有効なままである回路を意味す
る。更に正確には、基本的な断熱的ダイナミック論理ゲ
ートはハーフラッチである。なぜなら、入力が非アクテ
ィブになるか又は有効なままであれば、保持フェーズ中
のゲート出力は有効なままだからである。入力が予期す
ることなくアクティブになれば、出力は無効になる。フ
ルラッチは極性に拘わらず、入力が無効になることを許
容する。

【００９８】“ラッチ”という用語はハーフラッチとフ
ルラッチを含む。この定義は適正である。なぜなら、論
理動作（例えば、ＮＯＲ動作）は原則的にゼロ消費量に
より元に戻す（取り消す）ことができるからである。論
理ゲートに対する入力がもはや利用できない場合、エネ
ルギーを消費すること無しにラッチ動作を取り消す又は
消去することはできない。ラッチはエネルギー消費的な
方法で消去しなければならない。

【００９９】前記の予備充電ダイオードは再充電ダイオ
ードであるとみなすこともできる。なぜなら、これらの
役割は実際に連続的動作に備えることではなく、むしろ
先行の論理動作の結果を消去することである。これによ
り、ラッチをその標準状態にリセットすることができ
る。このリセット動作は原則的にエネルギー消費的であ
る。

【０１００】公知文献によれば論理は無料でラッチは高
価なので、できるだけ多数の論理動作を行い、結果をラ
ッチし、そして、その後、論理動作を取り消すようにす
ればよい。全てのステージでラッチを有する常用のダイ
ナミック論理ゲートは出来るだけ使用すべきでない。本
発明では、安価なラッチを使用するので、全ての論理ゲ
ートからの結果をラッチするのに好都合である。

【０１０１】これにより、論理ゲートの入力を即座に取
り消すことができる。また、このことは、論理動作を元
に戻すために複雑な回路を使用する必要性も存在しない
ことを意味する。従って、論理計算の後に元に戻すため
に情報を記憶する必要は無い。本発明では、ラッチ動作
は高価であると断定する従来の考え方に反して、本当に
安価なラッチを使用している。

【０１０２】本発明に含まれるラッチは再充電毎に相当
低いＣＶ²しか使用しない。これを構造的に行うため
に、スイッチに最小の電位をかけながらラッチノードに
対するスイッチを平成する手段を使用する。別の方法に
よれば、ラッチは原則的にエネルギー消費的である。実
際のデバイスの設計のガイドとして基礎的な物理的法則
を使用すれば、ラッチのエネルギー消費的特性のため
に、ラッチを避けるであろう。しかし、この法則は１ｋ
Ｔのエネルギー消費を必要とする。この値は現在の電力
ｘ遅延製品の６桁以下である。本発明では、実際に優れ
ているが、従来の知識と相入れないラッチを使用する。

【０１０３】

【発明の効果】結論として、本発明による論理群は著し
く低いスイッチングエネルギー（電力ｘ遅延）とスイッ
チング動作（電力ｘ遅延ｘ遅延）を有する。本発明によ
る論理ゲートは標準的な論理ゲートよりも実際に単純で
あり、驚くほど早い速度（例えば、２００ＭＨｚ以上）
で動作することができる。これらのゲートは完全に標準
的な加工処理ラインで製造することができる。これらの
ゲートは信号プロファイル中のタイミングスキュー及び
その他の不完全性に対して寛容であり、殆ど全てのステ
ージで論理レベルを再生する。

【図面の簡単な説明】

【図１】ｎチャネルトランジスタを使用する断熱的ダイ
ナミックインバータの一例の模式的ブロック図である。

【図２】断熱的ダイナミックインバータの別の例の模式
的ブロック図である。

【図３】図１のインバータに適用された、入力，出力及
びクロック電圧を示すタイミング図である。

【図４】図１に示されたインバータのｐチャネルタイプ
の模式的ブロック図である。

【図５】断熱的ダイナミックＮＡＮＤゲートの模式的ブ
ロック図である。

【図６】断熱的ダイナミックＮＯＲゲートの模式的ブロ
ック図である。

【図７】断熱的ダイナミックＮＡＮＤ／ＮＯＲゲートの
模式的ブロック図である。

【図８】多重ステージ断熱的ダイナミック論理回路の模
式的ブロック図である。

【図９】図８の多重ステージ論理回路に関するクロック
電圧及び中間ステージ電圧を示すタイミング図である。

【図１０】断熱的ダイナミック非反転ゲートの模式的ブ
ロック図である。

【図１１】別の断熱的ダイナミック非反転ゲートの模式
的ブロック図である。

【図１２】図１０の非インバータに関連する入力信号，
出力信号及び２個のクロック信号のタイミング図であ
る。

【図１３】断熱的ダイナミック排他的ＯＲゲートの模式
的ブロック図である。

【図１４】単一のクロックにより駆動される多数のゲー
トを有する断熱的論理回路の模式的ブロック図である。

【図１５】本発明によるライン充電器の模式的ブロック
図である。

【図１６】図１５に示されたライン充電器に関するタイ
ミング図である。

【図１７】これらのインバータと共に有用な予備充電ダ
イオードの一例を示すｐチャネルインバータと直列なｎ
チャネルインバータの模式的ブロック図である。

【符号の説明】

１０ ＦＥＴ １２ ダイオード １１ ｐチャネルトランジスタ １３，１５，１７ ｎチャネルトランジスタ １４ ｐチャネルＦＥＴ １６ ダイオード １８，２０ ｎチャネルＦＥＴ ２１ クロックノード ２２ 出力ノード ２３，２５ 入力ノード ２４ 予備充電ダイオード ２６，２８ ｎチャネルＦＥＴ ２７ クロックノード ２９ 入力ノード ３０ 出力ノード ３２ ダイオード ３３ クロックノード ３４，３６，３８ ｎチャネルＦＥＴ ４０ ダイオード ４２ 出力ノード ４４，５４，６４，７４ 入力ノード ４６，６６ ｎチャネルＦＥＴ ５６，７６ ｐチャネルＦＥＴ ４８，５８，６８，７８ 出力ノード ５２，６２，７２，８２ ダイオード ８４ ｐチャネル評価−実行可能ＦＥＴ ８５ ｎチャネル評価トランジスタ ８６ 出力ノード ８８ クロックノード ９０ ダイオード ９２ 入力ノード １００，１０２，１０４，１０６ トランジスタ １０８，１１０，１１２，１１４ 入力ノード １１６，１３４ 入力ノード １１８ ｎチャネルＦＥＴ １２０，１３６ クロックノード １２２，１２８ 出力ノード １２４ 予備充電ダイオード １２６ ブーストトランジスタ １３０ ｐチャネルＦＥＴ １３２ ダイオード １３８，１４０ 予備充電ダイオード

Claims (2)

【特許請求の範囲】
1. 【請求項１】 二つの状態のうちの一つの状態を有する
   入力信号を受信する入力ノードと、 入力信号と同じ状態を有する出力信号を生成する出力ノ
   ードと、 第１及び第２レベルの間で定められた変化率で断熱的に
   変動する第１周期クロック信号を受信する第１クロック
   ノードと、 第３及び第４レベルの間で定められた変化率で断熱的に
   変動する第２周期クロック信号を受信し、第１クロック
   信号に対してあらかじめ定められた位相シフトを有する
   第２クロックノードと、 第２導電型の第２の可制御スイッチと直列につながる第
   １導電型の第１の可制御スイッチであって、第１及び第
   ２の可制御スイッチが一つのクロックノードと出力ノー
   ドの間に直列に接続され、第１の可制御スイッチは他の
   クロックノードに対応する制御端末を有し、第２の可制
   御スイッチは入力ノードに対応する制御端末を有するよ
   うな切換素子と、 出力ノードと一つのクロックノードとの間に接続される
   整流手段と、 を有する非反転回路。
2. 【請求項２】 二つの状態のうちの一つの状態を各々有
   する第１及び第２入力信号を受信する第１及び第２入力
   ノードと、 第１及び第２入力信号の排他的ＯＲ機能を表す状態を有
   する出力信号を生成する出力ノードと、 第１及び第２レベルの間で定められた変化率で断熱的に
   変動する第１周期クロック信号を受信する第１クロック
   ノードと、 第３及び第４レベルの間で定められた変化率で断熱的に
   変動する第２周期クロック信号を受信し、第１クロック
   信号に対してあらかじめ定められた位相シフトを有する
   第２クロックノードと、 第２導電型の第３の可制御スイッチと直列につながる第
   １導電型の第１及び第２の可制御スイッチであって、第
   １、第２及び第３の可制御スイッチが一つのクロックノ
   ードと出力ノードの間に直列に接続され、第３の可制御
   スイッチは他のクロックノードに対応する制御端末を有
   し、第１及び第２の可制御スイッチは第１及び第２入力
   ノードに対応する制御端末を有するような切換素子と、 出力ノードと一つのクロックノードとの間に接続される
   整流手段と、 を有する排他的ＯＲ回路。