JPH0677345U - クロックト電圧比較器 - Google Patents

クロックト電圧比較器

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JPH0677345U
JPH0677345U JP000260U JP26094U JPH0677345U JP H0677345 U JPH0677345 U JP H0677345U JP 000260 U JP000260 U JP 000260U JP 26094 U JP26094 U JP 26094U JP H0677345 U JPH0677345 U JP H0677345U
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transistor
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Koninklijke Philips NV
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

(57)【要約】 【目的】 電力消費量が低くて、作動速度が高いクロッ
クト電圧比較器を提供する。 【構成】 クロックト電圧比較器はアナログ入力電圧Ｖ
INをアナログ基準電圧Ｖ REF と比較して、比較結果を中
間信号ＶM 及びその相補信号Ｖ′M の形態で供給する比
較段１０，１２と、中間信号の論理状態を増幅する増幅
段２０，２２と、比較段及び増幅段にそれぞれ結合さ
れ、これらの段からの信号により決められる論理状態を
生成すると共に記憶する第１及び第２ラッチング段３
０，３２；４０，４２とを具えている。本考案では各ラ
ッチング段を差動トランジスタ対３０，３２；４０，４
２と、これに並列に配置され、第１ラッチング段用のク
ロック信号Ｃと第２ラッチング段用の相補クロック信号
Ｃ′とにより制御される別の差動トランジスタ対５０，
５２；６０，６２で構成し、比較段及び増幅段もクロッ
ク信号Ｃにより制御し、各ラッチング段をそれぞれ負荷
抵抗を介して比較段及び増幅段に結合させる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は各々が制御電極と、第１主電極と、第２主電極とを有している多数の トランジスタによって形成されるクロックト電圧比較器であって、：該比較器が アナログ入力電圧をアナログ基準電圧と比較し、その比較結果を中間信号及びそ の相補信号形態で供給し、第１差動対として配置した２個のトランジスタから成 り、前記入力電圧及び基準電圧が前記トランジスタの各制御電極にそれぞれ供給 され、前記両トランジスタの第１主電極をバイアス電流供給用の共通端子に接続 し、かつ第２主電極の各々をそれぞれ負荷を介して第１直流供給端子に結合させ ると共に、前記第２主電極が前記中間信号及びその相補中間信号を供給するよう にした比較段と；前記比較段に結合され、該比較段からの出力信号に従って論理 状態を生成する働きをし、双安定ラッチを形成する第２差動対として配置した２ 個のトランジスタから成り、前記比較段の各枝路から受信された信号が前記第２ 差動対を成す２個のトランジスタの各制御電極にそれぞれ供給され、第２差動対 を成すトランジスタの第１主電極を共通端子に接続すると共に、これらトランジ スタの第２主電極を前記第２差動対を成すトランジスタの制御電極に交差結合さ せて、これらの交差結合点を出力端子とするラッチング段；とを具えて成るクロ ックト電圧比較器に関するものである。
【０００２】 斯種の比較器は、例えばアナログ入力信号を複数個の並列比較回路の入力端子 に供給してディジタル出力信号を形成する並列タイプのアナログ−ディジタル変 換器に用いることができ、各比較回路では斯かる入力信号電圧を各比較回路毎に 相違する基準電圧と比較する。比較回路の出力信号はデコーディングデバイス（ 復号化装置）によってディジタル出力信号に変換される。斯種の並列アナログ− ディジタル変換器に用いられるクロックト比較器は一般に冒頭にて述べたような タイプのものである。
【０００３】
【従来の技術】 斯種の回路は特に米国特許第4,121,120 号明細書から既知である。この既知の 回路は多数のバイポーラトランジスタをもって構成するものであり、またこの回 路における比較段はエミッタ結合した第１トランジスタ対によって構成されてお り、これらのトランジスタのベースが入力信号を受信する。斯かる従来回路はエ ミッタ結合した第２トランジスタ対によって形成される増幅段も具えており、こ の第２トランジスタ対の各ベースは前記比較段を構成する第１トランジスタ対の 各コレクタからの信号を受信する。最後に、上記従来回路は同じくエミッタ結合 したそれぞれ第３及び第４のトランジスタ対から成る第１及び第２の２つのラッ チング段も具えており、これらの第３及び第４トランジスタ対のコレクタは第１ トランジスタ対のコレクタ及び第２トランジスタ対のコレクタにそれぞれ交差結 合されている。さらに、これらの第１、第２、第３及び第４トランジスタ対の各 エミッタはトランジスタスイッチを介して電流源に結合されており、比較段及び 第１ラッチング段のトランジスタスイッチは第１電流源に結合される共通エミッ タを有しており、増幅段及び第２ラッチング段のトランジスタスイッチは第２電 流源に結合される共通エミッタを有している。これらのスイッチは比較段及び第 ２ラッチング段が同時に、即ち増幅段及び第１ラッチング段が不作動の場合に正 確に作動するようにクロック信号によって制御される。斯かる従来回路は第１ラ ッチング段の出力端子に中間信号を発生し、この信号の論理状態は比較段の入力 端子に供給される入力信号と基準信号との差の極性に準じ、この差はクロック信 号の立上り縁でサンプルされ、かつクロック信号の立上り縁に他の状態が現われ るまで第２ラッチング段によってラッチされる。
【０００４】
【考案が解決しようとする課題】
しかしながら、情報処理能力がさらに高い新規の論理システムを実現するため には、上述したような回路を、例えばヒ化ガリウム電界効果トランジスタを用い る技法の如き新技術によって構成する必要がある。 例えば、デプリーションタイプのヒ化ガリウム電界効果トランジスタをクロッ クト比較器の能動素子として選択する場合には、電力消費量が極めて低いことと 相俟って極めて高い作動速度を得ることができる。 しかし、極めて高い作動速度を得るために満足させるべき要件は、電力消費量 が低い回路を得るために満足させるべき要件よりも遥かに過酷である。 従って、本考案の目的は超高速技術を用いるだけでなく、電力消費量を増大さ せない特殊な回路を用いることによって作動速度を増大させる新規なクロックト 電圧比較器を提供することにある。
【０００５】 本考案によれば、斯かる目的達成のために、冒頭にて述べた比較器において、 −前記第１差動対を接続する前記共通端子を、電流源トランジスタを介して大地 のような第２直流供給端子に結合させ、前記第２差動対を接続する前記共通端子 を、直接前記第２直流供給端子の電位に持たらし、前記第２差動対を、該第２差 動対のトランジスタに並列に配置される２個のトランジスタから成る第３差動対 に結合させ、クロック信号を前記第３差動対の制御電極に供給するようにし、前 記第１差動対を成すトランジスタの第２主電極の各々をそれぞれ結合抵抗を介し て前記第２差動対を成すトランジスタの各制御電極に結合させ、前記第１差動対 に接続する電流源トランジスタをクロック信号によって制御するようにしたこと を特徴とする。
【０００６】 このような回路構成では、従来法におけるように電流発生器を非接続とするこ とによってラッチング段をディスエイブル（使用禁止）とするのではなく、この ラッチング段を結合させる比較段の電流源と同じクロック信号によって制御され る２個の並列トランジスタによって差動対の２つの枝路の各々に論理状態０を直 接課することによってラッチング段はディスエイブルとされる。このようにする ことにより作動速度が速くなる。 比較段からの信号は結合抵抗を介してラッチング段に供給され、斯かる結合抵 抗は各段間におけるスイッチングの悪影響を最小にする。
【０００７】
【実施例】
図１に示すように、本考案によるクロックト比較器は結合抵抗ＲC を介して第 １ラッチング段３に結合される比較段１と、この比較段１の構成に似ており、か つ結合抵抗Ｒ′C を介して第２ラッチング段４に結合される増幅段２を具えてい る。
【０００８】 比較段１はアナログ信号ＶINとアナログ基準信号ＶREF とを受信する。比較段 １の出力はラッチング段の出力に結合されて、中間信号V M と、その相補信号Ｖ ′M （図面ではＶM の上にバー記号を付して示してあり、以下にこのような相補 信号を表わすのに元の信号にプライム符号を付して示す) を供給する。
【０００９】 比較段１及びラッチング段３は同じクロック信号Ｃによって制御される。 中間信号ＶM 及びその相補信号Ｖ′M は増幅段２に供給される。ラッチング段 ４の出力に結合される増幅段２の出力は、入力信号ＶINと基準信号ＶREF との差 の値と同相のディジタル出力信号を供給する。 増幅段２及びラッチング段４はクロック信号の相補信号Ｃ′によって制御され る。
【００１０】 本考案の一実施例では比較段１及び増幅段２を固定電位ＶB によって制御する 。 図２に示す本考案によるクロックト比較器はエンハンスメント形の多数の電界 効果トランジスタで構成するものであり、これらのトランジスタは例えば、信号 がない場合に常時カット・オフされるような、カット・オフ電圧ＶT がＶT ＞０ となるヒ化ガリウムトランジスタのようなものとする。 図２に示すように、比較段は２個のトランジスタ10と12で構成し、これらのト ランジスタのソースは互いに結合させ、かつこれらのトランジスタのゲートによ ってアナログ入力電圧ＶIN及びアナログ基準電圧ＶREF をそれぞれ受信せしめる 。
【００１１】 トランジスタ10及び12のドレインは負荷抵抗Ｒ3 およびＲ13をそれぞれ介して 第１直流供給電圧ＶDDを受電する。 端子19に結合されるトランジスタ10及び12のソースは、クロック信号Ｃによっ て制御される電流源トランジスタ13を介して例えば大地電位のような第２直流供 給電圧に接続する。
【００１２】 第１ラッチング段は２個のトランジスタ32と30とで構成し、これらトランジス タのソースを端子39に結合させる。この端子39は大地電位に直接接続する。 この第１ラッチング段はトランジスタ32及び30に並列に配置される２個のトラ ンジスタ52と50によってクロック信号Ｃの制御下にて駆動させる。
【００１３】 比較段をエネイブル（使用可能状態）にすると、ラッチング段は直ちに０状態 にセットされる。ラッチング段に結合される斯様な比較段で満足な効果を得るた めには、比較段の差動対がエネイブルにされる正しい瞬時にラッチング段の差動 対がディスエイブルにされるようにする必要があることは既知である。斯様にし ないと回路が不安定を呈することになる。しかし斯かる要求を満足させることは 、特に比較段及びラッチング段を異なるクロック信号で制御する場合には往々に して極めて困難である。
【００１４】 本考案によれば、ラッチング段及び比較段を同じ信号により制御することによ って上述したような問題点を解決する。 このようにすれば比較段がエネイブルとなる際にラッチング段のＯ状態が直ち に得られるので有利である。従って、或るトランジスタ内の走行（transit)時間 が増大し、比較器が一層迅速に作動する。
【００１５】 本考案の一例によれば、第３の直流供給電圧ＶB を電流源トランジスタ13のゲ ートに供給して、このトランジスタを絶えず導通させることができる。従って、 比較段は絶えず作動し、回路の不安定性も回避される。 本例は比較器を第１ラッチング段に結合される僅か１個の比較段で構成する場 合には極めて興味のあるものである。
【００１６】 トランジスタ32及び30のゲート接続点８及び18はトランジスタ30, 50のドレイ ンとトランジスタ32, 52のドレインにそれぞれ交差結合させる。なお、トランジ スタ32及び30のゲートは結合抵抗Ｒ4 及びＲ14を介して比較段からの信号をそれ ぞれ受信する。 トランジスタ32及び30のゲート接続点８及び18は比較段と第１ラッチング段と から成る回路の出力を構成する。 接続点８及び18はインバータ／ホロワ段にそれぞれ接続する。即ち、接続点８ はトランジスタ102 と負荷抵抗Ｒ2 とから成るインバータ段と、トランジスタ10 0 と抵抗Ｒ1 とから成るホロワ段とに接続する。 接続点18に接続するインバータ段はトランジスタ112 と抵抗Ｒ12とで構成し、 ホロワ段はトランジスタ110 と抵抗Ｒ11とで構成する。 インバータ段はラッチング段の高レベルの出力を引込むのに仕え、ホロワ段は 比較段とラッチング段とから成る組合わせ回路の出力インピーダンスを低減させ る働きをする。
【００１７】 増幅段と第２ラッチング段とから成る組合わせ回路も前記比較段と第１ラッチ ング段とから成る組合わせ回路と全く同様にして構成すると共に、同様に作動さ せる。しかし、トランジスタ及び結合抵抗又は負荷抵抗の値は、より良好な整合 をとるために多少相違させることができる。
【００１８】 増幅段は２個のトランジスタ22と20とで構成し、これらトランジスタのソース は互いに接続し、ゲートが前述したホロワ段のトランジスタ100 及び110 のソー ス電極にそれぞれ現われる中間信号ＶM 及びその相補信号Ｖ′M を受信するよう にする。トランジスタ22及び20のソース電極は端子29に接続し、この端子を例え ば相補クロック信号Ｃ′によって制御される電流源トランジスタ23を介して大地 のような電位点に接続する。
【００１９】 トランジスタ20及び22のドレインは負荷抵抗Ｒ33及びＲ23を介して第１直流供 給電圧ＶDDに接続する。 第２ラッチング段は２個のトランジスタ40と42とで構成し、これらのトランジ スタのソース電極は端子49に接続する。この端子49は大地電位に直接接続する。 この第２ラッチング段は、トランジスタ40及び42にそれぞれ並列に配置され、か つ相補クロック信号Ｃ′によって制御される２個のトランジスタ60と62により駆 動される。 増幅段をエネイブルにすると、第２ラッチング段が直ちに０状態にセットされ る。 前述した所と同様に、第３の直流供給電圧ＶB を電流源トランジスタ23のゲー トに供給して、このトランジスタを絶えず導通させることができる。従って増幅 段は絶えず作動する。
【００２０】 トランジスタ40及び42のゲート接続点38及び28はトランジスタ42, 62のドレイ ンとトランジスタ40, 60のドレインにそれぞれ交差結合させる。なお、トランジ スタ40及び42のゲートは結合抵抗Ｒ34及びＲ24を介して増幅段からの信号をそれ ぞれ受信する。 トランジスタ40及び42のゲート接続点38及び28は増幅段と第２ラッチング段と から成る組合わせ回路の出力を構成する。 これらの接続点38及び28はインバータ／ホロワ段にそれぞれ接続する。接続点 38に接続するインバータ段はトランジスタ132 と負荷抵抗Ｒ32とで構成し、ホロ ワ段はトランジスタ130 と抵抗Ｒ31とで構成する。
【００２１】 同様に接続点28に接続するインバータ段はトランジスタ122 と抵抗Ｒ23とで構 成し、ホロワ段はトランジスタ120 と抵抗Ｒ21とで構成する。 比較器のディジタル出力信号Ｓはホロワトランジスタ120 のソース電極に現わ れ、その相補信号Ｓ′はホロワトランジスタ130 のソース電極に現われる。
【００２２】 図３に示すように、比較段に供給されるアナログ入力信号ＶINとアナログ基準 信号ＶREF との差が正で、瞬時Ｔ1 にクロック信号Ｃの立下り縁が現われる場合 には、例えば相補信号Ｖ′M が高レベル状態にラッチされ、かつ相補出力信号Ｓ ′が低レベル状態となる。
【００２３】 ついで瞬時Ｔ2 にクロック信号Ｃの立上り縁が現われ、かつアナログ入力信号 ＶINとアナログ基準信号ＶREF との差が負となる場合には、相補信号Ｖ′M が低 状態にラッチされ、かつ相補信号Ｓ′が低状態にラッチされる。
【００２４】 瞬時Ｔ3 にクロック信号の立下り縁が現われ、この際比較段に供給される両ア ナログ信号の差が依然負のままである場合には、相補中間信号Ｖ′M が低状態に ラッチされ、かつ相補出力信号Ｓ′が高状態にラッチされる。
【００２５】 最後に、瞬時Ｔ4 に比較段に供給される両アナログ信号の差がクロック信号Ｃ の立上り縁で正になると、相補出力信号は高状態にラッチされる。 従って、出力信号Ｓは入力信号ＶINと基準信号ＶREF との差の極性に同期した ままとなる。
【００２６】 図４に示したアナログ−ディジタル変換器は、各々２つの入力端子を具えてい る多数の比較器 (COMP1,---- COMPN)を並列に配置して構成する。各比較器の一 方の入力端子には変換すべきアナログ入力電圧ＶINを供給する。各比較器の他方 の入力端子には、多数の抵抗を直列に配置した直列抵抗回路間の基準電圧を供給 する。抵抗回路のすべての抵抗の抵抗値を同一とすれば、基準電圧の等比級数が 得られ、その基準電圧間の比はＶREF /2となる。この場合、順序数1, 2,---i, 2 n-1, 2n の種々の基準電圧は一連の電圧ＶREF /2n,ＶREF /2n-1,--- ＶREF n を 成し、これら後者の電圧は過負荷ビットを指示することのみに用いられる。比較 器の各出力端子は論理エンコーディングデバイス(COD) の入力端子に接続する。 このエンコーディングデバイスは例えばグレーコードのようなものとし得る任意 のコードに基いてｎ−ビットのディジタル出力信号を供給する。エンコーディン グデバイスは所要コードになって構成し得るものであるが、このエンコーディン グデバイスは本考案の要部とする所ではないため、これについては詳述しないも のとする。エンコーディングデバイスの出力端子にはメモリ(MEMO)を結合させて 、これにエンコーディングデバイスからの情報を少なくともクロック周期の一部 分の間記憶させて、各比較器を同期させる。比較器及びラッチ用のクロック信号 は外部回路によって供給する。これらの回路は同じ半導体基板に集積化すること ができる。
【００２７】 ここに述べた比較器をヒ化ガリウムショットキーゲートトランジスタで構成す る場合には、電圧ＶIN, ＶREF , ＶM , Ｖ′M , Ｓ及びＳ′が0.6 Ｖの高レベル と0.1 Ｖの低レベルを呈する。 これらトランジスタのスレッショールド電圧はＶT =0.1Ｖである。 直流供給電圧はつぎの通りである。 第１電圧ＶDD=2Ｖ 第２電圧＝大地電位 第３電圧ＶB =0.5Ｖ 各トランジスタのゲート幅Ｌ及び各抵抗Ｒの値は表１に明記した通りである。
【００２８】
【表１】
【００２９】 アナログ−ディジタル変換器に同一構成の比較器を用いることはその変換器を 集積回路で構成する場合にも有利である。 本考案は上述した例のみに限定されるものでなく、幾多の変更を加える得るこ と勿論である。
【図面の簡単な説明】
【図１】本考案によるクロックト電圧比較器の一例を示
すブロック線図である。
【図２】エンハンスメントタイプの電界効果トランジス
タで構成した本考案による比較器を示す回路図である。
【図３】図２の回路の種々の部分における信号波形をク
ロック信号の関数として示す信号波形図である。
【図４】本考案による比較器によって構成したディジタ
ル−アナログ変換器の一例を示すブロック線図である。
【符号の説明】
１ 比較段 ２ 増幅段 ３ 第１ラッチング段 ４ 第２ラッチング段 (10, 12) 比較段 13, 23 電流源トランジスタ (20, 22) 増幅段 (30, 32) 第１ラッチング段 (40, 42) 第２ラッチング段 (50, 52) 第１ラッチング段駆動回路 (60, 62) 第２ラッチング段駆動回路 (100,R1;110,R11;120,R21;130,R31) ホロワ段 (102,R2;112,R12;122,R23;132,R32) インバータ段 R3, R13, R23, R33 負荷抵抗 R4, R14, R24, R34 結合抵抗 COMP1,─COMPN 比較器 COD 論理エンコーディングデバイス MEMO メモリ

Claims (7)

    【実用新案登録請求の範囲】
  1. 【請求項１】 各々が制御電極と、第１主電極と、第２
    主電極とを有している多数のトランジスタによって形成
    されるクロックト電圧比較器であって、該比較器が： − アナログ入力電圧（ＶIN）をアナログ基準電圧（Ｖ
    REF ) と比較し、その比較結果を中間信号（ＶM ) 及び
    その相補信号（Ｖ′M ) 形態で供給し、第１差動対とし
    て配置した２個のトランジスタ(10, 12)から成り、前記
    入力電圧（ＶIN）及び基準電圧（ＶREF ) が前記トラン
    ジスタの各制御電極にそれぞれ供給され、前記両トラン
    ジスタの第１主電極をバイアス電流供給用の共通端子(1
    9)に接続し、かつ第２主電極の各々をそれぞれ負荷抵抗
    （Ｒ3,Ｒ13) を介して第１直流供給端子（ＶDD) に結合
    させると共に、前記第２主電極が前記中間信号及びその
    相補中間信号を供給するようにした比較段と； − 前記比較段に結合され、該比較段からの出力信号に
    従って論理状態を生成し、双安定ラッチを形成する第２
    差動対として配置した２個のトランジスタから成り、前
    記比較段の各枝路から受信された信号が前記第２差動対
    を成す２個のトランジスタの各制御電極にそれぞれ供給
    され、第２差動対を成すトランジスタの第１主電極を共
    通端子(39)に接続すると共に、これらトランジスタの第
    ２主電極を前記第２差動対を成すトランジスタの制御電
    極に交差結合させて、これらの交差結合点を出力端子
    （８, 18) とするラッチング段； とを具えて成るクロックト電圧比較器において、 − 前記第１差動対を接続する前記共通端子(19)を、電
    流源トランジスタ(13)を介して大地のような第２直流供
    給端子に結合させ、 − 前記第２差動対を接続する前記共通端子(39)を、直
    接前記第２直流供給端子の電位に持たらし、 − 前記第２差動対を、該第２差動対のトランジスタ(3
    2, 30)に並列に配置される２個のトランジスタ(52, 50)
    から成る第３差動対に結合させ、クロック信号を前記第
    ３差動対の制御電極に供給するようにし、 − 前記第１差動対を成すトランジスタの第２主電極の
    各々をそれぞれ結合抵抗（Ｒ4,Ｒ14) を介して前記第２
    差動対を成すトランジスタの各制御電極に結合させ、 − 前記第１差動対に接続する電流源トランジスタ(13)
    をクロック信号（Ｃ）によって制御するようにしたこと
    を特徴とするクロックト電圧比較器。
  2. 【請求項２】 前記第１差動対の電流源トランジスタ(1
    3)を第３の直流供給電位（ＶB ) によって制御すること
    により、前記電流源トランジスタ(13)が絶えず導通する
    ようにしたことを特徴とする請求項１に記載のクロック
    ト電圧比較器。
  3. 【請求項３】 前記負荷（Ｒ3,Ｒ13) を抵抗性のものと
    したことを特徴とする請求項１又は２のいずれかに記載
    のクロックト電圧比較器。
  4. 【請求項４】 前記第１ラッチング段の各出力端子にイ
    ンバータ／ホロワ段を接続したことを特徴とする請求項
    １〜３のいずれかに記載のクロックト電圧比較器。
  5. 【請求項５】 前記各インバータ／ホロワ段をインバー
    タとして作動する第１トランジスタと、ホロワとして作
    動する第２トランジスタとで構成し、前記第１トランジ
    スタの制御電極が前記ラッチング段からの一方の出力信
    号を受信し、前記第１トランジスタの第１主電極を大地
    のような第２直流供給端子に接続し、かつ前記第１トラ
    ンジスタの第２主電極を抵抗性負荷を介して第１直流供
    給端子（ＶDD) に接続し、前記インバータの出力信号が
    前記第１トランジスタの第２主電極に現われ、かつ前記
    第２トランジスタの制御電極が前記インバータからの信
    号を受信し、該第２トランジスタの第１主電極を抵抗を
    介して前記第２直流供給端子に接続し、かつ前記第２ト
    ランジスタの第２主電極を前記第１直流供給端子
    （ＶDD) に接続して、各インバータ／ホロワ段の出力信
    号が前記ホロワトランジスタの第１主電極に現われるよ
    うにしたことを特徴とする請求項４に記載のクロックト
    電圧比較器。
  6. 【請求項６】 前記比較段とラッチング段との組合わせ
    回路からのディジタル信号（ＶM , Ｖ′M ) が、前記第
    １ラッチング段の出力端子に接続したインバータ／ホロ
    ワ段の出力端子に得られるようにしたことを特徴とする
    請求項５に記載のクロックト電圧比較器。
  7. 【請求項７】 前記各トランジスタをヒ化ガリウムトラ
    ンジスタのようなエンハンスメントタイプの電界効果ト
    ランジスタとしたことを特徴とする請求項１〜６のいず
    れかに記載のクロックト電圧比較器。
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