JPS6020618A - クロツク制御コンパレ−タ装置 - Google Patents

クロツク制御コンパレ−タ装置

Info

Publication number
JPS6020618A
JPS6020618A JP59130195A JP13019584A JPS6020618A JP S6020618 A JPS6020618 A JP S6020618A JP 59130195 A JP59130195 A JP 59130195A JP 13019584 A JP13019584 A JP 13019584A JP S6020618 A JPS6020618 A JP S6020618A
Authority
JP
Japan
Prior art keywords
main electrode
electrode
coupled
terminal
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59130195A
Other languages
English (en)
Inventor
ミシエル・ジヨセフ−マリ−・ビネ
デイデイエ・セルジ・メナン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS6020618A publication Critical patent/JPS6020618A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356017Bistable circuits using additional transistors in the input circuit
    • H03K3/356034Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0038Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明は、それぞれ、制御電極、第1主!極および第2
主電極を備えて第10差動対を構成し、アナログ入力電
圧とアナログ参照電′圧との差電圧ヲ袖梶制御電極の相
互間に供給し、第1主電極をバイアス電流を供給するた
めの第1の共通端子に接続し、第2主電極を、それぞれ
、負荷を介して第1の電源端子に結合させるとともに出
力端子に結合させた2個のトランジスタを備えて前述の
差電圧を増幅する増幅回路、並びに、それぞれ、制御電
極、第1主電極および第2主電極を備えて第2の差動対
を構成し、制御電極を前述した増幅回路の出力端子にそ
れぞれ結合させ、第1主電極をバイアス電流を供給する
ための第2の共通端子に接続し、第2主電極を前述した
増幅回路の2個のトランジスタの第2主電極に互い違い
に結合させた2個のトランジスタを有する双安定ラッチ
を備えて前述した増幅回路の出力電圧をその増幅回路の
入力電圧たる前述の差電圧の極性に応じて二つの固定電
圧の一方に変換するラッチ回路を有するクロック制御コ
ンパレータ装置に関し、特に、クロックに対して安定に
動作するとともに消費電力が低減するようにしたもので
ある。
(従来技術) この種回路装置は、例えば、コンパレータ回路毎に異な
る参照電圧と入力電圧をそれぞれ比較する複数個のコン
パレータの入力端にアナログ入力信号を供給することに
よってディジタル出力信号全形成するいわゆる並列アナ
ログ−ディジタル変換器に用いることができる。各コン
パレータ回路の出力信号は復号装置によってディジタル
出力信号に変換される。
かかる並列AD変換器に用いられるクロック制御コンパ
レータ装置は冒頭に指定した種類のものである。かかる
回路装置は、就中、米国特許第41.121,120号
明細書に開示されている。バイポーラ・トランジスタを
備えたこの既知の回路装置においては、増幅回路をなす
差動対の共通エミッタ端子とラッチ回路をなす差動対の
共通エミッタ端子とがともに別の差動対のコレクタに結
合されており、この別の差動対の共通エミッタ接続線に
電流源を配設しである。この別の差動対の入力端に供給
されたクロック信号により、その電流源からの電流が上
述した増幅回路および゛ラッチ回路のいずれかに供給さ
れている。すなわち・上述した増幅回路およびラッチ回
路をなす差動対は相補的に作用する2種類のクロック信
号によってそれぞれ制御されている。
この既知の回路装置j5正常に動作するためには、上述
した2種類のクロック信号間の位相差を、正確に、第2
の差動対が動作状態になる瞬間に第1の差動対が不動作
状態になるようにしなければならない。
(問題点) しかしながら、実際には、この必要性は満たし難いので
あるから、この回路装置は不安定性を呈する場合が多い
。しかも、上述した別の差動対に必要な回路要素は電力
消費および集積回路化面積が増大し勝ちであり、このこ
とは、多数のコンパレータ装置を用いるAD変換器の場
合には特に望ましくない、という欠点があった。
(目的) 本発明の目的は、上述した従来の欠点を除去し、上述し
た不安定性の発生を防止するクロック制御コンパレータ
装置を提供することにある。
本発明の他の目的は、電力消費を削減したこの種回路装
置を提供することにある。
(発明の構成〕 本発明によれば、冒頭に指定した種類の回路装置は、第
1の差動対の第1の共通端子を連続作動電流源を介して
固定電位点に結合させるとともに一第2の差動対の第2
の共通端子をクロック信号に応じて作動を開始する電流
源を介して固定電位点に結合させたことを特徴としてい
る。本発明によれば、増幅回路は連続的に動作するので
あるから、クロック信号はラッチ回路のみが必要とし、
したがって、クロック信号を重畳させることによって不
安定性を防止することができる。しかも、この回路装置
は、最小限度の回路要素からなっているので、電力消費
が低減されている。
本発明コンパレータ装置の構成例は、増幅回路における
第1の差動対をなす2個のトランジスタの負荷を、制御
電極、第1主電極お′よび第2主電極を有する負荷トラ
ンジスタによりそれぞれ構成し、制御電極を増幅回路に
おける第10差動対の対応するトランジスタの第2主電
極に結合させた第1主電極に接続するとともに、第2主
電極を第]の電源端子に結合させたことを特徴としてい
る0前述した既知の回路装置に用いているような抵抗負
荷に比して、かかる能動負荷の使用により、回路装置の
利得は増大し、したがって、動作は高速化する。
不発明コンパレータ装置の他の構成例は、負荷が、それ
ぞれ、制fill電極、第1主電極および第2主電極を
備え、制御電極を負荷トランジスタの制御電極に接続し
、第2主電極を第1の電源端子に接続し、第1主電極を
出力端子に結合させるとともに、複数個のレベルシフト
ダイオードの直列接続全弁して電流源に結合させたトラ
ンジスタを有するレベルシフト回路をさらに備えたこと
を特徴としている。この構成例は、さらに・上述した電
流源が、制御電極、第1主電極および第2主電極全有し
、制御電極および第1主電極を第2の電源端子に接続し
たトランジスタを備えていることを特徴としている。
本発明コンパレータ装置は、ショットキー電界効果トラ
ンジスタ、特に、デプレッション型の電界効果トランジ
スタを用いて製作することができる。本発明コンパレー
タ装置は、特に、ガリウム砒素基板上にモノリシック集
積回路化するに好適である。また、最後に、本発明を笑
施したアナログ−ディジタル変換器は、nビットのテイ
ジタル出力信号を得るために、2n個並列に接続し7C
クロツク制御コンパレータ装置を備え、変換すべきアナ
ログ信号全容コンパレータ装置の一万の入力端子に供給
するとともに、各コンパレータ装置の他方の入力端子に
それぞれ異なる参照電圧全供給し、各コンパレータ装置
の出力端子=inピットディジタル出力信号が出力端に
現われる符号化装置に接続したことを特徴としている。
(実施例〕 以下に図面を参照して実施例につ゛き本発明の詳細な説
明する。
第1図に示すアナログ−ディジタル変換器は、それぞれ
2個ずつの入力端子を有する多数の並゛列接続コンパレ
ータ装置 OOMPI 、・・・・・、 OOMPn 
を備えている。変換すべきアナログ入力電圧■、。は各
コンパレータ装置の一方の入力端子にそれぞれ供給する
。一方・多数の直列接続した抵抗に参照電圧Vrefを
印加して得た各参照電圧は、各コンパレータ装置の他方
の入力端子にそれぞれ供給する。なお・直列接続した各
抵抗が理想的のものであれば、等比較数をなす各参照電
圧が得られ、各参照電圧相互間の比はvref ’ 2
である。したかつ後の電圧値はオーバフロー・ピットを
表わすためだけに用いる。各コンパレータ装置の出力端
は論理符号化装置00Dの各入力端に接続してあり、そ
の論理符号化装置00Dの出方は、任意の符号列、例え
ば、グレーコードをなすnビットのディジタル信号と−
なる。この符号化装置CODの構成は所望の符号形式に
よって決まるものであるが、本発明の範囲外の事項であ
るから、その詳細な説明は省略する。この符号化装置C
ODの出方端は、各コンパレータ装置をクロック制御1
1′jるクロック信号のクロック周期の少なくとも一部
の期間にその符号化装置00Dからの情報を蓄えるため
のメモリ装置MEMOに結合させることができる。各コ
ンパレータ装置およびメモリ装置が必要とするクロック
信号は外部回路から供給するが、その外部回路も同一半
導体基板上に集積回路化することができる。
つぎに、第2図に、MESFET (MetalSem
iconductor Field Effect T
ransistrr )技術、すなわち、金属半導体電
界効果トランジスタ技術を用いた本発明によるアナログ
・コンパレータ装置の構成例を示す。なお、このコンパ
レータ装置は、第1図示のアナログ−ディジタル変換器
に用いることができる。しかして、第2図示のコンパレ
ータ装置は、2個のMESNET )’ランジスタw8
およびW5からなる差動増幅器の形態の増幅回路を有し
ており、互いに比較すべきアナログ参照信号■refお
よびアナログ入力信号■、□はそれら6トランジスタW
8およびw6の各ゲート電極にそれぞれ供給する。また
、それらのトランジスタw8およびW5のソース電極は
、ゲート電極とソース電極とを接地して電流源として構
成したトランジスタW0のドレイン電極に接続しである
。その結果、電流源トランジスタWlは連続的に作動す
z0トランジスタW8およびW、の負荷は、それぞれの
ソース電極とゲート電極とを互いに短絡するとともに、
谷ドレイン電極を正電圧源端子V。0に接続した2個の
トランジスタw8およびWよ。をもってそれぞれ構成し
である。このコンパレータ装置に用いた各トランジスタ
はいずれもデプレッション型であシ、したがって、スレ
ショルド電圧vT<。
であるから、このコンパレータ装置の出力信号は、直接
には論理回路に供給し得す、所望の電圧レベルを得るた
めには、レベル・シフト回路を使用する必要がある。か
かるレベル・シフト回路に、Bi?’L (Buffe
red FET Logic ) jなわち、緩衝FE
T論理回路の一種であって、共通ドレイン接続にすると
ともにゲート電極をコンパレータ装置の出力端子に接続
した第1ホロワ−・トランジスタを有している。このホ
ロワ−・トランジスタのソース電極は、所望のレベル・
シフト量に応じて1個乃至8個のダイオードを介し、電
流源トランジスタのドレイン電極に接続しである。この
電流源トランジスタのドレイン電極はコンパレータ装置
の出力端を構成している。したがって、トランジスタW
8およびW5の各ドレイン電極は、トランジスタW8お
よびWloの互いに短絡したゲート電極とソース電極と
をそれぞれ介して、レベル・シフト回路のホロワ−・ト
ランジスタのゲート電極に接続されることになる。しか
して、トランジスタW8に対しては、このレベル・シフ
ト回路ハ、ホロワ−トランジスタW工2.2個のダイオ
ードD□およびD2並びに電流源トランジスタW□6を
有しており、また、トランジスタW5に対しては、この
レベ1ル・シフト回路は、ホロワ−トランジスタW□2
.2個のダイオードD8およびり、並びに電流源トラン
ジスタW□8を有している。コンパレータ装置の出力信
号々および相補出力信号可は上述したレベル・シフト回
路における電流源トランジスタW□8およびWlBの各
ドレイン電極にそれぞれ現われる。
このコンパレータ装置は、さらに、差動対の形態に構成
するとともに、ゲート電極に供給したクロック信号Hに
よって制御する共通ソース接続に構成したトランジスタ
W2のトレイン電極に接続したソース電極をそれぞれ有
する2個のトランジスタW およびw6ft備えた双安
定ラッチの形態のうツチ回路を備えている。それらのト
ランジスタW。
およびW6の各ゲート電極は、コンパレータ装置の各出
力端子Qおよび互にそれぞれ接続してあり、また、各ド
レイン電極は、増幅回路におけるトランジスタW8およ
びW5の各ドレイン電極にそれぞれ接続しである。
上述のような構成のコンパレータ装置においては、H=
0となる第1クロック位相の期間には、増幅回路のトラ
ンジスタw8およびw5は連続的に増幅器として作動す
る。これらのトランジスタWて、レベル・シフト回路の
出方端、すなわち、電流源トランジスタW□6およびW
□8の各ドレイン電極に、利得係数をAとしてA×■r
efおよびA×v1nなる電圧をそれぞれ送出する。こ
の第1クロック位相の期間にに、上述したラッチ回路は
、トランジスタW2が信号の存在しない14 = O(
7) レベルのオフ状態になっているので、不動作状態
になっている。
一方、H=1となる第2クロック位相の期間には、トラ
ンジスタw2のゲート電極に供給するクロック信号Hが
1となるのであるから、そのトランジスタW2が電流源
として動作するとともに、トランジスタW、およびw6
が双安定ラッチとして動作する。
H=0のときにA(vr。f−vln)となる出刃信号
Qと互との差は、第2クロック位相期間が開始した後は A (Vln−Vr、f) 、 6 ”/Tの形態をな
して、その最大値に達するまで、すなわち、互いに比較
すべき二電圧vrefとvin との差の極性に応じて
Q==1もしくはQ=00安定状態に達するまで変化す
る。なお、上述したSにおけるtは第2クロック位相H
=1が現われた後の経過時間であり、また、τは、トラ
ンジスタW2とW4と、もしくは、W2とW6とにおけ
る信号の移動時間として生ずる遅延時間である。
本願人が実際に製作した例においては、このコンパレー
タ装置に接続する論理ゲートを制御するのに用いた各出
力電圧は、高レベルがovでちゃ、低レベルが一2vで
あった。なお、直流電源電圧は、つぎのとおりであった
■。。=+4V V88=−aV また、使用したトランジスタは、スレショルド電圧VT
 = −2Vを有する「常オン」型の電界効果トランジ
スタでl)、レベル中シフト回路のダイオードに幅W=
12μmのショットキー・ダイオードであった。
第2図に示した本発明コンパレータ装置の構成例におい
ては、各トランジスタのゲート電極幅あるいはダイオー
ド幅はつぎのとおりである。
W8= W、 = W4= W6= 15 μmW1=
 15μm 、 W、 = 80 μmW8=Wlo=
10μm WIg =”16 =W14 ”WlB ” ”t1m
図示のように、BFL論理回路を用いて12個のトラン
ジスタおよび4個のダイオードを備えたコンパレータ装
置の場合には、電力消費は、各コンパレータ毎に60 
mW程度であり、4ビツトすなわち16段階のレベル変
換を行なうA−D変換器としては1.5Wである。
アナログ−ディジタル変換器の裂′作に当って同一型の
コンパレータを使用するのは、変換器を集積回路技術に
よって製造する場合に有利である。
なお、本発明の要旨を逸脱しない限り、幾多の変更を施
して本発明を実施し得ること勿論である。
(効果〕 以上の説明から明らかなように、本発明によれば、クロ
ック制御コンパレータ装置を安定に動作させ得るととも
に、その電力消費を低減することができる。
【図面の簡単な説明】
第1図は並列変換型アナログ−ディジタル変換器の構成
例を示すブロック線図・ 第2図はMESFET技術を用いた本発明コンパレータ
装置の構成例を示す回路図である。 vref・・・参照電圧、■in・・・入力電圧、H・
・・クロック信号、Q、Q・・出力信号、■o。・・・
直流正電源電圧、■s8・・・直流負電源電圧・ GOMP・・・コンパレータ、COD・・・符号化装置
、MEMO・・メモリ装置、 W土・・・電界効果トランジスタ、Di・・・ダイオー
ド。 特許量11 人 エヌ・ペー・フィリップス・フルーイ
ランベンファブリケン

Claims (1)

  1. 【特許請求の範囲】 1 それぞれ、制御電極、第1主電極および第2主電極
    を備えて第1の差動対を構成し、アナログ入力電玉とア
    ナログ参照電圧との差電圧を前記制御電極の相互間に供
    給し、前記第1主電極をバイアス電流を供給するための
    第1の共通端子に接続し、前記第2主電極を、それぞれ
    、負荷を介して第1の電源端子に結合させるとともに出
    力端子に結合させた2個のトランジスタを備えて前記差
    電圧を増幅する増幅回路、並びに、それぞれ、制御電極
    、第1主電極および第2主電極を備えて第2の差動対を
    構成し、前記制御電極を前記増幅回路の前記出力端子に
    それぞれ結合させ、前記第1主電極をバイアス電流全供
    給するための第2の共通端子に接続し、前記第2主電極
    を前記増幅回路の前記2個のトランジスタの第2主電極
    に互い違いに結合させた2個のトランジスタを有する双
    安定ラッチを備えて前記増幅回路の出力電圧を前記増幅
    回路の入力電圧たる前記差電圧の極性に応じて二つの固
    定電圧の一方に変換するラッチ回路を有するクロック制
    御コンパレータ装置において、前記第1の差動対の前記
    第1の共通端子を連続作動電流源を介して固定電位点に
    結合させるとともに、前記第2の差動対の前記第2の共
    通端子をクロック信号に応じて作動を開始する電流源を
    介して前記固定電位点に結合させたこ、!:’に%徴と
    するクロック制御コンパレータ装置。 2、特許請求の範囲第1項記載の装置において、前記増
    幅回路における前記第1の差動対をなす前記2個のトラ
    ンジスタの負荷を、制御電極、第】主電極および第2主
    電極を有する負荷トランジスタによりそれぞれ構成し、
    前記制御電極を前記増幅回路における前記第1の差動対
    の対応する前記トランジスタの第2主電極に結合させた
    前記第1生電極に接続するとともに、前記第2主電極を
    前記第1の電源端子に結合させたことを特徴どするクロ
    ック制御コンパレータ装置。 & 特許請求の範囲第2項記載の装置において、前記負
    荷が、それぞれ、制御電極、第1主電極および第2主電
    極を備え、前記制御電極を前記負荷トランジスタの制御
    電極に接続し、前記第2主電極を前記第1の電源端子に
    接続し、前記第1主電極を前記出方端子に結合させると
    ともに、複数個のレベルシフトダイオードの直列接続を
    介して電流源に結合させたトランジスタを有するレベル
    シフト回路をさらに備えたことを特徴とするタロツク制
    御コンパレータ装置。 4 特許請求の範囲第8項記載の装置において、前記電
    流源が、制御電極、第1主電極詮よび第2主電極を有し
    、前記制御電極および前記第1主電極を第2の電源端子
    に接続したトランジスタを備えていることを特徴とする
    クロック制御コンパレータ装置。 翫 特許請求の範囲前記各項のいずれかに記載の装置に
    おいて、当該装置における前記トランジスタをいずれも
    デプレッション型ショ7ツ′トキー電界効果トランジス
    タとしたことを特徴とするクロック制御コンパレータ装
    置。 anビットのディジタル出力信号を得るために、当該ア
    ナログ−ディジタル変換器に2n個並列に接続した特許
    請求の範囲前記各項のイスレかに記載のクロック制御コ
    ンパレータ装置を備え、変換すべきアナログ入力信号を
    各前記コンパレータ装置の一方の入力端子に供給すると
    ともに、各前記コンパレータ装置の他方の入力端子にそ
    れぞれ異なる参照電圧を供給し、各前記コンパレータ装
    置の前記出力端子fHピットディジタル出力信号が出方
    端に現われる符号化装置に接続したことを特徴とするア
    ナログ−ディジタル変換器。
JP59130195A 1983-06-29 1984-06-26 クロツク制御コンパレ−タ装置 Pending JPS6020618A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8310740A FR2548378B1 (fr) 1983-06-29 1983-06-29 Comparateur de tension analogique, et convertisseur analogique-numerique utilisant un tel comparateur
FR8310740 1983-06-29

Publications (1)

Publication Number Publication Date
JPS6020618A true JPS6020618A (ja) 1985-02-01

Family

ID=9290294

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59130195A Pending JPS6020618A (ja) 1983-06-29 1984-06-26 クロツク制御コンパレ−タ装置

Country Status (4)

Country Link
EP (1) EP0130646B1 (ja)
JP (1) JPS6020618A (ja)
DE (1) DE3466627D1 (ja)
FR (1) FR2548378B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9001442A (nl) * 1990-06-22 1992-01-16 Philips Nv Vergrendelschakeling.
GB9424810D0 (en) * 1994-12-08 1995-02-08 Philips Electronics Uk Ltd Current comparator arrangement
JP4162016B2 (ja) * 2006-06-08 2008-10-08 トヨタ自動車株式会社 内燃機関の排気浄化装置
FR3090113B1 (fr) * 2018-12-14 2020-12-04 Aptiv Tech Ltd Dispositif et méthode d’auto ajustement d’un seuil électrique de détection de défaut de puissance.

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5160432A (ja) * 1974-11-25 1976-05-26 Hitachi Ltd
US4121120A (en) * 1977-05-05 1978-10-17 Tektronix, Inc. Clock driven voltage comparator employing master-slave configuration
US4358690A (en) * 1980-07-18 1982-11-09 Teletype Corporation Digital voltage comparator

Also Published As

Publication number Publication date
FR2548378B1 (fr) 1985-10-25
EP0130646A1 (fr) 1985-01-09
FR2548378A1 (fr) 1985-01-04
EP0130646B1 (fr) 1987-09-30
DE3466627D1 (en) 1987-11-05

Similar Documents

Publication Publication Date Title
US5541538A (en) High speed comparator
JPS61120520A (ja) 比較器
US8410820B2 (en) High speed latch comparators
US5872469A (en) Switched capacitor circuit adapted to store charge on a sampling capacitor related to a sample for an analog signal voltage and to subsequently transfer such stored charge
US7288990B2 (en) Reference buffer with dynamic current control
JPS61120518A (ja) クロツクド比較器
WO2001028103A1 (en) Common mode shift in downstream integrators of high order delta sigma modulators
US5347279A (en) Analog/digital converter of the over-sampling type with feedback correction to offset sampling error
JP2577450B2 (ja) アナログ−ディジタル変換回路
JP2836412B2 (ja) レベル変換回路
JPS6020618A (ja) クロツク制御コンパレ−タ装置
US6696883B1 (en) Negative bias charge pump
CA1262476A (en) A modified cascode amplifier
TW202130127A (zh) 用於誤差信號放大及處理的電路和方法
US5023475A (en) IC D-type master/slave flip-flop
US6922163B2 (en) Semiconductor integrated circuit
US4338656A (en) Voltage polarity switching circuit
JPS59104827A (ja) アナログ−デジタル変換用集積回路
US5272461A (en) Coding circuit
US4963873A (en) Digital/analog converter with high output voltage stability
JPS62171222A (ja) クロツク信号駆動回路
JPH05218872A (ja) コンパレータ回路とその駆動方法
US6842073B2 (en) Electronic circuit comprising an amplifier for amplifying a binary signal
JPS5853222A (ja) アナログ−デジタル変換器
JPS63280515A (ja) 論理回路