JPS63280515A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS63280515A JPS63280515A JP62114541A JP11454187A JPS63280515A JP S63280515 A JPS63280515 A JP S63280515A JP 62114541 A JP62114541 A JP 62114541A JP 11454187 A JP11454187 A JP 11454187A JP S63280515 A JPS63280515 A JP S63280515A
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- JP
- Japan
- Prior art keywords
- voltage
- fet
- signal
- logic circuit
- drain
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 101150073536 FET3 gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路の改良に関する。
第３図に本願発明が解決しようとする問題点を含む従来
の論理回路の一実施例を示す。この論理回路は、２つの
変換部ＩＡ、ＩＢと１つの増幅部２とから構成される。
の論理回路の一実施例を示す。この論理回路は、２つの
変換部ＩＡ、ＩＢと１つの増幅部２とから構成される。
変換部ＩＡ、ＩＢと増幅部２の上側共通ラインには電源
電圧■。。が、下側共通ラインには電源電圧ＶＳＳがそ
れぞれ印加されている。
電圧■。。が、下側共通ラインには電源電圧ＶＳＳがそ
れぞれ印加されている。
変換部ＩＡは、ＦＥＴ３と、ショットキーダイオード５
，６と、ゲートとソースが接続されたＦＥＴ４を、この
順序で直列に接続して成る。ＦＥＴ３のゲートに外部か
ら電圧変化する第１の電圧信号ａが与えられ、この信号
は変換され第２の電圧信号すとしてＦＥＴ４のドレイン
から取り出される。一方変換部ＩＢは、ＦＥＴ１２．１
３とショットキーダイオード１４．１５とから成り、変
換部ＩＡと同様に構成される。ＦＥＴ１２のゲートには
外部から基準電圧ｅが与えられ、この信号は変換され基
準電圧ｄとしてＦＥＴ１３のドレインから取り出される
。
，６と、ゲートとソースが接続されたＦＥＴ４を、この
順序で直列に接続して成る。ＦＥＴ３のゲートに外部か
ら電圧変化する第１の電圧信号ａが与えられ、この信号
は変換され第２の電圧信号すとしてＦＥＴ４のドレイン
から取り出される。一方変換部ＩＢは、ＦＥＴ１２．１
３とショットキーダイオード１４．１５とから成り、変
換部ＩＡと同様に構成される。ＦＥＴ１２のゲートには
外部から基準電圧ｅが与えられ、この信号は変換され基
準電圧ｄとしてＦＥＴ１３のドレインから取り出される
。
増幅部２は、抵抗７．８とＦＥＴ９，１０と電流源１１
とから構成される。ＦＥＴ９．１０の各ゲートにはそれ
ぞれ前記の第２の電圧信号すと基準電圧ｄが入力され、
各ドレインから電圧変化を有する差動的な出力信号Ｃ１
τが取り出される。
とから構成される。ＦＥＴ９．１０の各ゲートにはそれ
ぞれ前記の第２の電圧信号すと基準電圧ｄが入力され、
各ドレインから電圧変化を有する差動的な出力信号Ｃ１
τが取り出される。
前記回路構成によれば、外部電圧信号ａは変換部ＩＡに
おいて２個のショットキーダイオードによる２段のレベ
ルシフトによって第２の電圧信号すに変換され、増幅部
２において基準電圧ｄとの関係に基づき増幅された信号
Ｃとその反転信号τとを出力されることになる。
おいて２個のショットキーダイオードによる２段のレベ
ルシフトによって第２の電圧信号すに変換され、増幅部
２において基準電圧ｄとの関係に基づき増幅された信号
Ｃとその反転信号τとを出力されることになる。
〔発明が解決しようとする問題点〕
前記論理回路において、ＦＥＴ３，４．９．１０゜１２
）１３のすべてについてゲート幅のみを除き他の形式条
件を同一にしたＤタイプＦＥＴを使用したとすると、第
４図に示すように、電圧信号すの振幅の変化Δｂが外部
から入力される電圧信号ａの振幅の変化Δａより小さく
なることがある。ここで、第４図中、Ａは電圧信号ａの
変化状態、Ｂは信号ａに対応する電圧信号すの変化状態
、Ｃは信号ａに対応する電圧信号Ｃ９τの変化状態を示
し、各波形図Ａ、Ｂ、Ｃの各縦軸は電圧を意味している
。また電圧信号ａ、ｂ、ｃ、 Ｅに関係して、基準電圧
ｅ、ｄ及び電源電圧Ｖ、の各レベルを併せて示している
。
）１３のすべてについてゲート幅のみを除き他の形式条
件を同一にしたＤタイプＦＥＴを使用したとすると、第
４図に示すように、電圧信号すの振幅の変化Δｂが外部
から入力される電圧信号ａの振幅の変化Δａより小さく
なることがある。ここで、第４図中、Ａは電圧信号ａの
変化状態、Ｂは信号ａに対応する電圧信号すの変化状態
、Ｃは信号ａに対応する電圧信号Ｃ９τの変化状態を示
し、各波形図Ａ、Ｂ、Ｃの各縦軸は電圧を意味している
。また電圧信号ａ、ｂ、ｃ、 Ｅに関係して、基準電圧
ｅ、ｄ及び電源電圧Ｖ、の各レベルを併せて示している
。
従って、前記特性を有する従来の論理回路においては、
電圧信号ａの振幅が小さくなる場合には、前記ＦＥＴ及
びショットキーダイオードの特性のバラツキによっては
マージンが極めて少なくなるという欠点を有していた。
電圧信号ａの振幅が小さくなる場合には、前記ＦＥＴ及
びショットキーダイオードの特性のバラツキによっては
マージンが極めて少なくなるという欠点を有していた。
本発明の目的は、論理回路を構成するレベルシフト用Ｆ
ＥＴ、ショットキーダイオード等を使用しないようにし
たため、回路のマージンを広く保つごとのできる論理回
路を提供することにある。
ＥＴ、ショットキーダイオード等を使用しないようにし
たため、回路のマージンを広く保つごとのできる論理回
路を提供することにある。
本発明の論理回路は、ドレインが第１の抵抗を介して第
１の電源に接続され、ゲートに外部信号が入力されると
共に前記ドレインが第１の出力端子となる第１のＦＥＴ
と、 ドレインが第２の抵抗を介して前記第１の電源に接続さ
れ、ゲートに基準電圧が印加されると共に前記ドレイン
が第２の出力端子となる第２のＦＥＴと、 前記第１及び第２のＦＥＴのソース接続点と第２の電源
との間に接続される電流源とから成り、前記第１の電源
の電圧が、前記外部信号のハイレベルよりも、前記各出
力端子より出力される出力信号の電圧振動分以上に大き
い電圧値であることを特徴としている。
１の電源に接続され、ゲートに外部信号が入力されると
共に前記ドレインが第１の出力端子となる第１のＦＥＴ
と、 ドレインが第２の抵抗を介して前記第１の電源に接続さ
れ、ゲートに基準電圧が印加されると共に前記ドレイン
が第２の出力端子となる第２のＦＥＴと、 前記第１及び第２のＦＥＴのソース接続点と第２の電源
との間に接続される電流源とから成り、前記第１の電源
の電圧が、前記外部信号のハイレベルよりも、前記各出
力端子より出力される出力信号の電圧振動分以上に大き
い電圧値であることを特徴としている。
以下に本発明の実施例を添付図面に基づいて説明する。
第１図は本発明に係る論理回路の回路図、第２図は各信
号間の電圧レベルの関係を示す図である。
号間の電圧レベルの関係を示す図である。
第１図において、前述した第３図に示した回路要素と同
一のものには同一符号を付している。
一のものには同一符号を付している。
上側ライン２０には第１の電源による電圧Ｖｔ１Ｄが印
加され、下側ライン２１には第２の電源による電圧ＶＳ
Ｓが印加されている。抵抗７は一端を第１の電源に接続
され、その他端をＤタイプＦＥＴ９のドレインに接続さ
れる。一方、抵抗８は一端を第１の電源に接続され、そ
の他端をＤタイプＦＥＴ１０のドレインに接続される。
加され、下側ライン２１には第２の電源による電圧ＶＳ
Ｓが印加されている。抵抗７は一端を第１の電源に接続
され、その他端をＤタイプＦＥＴ９のドレインに接続さ
れる。一方、抵抗８は一端を第１の電源に接続され、そ
の他端をＤタイプＦＥＴ１０のドレインに接続される。
ＤタイプＦＥＴ９゜ｌＯの各ソースは結線され、その接
続点は電流源１１を介して第２の電源に接続される。
続点は電流源１１を介して第２の電源に接続される。
前記回路構成において、ＦＥＴ９のゲートに外部から電
圧信号ａが入力され、ＦＥＴｌ０のゲートに基準電圧ｅ
が印加されると共に、ＦＥＴｌ０のドレインから出力電
圧信号Ｃが出力され、ＦＥＴ９のドレインからその反転
信号である出力電圧信号τが出力される。この回路は、
外部電圧信号ａが入力されるＦＥＴ９と基準電圧ｅが印
加されるＦＥＴｌ０によって、直流源１１の電流を切り
換えるソ−ス・カップルドＦＥＴ論理回路である。そし
て前記電源電圧ＶｆｌＤが、外部電圧信号の／％イレベ
ルよりも、出力信号Ｃ１τの電圧振幅以上の大きな電圧
値になるように設定されている。
圧信号ａが入力され、ＦＥＴｌ０のゲートに基準電圧ｅ
が印加されると共に、ＦＥＴｌ０のドレインから出力電
圧信号Ｃが出力され、ＦＥＴ９のドレインからその反転
信号である出力電圧信号τが出力される。この回路は、
外部電圧信号ａが入力されるＦＥＴ９と基準電圧ｅが印
加されるＦＥＴｌ０によって、直流源１１の電流を切り
換えるソ−ス・カップルドＦＥＴ論理回路である。そし
て前記電源電圧ＶｆｌＤが、外部電圧信号の／％イレベ
ルよりも、出力信号Ｃ１τの電圧振幅以上の大きな電圧
値になるように設定されている。
入出力電圧信号、電源電圧、基準電圧のレベル関係によ
って、前記論理回路によれば、外部電圧（８号をレベル
シフトすることなく直接にＦＥＴ９に入力することがで
きるので、従来のように、ＦＥＴやショットキーダイオ
ードを用いて構成されたレベルシフト部を必要としない
。
って、前記論理回路によれば、外部電圧（８号をレベル
シフトすることなく直接にＦＥＴ９に入力することがで
きるので、従来のように、ＦＥＴやショットキーダイオ
ードを用いて構成されたレベルシフト部を必要としない
。
なお、前記実施例ではＤタイプＦＥＴによる論理回路を
説明したが、ＥタイプＦＥＴを用いても同様に構成する
ことができる。
説明したが、ＥタイプＦＥＴを用いても同様に構成する
ことができる。
以上の説明で明らかなように本発明によれば、第１の電
源電圧を、外部入力信号のハイレベルよりも、出力信号
の電圧振幅以上の大きな電圧値に設定したため、外部入
力信号をレベルシフトすることなしに入力することがで
き、従来のレベルシフト部におけるＦＥＴ及びショット
キーダイオードの特性バラツキによるマージン低下を防
止することができる。
源電圧を、外部入力信号のハイレベルよりも、出力信号
の電圧振幅以上の大きな電圧値に設定したため、外部入
力信号をレベルシフトすることなしに入力することがで
き、従来のレベルシフト部におけるＦＥＴ及びショット
キーダイオードの特性バラツキによるマージン低下を防
止することができる。
第１図は本発明に係る論理回路の電気回路図、第２図は
第１図の回路中の各部信号の電圧レベルの関係を説明す
るための波形図、 第３図は従来の論理回路の電気回路図、第４図は第３図
の回路中の各部信号の電圧レベルの関係を説明するため
の波形図である。 ７．８・・・・・抵抗 ９．１０・・・・・ＦＥＴ １１・・・・・・・電流源 ａ・・・・・・・外部入力信号 ｃ、ｃ・・・・・出力信号 ｅ・・・・・・・基準電圧
第１図の回路中の各部信号の電圧レベルの関係を説明す
るための波形図、 第３図は従来の論理回路の電気回路図、第４図は第３図
の回路中の各部信号の電圧レベルの関係を説明するため
の波形図である。 ７．８・・・・・抵抗 ９．１０・・・・・ＦＥＴ １１・・・・・・・電流源 ａ・・・・・・・外部入力信号 ｃ、ｃ・・・・・出力信号 ｅ・・・・・・・基準電圧
Claims (3)
- （１）ドレインが第１の抵抗を介して第１の電源に接続
され、ゲートに外部信号が入力されると共に前記ドレイ
ンが第１の出力端子となる第１のＦＥＴと、 ドレインが第２の抵抗を介して前記第１の電源に接続さ
れ、ゲートに基準電圧が印加されると共に前記ドレイン
が第２の出力端子となる第２のＦＥＴと、 前記第１及び第２のＦＥＴのソース接続点と第２の電源
との間に接続される電流源とから成り、前記第１の電源
の電圧が、前記外部信号のハイレベルよりも、前記各出
力端子より出力される出力信号の電圧振動分以上に大き
い電圧値であることを特徴とする論理回路。 - （２）特許請求の範囲第１項に記載の論理回路において
、前記第１及び第２のＦＥＴはＤタイプＦＥＴであるこ
とを特徴とする論理回路。 - （３）特許請求の範囲第１項に記載の論理回路において
、前記第１及び第２のＦＥＴはＥタイプＦＥＴであるこ
とを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114541A JPS63280515A (ja) | 1987-05-13 | 1987-05-13 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114541A JPS63280515A (ja) | 1987-05-13 | 1987-05-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63280515A true JPS63280515A (ja) | 1988-11-17 |
Family
ID=14640349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114541A Pending JPS63280515A (ja) | 1987-05-13 | 1987-05-13 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63280515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004938A (en) * | 1989-03-03 | 1991-04-02 | Acer Incorporated | MOS analog NOR amplifier and current source therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100626A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 電流切り換え型論理回路 |
| JPS59191936A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
| JPS61186018A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | 電界効果トランジスタ論理回路 |
-
1987
- 1987-05-13 JP JP62114541A patent/JPS63280515A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100626A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 電流切り換え型論理回路 |
| JPS59191936A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
| JPS61186018A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | 電界効果トランジスタ論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004938A (en) * | 1989-03-03 | 1991-04-02 | Acer Incorporated | MOS analog NOR amplifier and current source therefor |
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