JPS63280517A - 論理回路 - Google Patents
論理回路Info
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- JPS63280517A JPS63280517A JP62114543A JP11454387A JPS63280517A JP S63280517 A JPS63280517 A JP S63280517A JP 62114543 A JP62114543 A JP 62114543A JP 11454387 A JP11454387 A JP 11454387A JP S63280517 A JPS63280517 A JP S63280517A
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- JP
- Japan
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- drain
- signal
- circuit
- voltage
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 101150073536 FET3 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路の改良に関する。
第３図に本願発明が解決しようとする問題点を含む従来
の論理回路の一例を示す。この論理回路は、２つの変換
部ＩＡ、ＩＢと１つの増幅部２とから構成される。変換
部ＩＡ、ＩＢと増幅部２の上側共通ラインには電源電圧
■。Ｄが、下側共通ラインには電源電圧Ｖ３３がそれぞ
れ印加されている。
の論理回路の一例を示す。この論理回路は、２つの変換
部ＩＡ、ＩＢと１つの増幅部２とから構成される。変換
部ＩＡ、ＩＢと増幅部２の上側共通ラインには電源電圧
■。Ｄが、下側共通ラインには電源電圧Ｖ３３がそれぞ
れ印加されている。
変換部ＩＡは、ＦＥＴ３と、ショットキーダイオード５
，６と、ゲートとソースが接続されたＦＥＴ４を１．こ
の順序で直列に接続して成る。ＦＥＴ３のゲートに外部
から電圧変化する第１の電圧信号ａが与えられ、この信
号は変換され第２の電圧信号すとしてＦＥＴ４のドレイ
ンから取り出される。−力変換部ＩＢは、ＦＥＴ１２，
１３とショットキーダイオード１４．１５とから成り、
変換部ＩＡと同様に構成される。ＦＥＴ１２のゲートに
は外部から基準電圧ｅが与えられ、この信号は変換され
基準電圧ｄとしてＦＥＴ１３のドレインから取り出され
る。
，６と、ゲートとソースが接続されたＦＥＴ４を１．こ
の順序で直列に接続して成る。ＦＥＴ３のゲートに外部
から電圧変化する第１の電圧信号ａが与えられ、この信
号は変換され第２の電圧信号すとしてＦＥＴ４のドレイ
ンから取り出される。−力変換部ＩＢは、ＦＥＴ１２，
１３とショットキーダイオード１４．１５とから成り、
変換部ＩＡと同様に構成される。ＦＥＴ１２のゲートに
は外部から基準電圧ｅが与えられ、この信号は変換され
基準電圧ｄとしてＦＥＴ１３のドレインから取り出され
る。
増幅部２は、抵抗７，８とＦＥＴ９，１０と電流源１１
とから構成される。ＦＥＴ９．１０の各ゲートにはそれ
ぞれ前記の第２の電圧信号すと基準電圧ｄが入力され、
各ドレインから電圧変化を有する差動的な出力信号Ｃ２
τが取り出される。
とから構成される。ＦＥＴ９．１０の各ゲートにはそれ
ぞれ前記の第２の電圧信号すと基準電圧ｄが入力され、
各ドレインから電圧変化を有する差動的な出力信号Ｃ２
τが取り出される。
前記回路構成によれば、外部電圧信号ａは変換部ＩＡに
おいて２個のショットキーダイオードによる２段のレベ
ルシフトによって第２の電圧信号すに変換され、増幅部
２において基準電圧ｄとの関係に基づき増幅された信号
Ｃとその反転信号τとを出力されることになる。
おいて２個のショットキーダイオードによる２段のレベ
ルシフトによって第２の電圧信号すに変換され、増幅部
２において基準電圧ｄとの関係に基づき増幅された信号
Ｃとその反転信号τとを出力されることになる。
前記論理回路において、ＦＥＴ３．４，９，１０゜１２
）１３のすべてについてゲート幅のみを除き他の形式条
件を同一にしたＤタイプＦＥＴを使用したとすると、第
４図に示すように、電圧信号すの振幅の変化Δｂが外部
から入力される電圧信号ａの振幅の変化Δａより小さく
なることがある。ここで、第４図中、Ａは電圧信号ａの
変化状態、Ｂは信号ａに対応する電圧信号すの変化状態
、Ｃは信号ａに対応する電圧信号Ｃ２τの変化状態を示
し、各波形図Ａ、Ｂ、Ｃの各縦軸は電圧を意味している
。また電圧信号ａ、ｂ、ｃ、τに関係して、基準電圧ｅ
、 ｄ及び電源電圧Ｖ、の各レベルを併せて示してい
る。
）１３のすべてについてゲート幅のみを除き他の形式条
件を同一にしたＤタイプＦＥＴを使用したとすると、第
４図に示すように、電圧信号すの振幅の変化Δｂが外部
から入力される電圧信号ａの振幅の変化Δａより小さく
なることがある。ここで、第４図中、Ａは電圧信号ａの
変化状態、Ｂは信号ａに対応する電圧信号すの変化状態
、Ｃは信号ａに対応する電圧信号Ｃ２τの変化状態を示
し、各波形図Ａ、Ｂ、Ｃの各縦軸は電圧を意味している
。また電圧信号ａ、ｂ、ｃ、τに関係して、基準電圧ｅ
、 ｄ及び電源電圧Ｖ、の各レベルを併せて示してい
る。
従って、上記特性を有する従来の論理回路においては、
電圧信号ａの振幅が小さくなる場合には、前記ＦＥＴ及
びショットキーダイオードの特性のバラツキによっては
マージンが極めて少なくなるという欠点を有していた。
電圧信号ａの振幅が小さくなる場合には、前記ＦＥＴ及
びショットキーダイオードの特性のバラツキによっては
マージンが極めて少なくなるという欠点を有していた。
本発明の目的は、接続負荷ソース・カップルドＦＥＴ論
理回路を構成するＦＥＴ、ショットキーダイオードにお
いて特性のバラツキが生じたとしても、回路のマージン
を広く保つことのできる論理回路を提供することにある
。
理回路を構成するＦＥＴ、ショットキーダイオードにお
いて特性のバラツキが生じたとしても、回路のマージン
を広く保つことのできる論理回路を提供することにある
。
本発明の論理回路は、
ドレインが第１の抵抗を介して第１の電源に接続され、
ゲートにショットキーダイオード１段分レベルシフトさ
れた外部信号が入力されると共に前記ドレインから第１
の出力信号が出力される第１のＦＥＴと、 ドレインが第２の抵抗を介して前記第１の電源に接続さ
れ、ゲートにショットキーダイオード１段分レベルシフ
トされた基準電圧が入力されると共に前記ドレインから
第２の出力信号が出力される第２のＦＥＴと、 前記第１及び第２のＦＥＴのソース接続点と第２の電源
との間に接続された第１の電流源と、ドレインが第３の
抵抗を介して前記第１の電源に接続され、ゲートに前記
第１の出力信号がショットキーダイオードで２段以上レ
ベルシフトされて入力されると共に前記ドレインから第
３の出力信号が出力される第３のＦＥＴと、゛ ドレインが第４の抵抗を介して前記第１の電源に接続さ
れ、ゲートに前記第２の出力信号が前記第３のＦＥＴの
場合と同じ段数のショットキーダイオードでレベルシフ
トされて人力されると共に前記ドレインから第４の出力
信号が出力される第４のＦＥＴと、 前記第３及び第４のＦＥＴのソース接続点と前記第２の
電源との間に接続された第２の電流源とから成ることを
特徴としている。
ゲートにショットキーダイオード１段分レベルシフトさ
れた外部信号が入力されると共に前記ドレインから第１
の出力信号が出力される第１のＦＥＴと、 ドレインが第２の抵抗を介して前記第１の電源に接続さ
れ、ゲートにショットキーダイオード１段分レベルシフ
トされた基準電圧が入力されると共に前記ドレインから
第２の出力信号が出力される第２のＦＥＴと、 前記第１及び第２のＦＥＴのソース接続点と第２の電源
との間に接続された第１の電流源と、ドレインが第３の
抵抗を介して前記第１の電源に接続され、ゲートに前記
第１の出力信号がショットキーダイオードで２段以上レ
ベルシフトされて入力されると共に前記ドレインから第
３の出力信号が出力される第３のＦＥＴと、゛ ドレインが第４の抵抗を介して前記第１の電源に接続さ
れ、ゲートに前記第２の出力信号が前記第３のＦＥＴの
場合と同じ段数のショットキーダイオードでレベルシフ
トされて人力されると共に前記ドレインから第４の出力
信号が出力される第４のＦＥＴと、 前記第３及び第４のＦＥＴのソース接続点と前記第２の
電源との間に接続された第２の電流源とから成ることを
特徴としている。
以下に本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る論理回路の回路図、第２図は各信
号間の電圧レベルの関係を示す図である。
号間の電圧レベルの関係を示す図である。
第１図において前述した第３図に示したものと同一の要
素には同一符号を付している。
素には同一符号を付している。
第１図において、ＩＣ，ＩＤ、ＩＥ、ＩＦは変換部を示
し、２Ａと２Ｂは増幅部を示す。また上側共通ライン上
のＶＩ、Ｉｌｌは第１の電源から与えられるドレイン電
圧、下側共通ライン上のＶ、３は第２の電源から与えら
れるソース電圧である。
し、２Ａと２Ｂは増幅部を示す。また上側共通ライン上
のＶＩ、Ｉｌｌは第１の電源から与えられるドレイン電
圧、下側共通ライン上のＶ、３は第２の電源から与えら
れるソース電圧である。
変換部ＩＣはＤタイプＦＥＴ３．４とショットキーダイ
オード５を図示の如く直列に接続して成り、ＦＥＴ３の
ゲートには外部から与えられる電圧信号ａが入力される
と共に、ゲートとソースが結合されたＦＥＴ４のドレイ
ンから、ショットキーダイオード５によって１段分レベ
ルシフトするように変換された電圧信号ｂ′が出力され
る。変換部ＩＤもＤタイプＦＥＴ１２．１３とショット
キーダイオード１４によって変換部ＩＣと同じように構
成される。変換部ＩＤでは、ＦＥＴ１２のゲートに外部
からの基準電圧ｅが与えられると共に、ＦＥＴ１３のド
レインから同じく１段分レベルシフトされた基準電圧ｄ
′が出力される。
オード５を図示の如く直列に接続して成り、ＦＥＴ３の
ゲートには外部から与えられる電圧信号ａが入力される
と共に、ゲートとソースが結合されたＦＥＴ４のドレイ
ンから、ショットキーダイオード５によって１段分レベ
ルシフトするように変換された電圧信号ｂ′が出力され
る。変換部ＩＤもＤタイプＦＥＴ１２．１３とショット
キーダイオード１４によって変換部ＩＣと同じように構
成される。変換部ＩＤでは、ＦＥＴ１２のゲートに外部
からの基準電圧ｅが与えられると共に、ＦＥＴ１３のド
レインから同じく１段分レベルシフトされた基準電圧ｄ
′が出力される。
増幅部２Ａは、抵抗７，８とＤタイプＦＥＴ９゜１０と
電流源１１とから成り、ＦＥＴ９，１０の各ソースを結
合すると共に、その各ドレインと上側共通ラインとの間
に抵抗７，８を介設して接続し、更にソース接続点と下
側共通ラインとの間に電流源１１を接続している。この
増幅部２Ａでは、ＦＥＴ９のゲートに電圧信号ｂ′が、
ＦＥＴｌ０のゲートに基準となる電圧ｄ′がそれぞれ入
力され、その結果ＦＥＴｌ０，９の各ドレインから、そ
れぞれ増幅された電圧信号Ｃ′とその反転信号Ｖが出力
されることになる。
電流源１１とから成り、ＦＥＴ９，１０の各ソースを結
合すると共に、その各ドレインと上側共通ラインとの間
に抵抗７，８を介設して接続し、更にソース接続点と下
側共通ラインとの間に電流源１１を接続している。この
増幅部２Ａでは、ＦＥＴ９のゲートに電圧信号ｂ′が、
ＦＥＴｌ０のゲートに基準となる電圧ｄ′がそれぞれ入
力され、その結果ＦＥＴｌ０，９の各ドレインから、そ
れぞれ増幅された電圧信号Ｃ′とその反転信号Ｖが出力
されることになる。
次に変換部ＩＥはＤタイプＦＥＴ３’、４’と２段のシ
ョットキーダイオード５’、６’を図示の如く直列に接
続して成り、ＦＥＴ３’のゲートには前記電圧信号Ｃ′
が入力されると共に、ＦＥＴ４′のドレインからショッ
トキーダイオード５′。
ョットキーダイオード５’、６’を図示の如く直列に接
続して成り、ＦＥＴ３’のゲートには前記電圧信号Ｃ′
が入力されると共に、ＦＥＴ４′のドレインからショッ
トキーダイオード５′。
６′によって２段分レベルシフトされた電圧信号Ｃ″が
出力される。−力変換部ＩＦは同じくＤタイプＦＥＴ１
２’、１３’とショットキーダイオード１４’、１５’
によって構成され、ＦＥＴ１２’のゲートに前記電圧信
号でか入力されると共に、ＦＥＴ１３′のドレインから
同じく２段分レベルシフトされた電圧信号ごが出力され
る。
出力される。−力変換部ＩＦは同じくＤタイプＦＥＴ１
２’、１３’とショットキーダイオード１４’、１５’
によって構成され、ＦＥＴ１２’のゲートに前記電圧信
号でか入力されると共に、ＦＥＴ１３′のドレインから
同じく２段分レベルシフトされた電圧信号ごが出力され
る。
また増幅部２Ｂは、増幅部２Ａと同様な接続関係で、抵
抗７’、８’とＤタイプＦＥＴ９ ’、１０’と電流源
１１′とから構成されている。そしてＦＥＴ９’、１０
’の各ゲートが入力端子となり、ＦＥＴ９’のゲートに
は電圧信号Ｃ＃が、ＦＥＴｌ０’のゲートには電圧信号
己がそれぞれ入力され、この結果出力信号としてＦＥＴ
９’のドレインから電圧信号τが、またＦＥＴｌ０’の
ドレインからは電圧信号Ｃがそれぞれ取り出される。
抗７’、８’とＤタイプＦＥＴ９ ’、１０’と電流源
１１′とから構成されている。そしてＦＥＴ９’、１０
’の各ゲートが入力端子となり、ＦＥＴ９’のゲートに
は電圧信号Ｃ＃が、ＦＥＴｌ０’のゲートには電圧信号
己がそれぞれ入力され、この結果出力信号としてＦＥＴ
９’のドレインから電圧信号τが、またＦＥＴｌ０’の
ドレインからは電圧信号Ｃがそれぞれ取り出される。
上記の回路における各信号ａ、 ｂ’、 ｃ’、 ｃ’
、 ｃ″。
、 ｃ″。
己、ｃ、τの関係を第２図に示す。第２図において、各
信号における縦軸は電圧値を意味する。上記回路におい
ては、外部から与えられた電圧信号ａは、１段レベルシ
フトで電圧信号ｂ′に変換し、その後増幅部２Ａで増幅
して差動的な信号ｃ’、 ｃ’を得る。次いで、これら
の電圧信号Ｃ・、でを変換部ＩＥ、ＩＦで入力として用
い、２段レベルシフトで電圧信号Ｃ＃、？に変換し、こ
れらの差動的信号ｃ＃ 、 ｃＪｊを用いて最終的な出
力信号Ｃ９τを得るようにしている。
信号における縦軸は電圧値を意味する。上記回路におい
ては、外部から与えられた電圧信号ａは、１段レベルシ
フトで電圧信号ｂ′に変換し、その後増幅部２Ａで増幅
して差動的な信号ｃ’、 ｃ’を得る。次いで、これら
の電圧信号Ｃ・、でを変換部ＩＥ、ＩＦで入力として用
い、２段レベルシフトで電圧信号Ｃ＃、？に変換し、こ
れらの差動的信号ｃ＃ 、 ｃＪｊを用いて最終的な出
力信号Ｃ９τを得るようにしている。
前記の論理回路によれば、変換部ＩＣ，ＩＤにおけるＤ
タイプＦＥＴとショットキーダイオードの特性バラツキ
によるマージンの低下は、ショットキーダイオードのレ
ベルシフトが１段であるから、従来の２段の場合よりも
低くなる。また変換部ＩＥ、ＩＦにおける同様な原因に
よるマージン低下は、ショットキーダイオードによるレ
ベルシフトが２段であるが、入力される信号が差動的な
信号であるために小さくなる。
タイプＦＥＴとショットキーダイオードの特性バラツキ
によるマージンの低下は、ショットキーダイオードのレ
ベルシフトが１段であるから、従来の２段の場合よりも
低くなる。また変換部ＩＥ、ＩＦにおける同様な原因に
よるマージン低下は、ショットキーダイオードによるレ
ベルシフトが２段であるが、入力される信号が差動的な
信号であるために小さくなる。
前記実施例では各ＦＥＴにＤタイプのものを用いたが、
Ｅタイプのものでも同様にして用いることができる。ま
た変換部ＩＥ、ＩＦのショットキーダイオードの個数は
２以上であってもよい。
Ｅタイプのものでも同様にして用いることができる。ま
た変換部ＩＥ、ＩＦのショットキーダイオードの個数は
２以上であってもよい。
以上の説明で明らかなように本発明によれば、ＦＥＴを
用いた論理回路を２段の抵抗負荷のソース・カップルド
ＦＥＴ論理回路で構成し、初段の回路で差動的な２つの
出力信号を発生し、２段目の回路で増幅するようにした
ため、従来の１段の回路で増幅するものに比較し、マー
ジンを広くすることができる。
用いた論理回路を２段の抵抗負荷のソース・カップルド
ＦＥＴ論理回路で構成し、初段の回路で差動的な２つの
出力信号を発生し、２段目の回路で増幅するようにした
ため、従来の１段の回路で増幅するものに比較し、マー
ジンを広くすることができる。
第１図は本発明に係る論理回路の電気回路図、第２図は
第１図の回路中の各部信号の電圧レベルの関係を説明す
るための波形図、 第３図は従来の論理回路の電気回路図、第４図は第３図
の回路中の各部信号の電圧レベルの関係を説明するため
の波形図である。 ３．３’、４．４’、９．９’。 １０、１０’ 、 １２．１２’ 、 １３．１３’・
・・・・・ＦＥＴ ５、 ５ ’、 ６ ’、 １４． １４’、
１５’・・・・・・ショットキーダイオード １１．１１’・・・・・・電流源 ａ・・・・・・・・・外部入力信号 Ｃ２τ、Ｃ′、で・・出力信号 ｅ、ｄ’・・・・・・基準電圧
第１図の回路中の各部信号の電圧レベルの関係を説明す
るための波形図、 第３図は従来の論理回路の電気回路図、第４図は第３図
の回路中の各部信号の電圧レベルの関係を説明するため
の波形図である。 ３．３’、４．４’、９．９’。 １０、１０’ 、 １２．１２’ 、 １３．１３’・
・・・・・ＦＥＴ ５、 ５ ’、 ６ ’、 １４． １４’、
１５’・・・・・・ショットキーダイオード １１．１１’・・・・・・電流源 ａ・・・・・・・・・外部入力信号 Ｃ２τ、Ｃ′、で・・出力信号 ｅ、ｄ’・・・・・・基準電圧
Claims (3)
- （１）ドレインが第１の抵抗を介して第１の電源に接続
され、ゲートにショットキーダイオード１段分レベルシ
フトされた外部信号が入力されると共に前記ドレインか
ら第１の出力信号が出力される第１のＦＥＴと、 ドレインが第２の抵抗を介して前記第１の電源に接続さ
れ、ゲートにショットキーダイオード１段分レベルシフ
トされた基準電圧が入力されると共に前記ドレインから
第２の出力信号が出力される第２のＦＥＴと、 前記第１及び第２のＦＥＴのソース接続点と第２の電源
との間に接続された第１の電流源と、ドレインが第３の
抵抗を介して前記第１の電源に接続され、ゲートに前記
第１の出力信号がショットキーダイオードで２段以上レ
ベルシフトされて入力されると共に前記ドレインから第
３の出力信号が出力される第３のＦＥＴと、 ドレインが第４の抵抗を介して前記第１の電源に接続さ
れ、ゲートに前記第２の出力信号が前記第３のＦＥＴの
場合と同じ段数のショットキーダイオードでレベルシフ
トされて入力されると共に前記ドレインから第４の出力
信号が出力される第４のＦＥＴと、 前記第３及び第４のＦＥＴのソース接続点と前記第２の
電源との間に接続された第２の電流源とから成ることを
特徴とする論理回路。 - （２）特許請求の範囲第１項に記載の論理回路において
、前記第１〜第４のＦＥＴはＤタイプＦＥＴであること
を特徴とする論理回路。 - （３）特許請求の範囲第１項に記載の論理回路において
、前記第１〜第４のＦＥＴはＥタイプＦＥＴであること
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114543A JPS63280517A (ja) | 1987-05-13 | 1987-05-13 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114543A JPS63280517A (ja) | 1987-05-13 | 1987-05-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63280517A true JPS63280517A (ja) | 1988-11-17 |
Family
ID=14640405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114543A Pending JPS63280517A (ja) | 1987-05-13 | 1987-05-13 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63280517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7919985B2 (en) | 2000-02-24 | 2011-04-05 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
-
1987
- 1987-05-13 JP JP62114543A patent/JPS63280517A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7919985B2 (en) | 2000-02-24 | 2011-04-05 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
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