JPS6134686B2 - - Google Patents
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- JPS6134686B2 JPS6134686B2 JP55079036A JP7903680A JPS6134686B2 JP S6134686 B2 JPS6134686 B2 JP S6134686B2 JP 55079036 A JP55079036 A JP 55079036A JP 7903680 A JP7903680 A JP 7903680A JP S6134686 B2 JPS6134686 B2 JP S6134686B2
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- JP
- Japan
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- current
- transistor
- current limiting
- differential amplifier
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Links
- 230000003321 amplification Effects 0.000 claims description 14
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 14
- 230000000295 complement effect Effects 0.000 claims 4
- 230000005669 field effect Effects 0.000 claims 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はシングルエンデイツドプツシユプル電
力増幅器における出力電流の制限回路に関するも
のである。
力増幅器における出力電流の制限回路に関するも
のである。
従来のシングルエンデイツドプツシユプル電力
増幅器を第１図で説明する。
増幅器を第１図で説明する。
第１図の回路において、４，５は初段差動増幅
用のトランジスタ、９は初段差動アンプの定電流
源を形成するためのトランジスタ、１５，１６は
２段目差動増幅用のトランジスタ、２０は２段目
差動アンプのカレントミラー負荷回路を形成する
トランジスタ、２４，２６は電流増幅段のドライ
バ用トランジスタ、２５，２７は電流増幅段の出
力トランジスタ、３８，３９は電流制限トランジ
スタである。
用のトランジスタ、９は初段差動アンプの定電流
源を形成するためのトランジスタ、１５，１６は
２段目差動増幅用のトランジスタ、２０は２段目
差動アンプのカレントミラー負荷回路を形成する
トランジスタ、２４，２６は電流増幅段のドライ
バ用トランジスタ、２５，２７は電流増幅段の出
力トランジスタ、３８，３９は電流制限トランジ
スタである。
次に、この回路の動作を説明する。トランジス
タ４，５，９，１５，１６，２０，２４，２５，
２６，２７，３８のコレクタに流れる電流をそれ
ぞれi4，i5，i9，i15，i16，i20，i24，i25，i26，i27
，
i38とする。今、入力端子１に正（＋）の信号が
入力されたとすると、トランジスタ４のコレクタ
電流i4は増加する。一方、i4＋i5＝i9であるので、
i5は減少する。同様に、２段目差動アンプのトラ
ンジスタ１５，１６のコレクタ電流も、i16が増
加し、i15は減少する。トランジスタ２０のカレ
ントミラー回路は、抵抗２１，２３が等しい値に
選ばれているため、トランジスタ２０のコレクタ
にはトランジスタ１５のコレクタに流れる電流
i15に等しい電流が流れる。このため、上記のよ
うにi15＜i16となつた時には、i20＜i16になる。
タ４，５，９，１５，１６，２０，２４，２５，
２６，２７，３８のコレクタに流れる電流をそれ
ぞれi4，i5，i9，i15，i16，i20，i24，i25，i26，i27
，
i38とする。今、入力端子１に正（＋）の信号が
入力されたとすると、トランジスタ４のコレクタ
電流i4は増加する。一方、i4＋i5＝i9であるので、
i5は減少する。同様に、２段目差動アンプのトラ
ンジスタ１５，１６のコレクタ電流も、i16が増
加し、i15は減少する。トランジスタ２０のカレ
ントミラー回路は、抵抗２１，２３が等しい値に
選ばれているため、トランジスタ２０のコレクタ
にはトランジスタ１５のコレクタに流れる電流
i15に等しい電流が流れる。このため、上記のよ
うにi15＜i16となつた時には、i20＜i16になる。
次のドライバ段のトランジスタ２４を駆動する
電流はi16−i20になる。このドライバトランジス
タ２４のベースに流れる電流i16−i20のｈfe24倍
（ｈfe24はトランジスタ２４の電流増幅率）の電流
がトランジスタ２４のエミツタに流れるため、ト
ランジスタ２５のベース電流は、ｈfe24（i16−
i20）となる。したがつて、トランジスタ２５の電
流増幅率をｈfe25とすると、ｈfe25・ｈfe24（i16−
i20）の電流が抵抗３２を通して出力端子２８から
負荷へ供給される。
電流はi16−i20になる。このドライバトランジス
タ２４のベースに流れる電流i16−i20のｈfe24倍
（ｈfe24はトランジスタ２４の電流増幅率）の電流
がトランジスタ２４のエミツタに流れるため、ト
ランジスタ２５のベース電流は、ｈfe24（i16−
i20）となる。したがつて、トランジスタ２５の電
流増幅率をｈfe25とすると、ｈfe25・ｈfe24（i16−
i20）の電流が抵抗３２を通して出力端子２８から
負荷へ供給される。
上記の説明では、正の入力信号の場合について
説明したが、負（−）の入力信号のときは、回路
の動作はその逆になる。
説明したが、負（−）の入力信号のときは、回路
の動作はその逆になる。
またシングルエンデイツドプツシユプル電力増
幅器のプツシユプルに構成された電流増幅段の最
終段の出力トランジスタ２５，２７にはそれぞれ
のエミツタと出力端子との間に抵抗３２，３３が
挿入され、出力電流の正側及び負側の電流をそれ
ぞれ抵抗３２及び３３の両端の電圧で検出するよ
うにされている。この検出された電圧はそれぞれ
抵抗３５，３４及び３７，３６で分割され、正
側、負側それぞれの電流制限トランジスタ３８，
３９のベースエミツタ間に加えられる。このよう
にして電流制限トランジスタ３８，３９を動作さ
せることにより、出力トランジスタ２５，２７を
駆動するエミツタフオロアのドライバトランジス
タのベースへの供給電流を制限することができ
る。ここで電流制限トランジスタ３８，３９のコ
レクタにそれぞれ直列に入つているダイオード４
０，４１は電流制限トランジスタ３８，３９の逆
耐圧防止用である。
幅器のプツシユプルに構成された電流増幅段の最
終段の出力トランジスタ２５，２７にはそれぞれ
のエミツタと出力端子との間に抵抗３２，３３が
挿入され、出力電流の正側及び負側の電流をそれ
ぞれ抵抗３２及び３３の両端の電圧で検出するよ
うにされている。この検出された電圧はそれぞれ
抵抗３５，３４及び３７，３６で分割され、正
側、負側それぞれの電流制限トランジスタ３８，
３９のベースエミツタ間に加えられる。このよう
にして電流制限トランジスタ３８，３９を動作さ
せることにより、出力トランジスタ２５，２７を
駆動するエミツタフオロアのドライバトランジス
タのベースへの供給電流を制限することができ
る。ここで電流制限トランジスタ３８，３９のコ
レクタにそれぞれ直列に入つているダイオード４
０，４１は電流制限トランジスタ３８，３９の逆
耐圧防止用である。
上記の従来の回路においては、正側及び負側で
それぞれ電流制限をしているため、例えば電流制
限用のトランジスタが２個必要になる等、使用さ
れる部品点数が多いという欠点があつた。
それぞれ電流制限をしているため、例えば電流制
限用のトランジスタが２個必要になる等、使用さ
れる部品点数が多いという欠点があつた。
本発明の目的は、使用部品点数の少ない電流制
限回路を提供するにある。
限回路を提供するにある。
本発明は、出力トランジスタのプツシユプル動
作に対する出力電流の正側及び負側の電流を１つ
の電流制限トランジスタで検出しドライバトラン
ジスタを駆動する差動増幅器自体の電流供給能力
を低減させて前記出力電流を制限するようにした
点に特徴がある。
作に対する出力電流の正側及び負側の電流を１つ
の電流制限トランジスタで検出しドライバトラン
ジスタを駆動する差動増幅器自体の電流供給能力
を低減させて前記出力電流を制限するようにした
点に特徴がある。
以下、本発明を実施例により説明する。第２図
は本発明の電流制限回路を備えたシスグルエンデ
イツドプツシユプル電力増幅器の第一の実施例で
ある。出力トランジスタ２５，２７がＢ級又はＢ
級に近い動作を行う場合、出力トランジスタ２
５，２７のエミツタと出力端子２８の間に入つて
いる抵抗３２，３３には、出力端子に接続される
負荷に流れる電流（以下、出力電流という）の極
性により一方の抵抗にのみ流れる。このため、そ
の抵抗の両端つまり出力トランジスタ２５，２７
のエミツタ−エミツタ間電圧は出力電流の極性に
かかわらずその出力電流の絶対値の大きさに比例
した電圧を生じる。その電圧を抵抗３４，３５に
より分割し電流制限トランジスタ３８のベース−
エミツタ間に加えることにより、出力電流の極性
にかかわらず、その絶対値の大きさがある一定値
以上となつた場合この電流制限トランジスタ３８
を動作させることが出来る。
は本発明の電流制限回路を備えたシスグルエンデ
イツドプツシユプル電力増幅器の第一の実施例で
ある。出力トランジスタ２５，２７がＢ級又はＢ
級に近い動作を行う場合、出力トランジスタ２
５，２７のエミツタと出力端子２８の間に入つて
いる抵抗３２，３３には、出力端子に接続される
負荷に流れる電流（以下、出力電流という）の極
性により一方の抵抗にのみ流れる。このため、そ
の抵抗の両端つまり出力トランジスタ２５，２７
のエミツタ−エミツタ間電圧は出力電流の極性に
かかわらずその出力電流の絶対値の大きさに比例
した電圧を生じる。その電圧を抵抗３４，３５に
より分割し電流制限トランジスタ３８のベース−
エミツタ間に加えることにより、出力電流の極性
にかかわらず、その絶対値の大きさがある一定値
以上となつた場合この電流制限トランジスタ３８
を動作させることが出来る。
電流増幅段のトランジスタ２４，２５，２６，
２７を駆動するその前段の第２の差動増幅器（ト
ランジスタ１５，１６）はその前の第１の差動増
幅器（トランジスタ４，５）のコレクタ電流によ
りある程度抵抗１７の両端の電圧が一定に保たれ
ることにより定電流化されている。
２７を駆動するその前段の第２の差動増幅器（ト
ランジスタ１５，１６）はその前の第１の差動増
幅器（トランジスタ４，５）のコレクタ電流によ
りある程度抵抗１７の両端の電圧が一定に保たれ
ることにより定電流化されている。
本実施例の回路では、トランジスタ２０、ダイ
オード２２、抵抗２１，２３で構成されるカレン
トミラー回路が負荷となつているので、第２の差
動増幅器は、無信号時のトランジスタ１５，１６
のコレクタ電流の和の値までしか次段の電流増幅
段を駆動する能力はない。ゆえに電流制限トラン
ジスタ３８のコレクタを第２の差動増幅器を構成
するトランジスタ１５，１６の共通なエミツタに
接続すると、電流制限トランジスタ３８のコレク
タに電流が流れた時、第２の差動増幅器の定電流
化された電流の一部がトランジスタ３８に流れる
ため、第２の差動増幅器の動作電流が減少し、次
段の駆動能力が減つて電流制限が可能になる。
オード２２、抵抗２１，２３で構成されるカレン
トミラー回路が負荷となつているので、第２の差
動増幅器は、無信号時のトランジスタ１５，１６
のコレクタ電流の和の値までしか次段の電流増幅
段を駆動する能力はない。ゆえに電流制限トラン
ジスタ３８のコレクタを第２の差動増幅器を構成
するトランジスタ１５，１６の共通なエミツタに
接続すると、電流制限トランジスタ３８のコレク
タに電流が流れた時、第２の差動増幅器の定電流
化された電流の一部がトランジスタ３８に流れる
ため、第２の差動増幅器の動作電流が減少し、次
段の駆動能力が減つて電流制限が可能になる。
第３図は本発明の電流制限回路を備えたシング
ルエンデイツドプツシユプル電力増幅器の第２の
実施例である。出力電流の検出部は第２図と同じ
であるが、電流制限トランジスタ３８のコレクタ
の接続部が異なる。電流増幅段を駆動する差動増
幅器トランジスタ１５，１６に流れる電流は、初
段差動増幅器トランジスタ４，５の共通エミツタ
に接続されたトランジスタ９、ダイオード１０、
抵抗８，１１により構成される定電流回路により
決まる。そこで電流制限トランジスタ３８のコレ
クタを定電流トランジスタ９のエミツタに接続し
て、電流制限トランジスタ３８が動作したとき
に、トランジスタ９のエミツタに接続された抵抗
８に流れる電流の一部を電流制限トランジスタ３
８より供給することにより、この定電流回路トラ
ンジスタ９の電流値を減少させることができる。
これにより電流増幅段を駆動する差動増幅器の動
作電流を減少させ電流制限を可能にすることがで
きる。
ルエンデイツドプツシユプル電力増幅器の第２の
実施例である。出力電流の検出部は第２図と同じ
であるが、電流制限トランジスタ３８のコレクタ
の接続部が異なる。電流増幅段を駆動する差動増
幅器トランジスタ１５，１６に流れる電流は、初
段差動増幅器トランジスタ４，５の共通エミツタ
に接続されたトランジスタ９、ダイオード１０、
抵抗８，１１により構成される定電流回路により
決まる。そこで電流制限トランジスタ３８のコレ
クタを定電流トランジスタ９のエミツタに接続し
て、電流制限トランジスタ３８が動作したとき
に、トランジスタ９のエミツタに接続された抵抗
８に流れる電流の一部を電流制限トランジスタ３
８より供給することにより、この定電流回路トラ
ンジスタ９の電流値を減少させることができる。
これにより電流増幅段を駆動する差動増幅器の動
作電流を減少させ電流制限を可能にすることがで
きる。
第４図は本発明の電流制限回路を備えたシング
ルエンデイツドプツシユプル電力増幅器の第３の
実施例である。本実施例は出力トランジスタ２
５，２７のベース・ベース間で出力の電流を検出
するようにしたものである。この場合、電流制限
トランジスタ３８に流れる電流や、抵抗３４，３
５に流れる電流により生ずる抵抗３６の両端電圧
が無視出来る様に抵抗３６の値を選ぶことにより
可能である。
ルエンデイツドプツシユプル電力増幅器の第３の
実施例である。本実施例は出力トランジスタ２
５，２７のベース・ベース間で出力の電流を検出
するようにしたものである。この場合、電流制限
トランジスタ３８に流れる電流や、抵抗３４，３
５に流れる電流により生ずる抵抗３６の両端電圧
が無視出来る様に抵抗３６の値を選ぶことにより
可能である。
第５図、第６図は出力素子としてエンハンスメ
ント形FETを使用した場合の電流制限回路の実
施例である。FETを使用する場合は、gmがトラ
ンジスタに比べ低いため、第６図に示すように、
プツシユプルの出力FET４２，４３のソースと
出力端子２８間には抵抗を入れなくとも、出力電
流にほぼ比例し、かつ電流制限トランジスタを充
分に駆動出来る電圧が出力FET４２，４３のゲ
ート・ソース間に出る。このため、出力FET４
２，４３のゲート・ゲート間電圧で出力の電流を
検出することができる。
ント形FETを使用した場合の電流制限回路の実
施例である。FETを使用する場合は、gmがトラ
ンジスタに比べ低いため、第６図に示すように、
プツシユプルの出力FET４２，４３のソースと
出力端子２８間には抵抗を入れなくとも、出力電
流にほぼ比例し、かつ電流制限トランジスタを充
分に駆動出来る電圧が出力FET４２，４３のゲ
ート・ソース間に出る。このため、出力FET４
２，４３のゲート・ゲート間電圧で出力の電流を
検出することができる。
以上に述べたように、本発明によれば電流制限
トランジスタを１個にすることができ、それに伴
つてそれに付属した電気部品を削減できるので、
従来の回路に比べて部品点数を半減した電流制限
回路を得ることができる。
トランジスタを１個にすることができ、それに伴
つてそれに付属した電気部品を削減できるので、
従来の回路に比べて部品点数を半減した電流制限
回路を得ることができる。
第１図は従来の電流制限回路の回路図、第２図
〜第６図は本発明の実施例の回路図を示す。 １……入力端子、２８……出力端子、３８……
電流制限トランジスタ。
〜第６図は本発明の実施例の回路図を示す。 １……入力端子、２８……出力端子、３８……
電流制限トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に接続された第１の差動増幅器、該
第１の差動増幅器に接続されカレントミラー回路
を負荷とした第２の差動増幅器、および該第２の
差動増幅器によつて駆動される電流増幅段を構成
するコンプリメンタリな出力トランジスタを有
し、最終段のコンプリメンタリな出力トランジス
タと出力端子間を接続して出力端子に電流を供給
するシングルエンデイツドプツシユプル電力増幅
器において、出力電流の正、負の両方向の電流値
の絶対値の大きさに比例した電圧を抵抗分割し、
その分割電圧を前記第１あるいは第２の差動増幅
器に接続された１個の電流制限トランジスタの主
電流を制御する電極に加えて、前記電流増幅段を
駆動する前記差動増幅器の電流供給能力を低減さ
せ、前記電流増幅段に流れる電流を制限するよう
にしたことを特徴とする電流制限回路。 ２ 前記最終段のコンプリメンタリな出力トラン
ジスタのそれぞれのエミツタと出力端子間をそれ
ぞれ抵抗で接続し、前記出力トランジスタのエミ
ツタ・エミツタ間の電圧を抵抗分割したことを特
徴とする前記特許請求の範囲第１項記載の電流制
限回路。 ３ 前記最終段のコンプリメンタリな出力トラン
ジスタとしてエンハンスメント形電界効果トラン
ジスタを用い、該エンハンスメント形電界効果ト
ランジスタのソースと出力端子間をそれぞれ抵抗
で接続し、前記エンハンスメント形電界効果トラ
ンジスタのソース・ソース間の電圧を抵抗分割し
たことを特徴とする前記特許請求の範囲第１項記
載の電流制限回路。 ４ 前記出力トランジスタのベース・ベース間又
はゲート・ゲート間の電圧を抵抗分割し、その分
割電圧を前記電流制限用トランジスタのベース・
エミツタ間に加えるようにしたことを特徴とする
前記特許請求の範囲第１項記載の電流制限回路。 ５ 前記電流制限用トランジスタのコレクタを前
記第２の差動増幅器の共通エミツタに接続したこ
とを特徴とする前記特許請求の範囲第１項記載の
電流制限回路。 ６ 前記電流制限用トランジスタのコレクタを前
記第１の差動増幅器の共通エミツタに接続された
定電流源用のトランジスタに接続したことを特徴
とする前記特許請求の範囲第１項記載の電流制限
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7903680A JPS575406A (en) | 1980-06-13 | 1980-06-13 | Current limiting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7903680A JPS575406A (en) | 1980-06-13 | 1980-06-13 | Current limiting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS575406A JPS575406A (en) | 1982-01-12 |
| JPS6134686B2 true JPS6134686B2 (ja) | 1986-08-08 |
Family
ID=13678685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7903680A Granted JPS575406A (en) | 1980-06-13 | 1980-06-13 | Current limiting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS575406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435579U (ja) * | 1987-08-25 | 1989-03-03 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5042500B2 (ja) * | 2006-01-18 | 2012-10-03 | 新日本無線株式会社 | 演算増幅器 |
| US11019853B2 (en) | 2015-07-24 | 2021-06-01 | Sexy Back Bra, Llc. | Backless support bra |
-
1980
- 1980-06-13 JP JP7903680A patent/JPS575406A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435579U (ja) * | 1987-08-25 | 1989-03-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS575406A (en) | 1982-01-12 |
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