JPS61105918A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅回路１時にモノリシック集積回路で実
現するに適した差動増幅回路に関する。

〔従来の技術〕

従来からバイポーラあるいはＭＯＳ集積回路で実現する
のに適した多くの差動増幅回路が公知となっている。

第５図（Ａ）、　（Ｂ）はこの種の差動増幅回路の従来
例の回路図で、それぞれＮチャネルＦＥＴ入力型、Ｐチ
ャンネルＦＥＴ入力型を示している。

ＮチャンネルＦＥＴ入力型差ｉｈ増幅回路（同図（Ａ）
）は、電源端子４１．４２入力端子５１．５２．出力端
子５５、差動対を構成するＮチャンネルＦＥＴ８１およ
び８２．差動増幅段を構成するＰチャンネルＦＥＴ８３
および６４（能動負荷）とＮチャンネル定電流源トラン
ジスタ６５．駆動段を構成するＰチャンネル駆動トラン
ジスタ６６とＮチャンネル電流トランジスタ６７と周波
数補償用容量７０．バイアス回路を構成する電流源４５
およびＮチャンネルトランジスタ６８からなる。Ｐチャ
ンネルＦＥＴ入力型差動増輻器は（同図（Ｂ））は１以
上のＮチャンネルＦＥＴ入力型差動増輻回路のトランジ
スタの極性を逆にしたもので機能は同じである。

Ｎチャンネル入力ｆｆｉ　ＣＡ）では入力端子５１．５
２からの同相入力電圧が負側電源端子４１の電源電圧へ
接近すると、差動対（ＮチャンネルＦＥＴ　トランジス
タ６１８よび６２）および電流源トランジスタ６５が定
電流値で正常動作できなくなる。このため、同相入力電
圧は負側電源端子４１の電源電圧に対して、電流源トラ
ンジスタ６５のＶｏｓａｔ　　（ドレイン・ソース間飽
和電圧）と差動対（ＮチャンネルＦＥＴトランジスタ６
１および６２）のりＧＳ　（ゲートφソース間電圧）と
の和の電圧（概略１．５〜２．０（Ｖ）である）以上の
電位差が必要となる。Ｐチャンネル入力型でも、同様に
、同相入力電圧は正側電源端子４２の電源電圧に対して
前述の約１．５〜Ｃｏ（Ｖ）以上の電位差が必要となる
。

このように従来の差動増幅回路には同相入力電圧の範囲
に制約があり、応用範囲が限定されることがあった。

第６図は上述の差動増幅回路を使用したＡ／Ｄ変換器の
例（米国ナショナルセミコンタクタ社のジェラルド拳ビ
ー・ブールマ氏により発明され、１９８２年４月　８　
日ニＵＳＰ４，３２３，８８７　、！：　Ｌ、　−ｃ　
Ｑ　Ｍ　サした米国特許に開示されている）を示す回路
図である。このＡ１０変換器は、電源電圧と等しい電圧
範囲のアナログ入力信号をディジタルｆ１に変換するも
のでその入力回路に前述のＮチャンネル入力型およびＰ
チャンネル入力型差動増幅回路が使用されている。

基準電圧端子１２の基準電圧ｖＲＥＦは他端が接地され
たＤ／Ａ変換器１４によりＤ／Ａ変換される。この口／
Ａ変換器１４の出力はクロック端子２２からの制御クロ
ック２８によりオンするスイッチ１Ｂを経てＰチャンネ
ル入力型差動増幅回路２３に入力され、差動増幅される
。アナログ入力端子１０から入力したアナログ信号は反
転器１８によって反転された制御クロック２８によりオ
ンするスイッチ１７を経て口／Ａ変換器１４の出力とは
交互にＮチャンネル入力型差動増幅回路２４に入力され
、差動増幅される。スイッチ１８１反転増幅器２０．容
１１２１はサンプルデータ比較器を構成している。Ｐチ
ャンネル入力型差動増幅回路２３またはＮチャンネル入
力型差動増幅回路のサンプルデータ比較器への出力は、
それぞれスイッチ２６２反転器２８とスイッチ２７を制
御するＭＳＢ信号によって選択される。なお、　　ＮＳ
Ｂ比較時には両差動増幅回路２３．２４共動作範囲にあ
るためいずれの出力をも使用することが可能である。ア
ナログ入力信号の電圧入力が”　ＲＥＦより大きい場合
は、　ＭＳ８判定後の２番目のＭＳＢからＬＳＢまでの
Ａ／Ｄ変換の比較動作期間中にはＮチャンネル入力型差
動増幅回路２４の出力がスイッチ２８を介してサンプル
データ比較器へ供給され、”　ＲＥＦより小さい場合は
、　　）ＩＳＢ判定後の下位ビットの比較時にはＰチャ
ンネル入力型差動増幅回路２３の出力がスイッチ２Ｂを
介してサンプルデータ比較器へ供給される。サンプルデ
ータ比較器の出力は逐次比較レジスタ１３に導かれる。

基準電圧ｖＲＥＦは逐次比較レジスタ１３に各桁のウェ
イトに相当する電圧を供給し、　　Ｄ／Ａ変換回路１４
の出力とアナログ入力端子１０からの被変換アナログ電
圧を比較器で比較することにより逐次レジスタ１３内の
スイッチをＭＳＢからＬＳＢまで順次繰返し、スイッチ
のオン／オフの配列により変換されたデジタル数を得る
。

このように、従来の口／Ａ変換器においては、差動増幅
回路の入力電圧の範囲の制約からＰチャンンネル入力型
、Ｎチャンネル入力型と２種類の増幅回路を切換えて使
用しており、このため制御スイッチ等を含め余分の回路
が必要となっていた。

さらに、ＮＳＢ比較後の増幅回路の切換えが必要な入力
電圧に対しては、前述のサンプルデータ比較器の容量２
１は正確なアナログ入力情報を初期にサンプリングして
おらず２番目のＭＳ８以下の比較動作時にも毎回サンプ
リング動作を経過する必要があり、　　Ａ／口変換の初
期の一時点のアナログ入力に対して入カイ４が変化する
場合には正確な変動動作をすることができないという問
題点を有していた。

〔発明が解決しようとする問題点〕

以上説明したように従来の差動増幅回路においては、所
望の差動利得の得られる同相入力電圧の範囲は電源電圧
より狭くなるという制約があった。また、この変動増幅
器を利用した従来のＤ／＾変換器等においては、入力信
号レベルを判断する回路手段と、第１及び第２の差動増
幅回路を切換える手段を必要とし、連続的に印加される
入力信号の連続的な増幅及び任意の時刻における瞬時の
入力信号の増幅等に支障をきたすという欠点を有してい
た。

本発明の目的は、電源電圧範囲までの同相入力範囲に対
し所望の利得を有し、連続信号に対し連続的に増幅する
機能を有する差動増幅回路を提供することにある。

本発明の他の目的は、同相入力範囲が広＜　　ＦＥ丁又
はバイポーラモノリシック集積回路で実現するに適した
差動増幅回路を提供することにある。

本発明の他の目的は、電源電圧と等しい電圧範囲のアナ
ログ入力信号をディジタル偵に変換するＡ／Ｄ変換器の
入力回路に使用するに適した差動増幅回路を提供するこ
とにある。

さらに本発明の他の目的は、電源電圧範囲を越える同相
入力電圧範囲に対して所望の利得を有し、連続信号に対
し連続的に増減機能を有する差動増幅回路を提供するこ
とである。

〔問題点を解決するための手段〕

本発明の差動増幅回路は、第１１第２の出力端子と、第
１１第２の電源端子に一端がそれぞれ接続された第１１
第２の定電流源と、第２の電源端子と第１１第２の出力
端子に接続された負荷回路と、第１１第２の入力端子と
この負荷回路の第１、第２の出力端子に接続され前記第
１の定電流源によってバイアスされた第１の差動対と、
前記第１１第２の入力端子に接続され２つの出力端子を
有し前記第２の定電流源によってバイアスされた第２の
差動対と、前記第２の出力端子と前記第２の差動対の一
方の出力端子と前記第１の電源端子に接続された第１の
電流ミラー回路と、前記第１の出力端子と前記第２の差
動対の他方の出力端子と前・２第１の電源端子に接続さ
れた第２の電流ミラー回路とより構成される。

第１の差動対は第１の電源電圧と第２．７）電源電圧の
間の局の近傍のレベルから第２の電源電圧と等しいレベ
ルまでの入力電圧に対し利得段として動作し、第２の差
動対は第１の電源電圧と第２の電源電圧の間の鰐の近傍
のレベルから第１の電源電圧と等しいレベルまで入力変
圧に対し利得段として動作するので、局の近傍のレベル
の入力電圧に対しては両利得段の利得の和（約４８ｄＥ
）がこの差動増幅回路の利得となり、その他の電圧範囲
に対しては一方の利得段の利得（約４０ｄＢ）がこの差
動増幅回路の利得となり、この差動増幅回路では結果的
に第１の電源電圧から第２の電源電圧の全範囲にわたっ
て所望の利得が得られる。。

〔実施例〕

本発明の実施例について図面を参照しながら説明する。

第１１ｉｉｉ１は本発明にょる差動増幅回路の一実施例
のブロック図である０本実施例の差動増幅回路１００は
、第１の電源端子４１と、第２の電源端子４２と、第１
の入力端子５１と、第２の入力端子５２と、第１の出方
端子５３と、第２の出方端子５４と第１の電源端子４１
に一端が接続された第１の定電流源＋０５と第２の電源
端子４２に一端が接続された第２の定電源１０１１と第
２の電源端子４２と第１の出方端子５３と第２の出方端
子に接続された負荷回路　１０７と第１の入力端子５１
と第２の入力端子５２と第１の出力端子５３と第２の出
方端子５４にそれぞれ接続され、第１の定電流源　１０
５によってバイアスされた。導電型３端子増幅素子対に
より構成された第１の差動対１０１と第１の入力端子５
１と第２の入力端子５２に接続され、第２の定電流源ｌ
ｏ６によってバイアスされた導電型３端子増幅素子対に
より構成され出力端子を２個有する第２の差動増幅対１
０２と第１の電源端子４１と第２の出方端子５４と第２
の差動対１０２の一方の出方端子に接続された第１の電
流ミラー回路１０３と第１の電源端子４１と第１の出力
端子５３と第２の差動対１０２の他方の出力端子に接続
された第２の電流ミラー回路１０４からなる。

第２図は第１図の実施例の差動増幅回路１００をＣＭＯ
Ｓモノシリ−７り集積回路で構成し、これにバイアス・
出力回路８０を接続して演算増幅器１５０としたもので
ある。

第１の定電流源１０５はソースが第１の電源端子４１に
、ゲートが第１のバイアス端子５６にそれぞれ接続され
たＮチャンネルＦＥＴｌｌ５からなる。第２の定電流源
　＋０６はソースが第２の電源端子４２に、ゲートが第
２のバイアス端子５７にそれぞれ接続されたＰチャンネ
ルＦＥＴ８？からなる。負荷回路　１０７は、ソースが
第２の電源端子４２に、ドレインが第１の出力端子５３
にそれぞれ接続され、ゲートとドレインが接続されたＰ
チャンネルＦＥ丁８３と、ソースが第２の電源端子４２
．ドレインが第２の出力端子５４．ゲートがＰチャンネ
ルＦＥＴ８３のゲートにそれぞれ接続されたＰチャンネ
ルＦＥＴ８４からなる。

第１の差動対ｌｏｔは、ドレインが第１の出力端子５３
に、ゲートが第１の入力端子５１に、ソースが第１の定
電流源１０５のＮチャンネルＦＥＴ８５のトレインにそ
れぞれ接続されたＮチャンネルＦＥＴ８１と、ドレイン
が第２の出力端子５４に、ゲートが第２の入力端子５２
に、ソースが第１の定電流源１０５のＮチャンネルＦＥ
Ｔ８５のドレインにそれぞれ接続されたＮチャンネルＦ
ＥＴ８２からなる。第２の差動対１０２は、ドレインが
第２の定電流源１０ＢのＰチャンネルＦＥＴ８７のドレ
インに、ゲートが第１の入力端子５１にそれぞれ接続さ
れたＰチャンネルＦＥ７８１と、ドレインが第２の定電
流源１０８のＰチャンネルＦＥＴ８？のドレインに、ゲ
ートか第２の入力端子５２にそれぞれ接続されたＰチャ
ンネルＦＥＴ８２からなる。第１の電流ミラー回路１０
３は、ドレインが第２の出力端子５４に、ソースが第１
の電源端子４１にそれぞれ接続されたＮチャンネルＦＥ
Ｔ８４と、ドレインか第２の差動対１０２のＰチャンネ
ルＦＥＴ８１のソースに、ゲートがＮチャンネルＦＥＴ
８４のゲートに、ソースが第１の電源端子４１にそれぞ
れ接続され、ドレインとゲートの接続されたＮチャンネ
ルＦＥＴ８３からなる。第２の電流ミラー回路１０４は
、ドレインか第２の差動対１０２のＰチャンネルＦＥＴ
８２のソースに、ソースかｉｌｌの１郷端子４１にそれ
ぞれ接続され、ドレインとゲートが接続されたＮチャン
ネルＦＥＴ８５と、ドレインが第１の出力端子５３に、
ゲートがＮチャンネルＦＥＴ８５のゲートに、ソースが
第１の電源鏡子４１にそれぞれ接続されたＮチャンネル
ＦＥＴ８Ｇからなる。

バイアス・出力回路９Ｇは、定電流源７５と、出力端子
５５と、ソースが第１の電源端子４１に接続され、ゲー
トが第１のバイアス端子５Ｂにそれぞれ接続されたＮチ
ャンネルＦＥＴ９２．９３．　＋１４と、ソースが第２
の電源端子４２に、ゲートが第２のバイアス端子５７に
、ドレインがＮチャンネルＦＥＴ９４のドレインにそれ
ぞれ接続され、ゲートとドレインが接続されたバイアス
用ＰチャンネルＦＥＴ９５と、ソースが第２の電源端子
４２に、ゲートが第２の出力端子５４に、ドレインか出
力端子５５およびＮチャンネルＦＥＴ９３のドレインに
それぞれ接続されたＰチャンネルＦＥＴ９１と、第２の
出力端子５４とＰチャンネルＦＥＴＩＩ　ｌのドレイン
に接続された周波数補償用容量７０からなり、第１及び
第２のバイアス端子５６゜５７を介しバイアス電圧を差
動増幅回路１００へ供給する。

次に、以上の構成からなる演算増幅器１５０の動作につ
いて説明する。

第１の差動対１０１は、第１および第２の電源端子４１
．４２間の電源電圧の雅（中間）の近傍のレベルから第
２の電源電圧（第２の電源端子４２の電圧）と等しいレ
ベルまでの入力電圧に対し利得段として動作し、第２の
差動対１０２は、第１および第２の電源端子４１．４２
間の電圧の局（中間）の近傍のレベルから第１の電源電
圧（第１の電源端子４１の電圧）と等しいレベルまでの
入力電圧に対し利得段として動作する。したがって１局
の近傍レベルの入力電圧に対しては両利得段の利得の和
（約４８ｄＢ）がこの差動増幅回路１００の利得となり
、その他の電圧範囲に対しては一方の利得段の利得（約
ｔｏｄＢ）がこの差動増幅回路１００の利得となり、結
果的に第１及び第２の電源電圧の範囲にわたってこの差
動増幅回路１００は所望の利得が得られることになる。

また、バイアス・出力回路８０の駆動段は電源電圧の範
囲の出力が可能であるが、出力がいずれかの電源端子４
１．４２の電位に近ずくと利得はＯｄＢに近ずく、中間
レベルは通常３０ｄＢ程度の利得が得られる。

入出力電圧が等しくなるフォロワ接続状態において演算
増幅器１５０は、利得が４０〜７０ｄＢ程度変動するも
のの、入出力電圧範囲共にｉｆおよび第２の電源電圧と
等価な電圧範囲で動作する。

第３図は第６図のＡ／Ｄ変換器において差動増幅回路２
３．２４２　イフ＋２８．２７反転５１１２８１７）林
、りに本発明の差動増幅器を使用した応用例を示してい
る。

この回路ではスイッチ２８．２８及びゲート２７が不要
となったことに加えて、演算増幅器１５０の使用により
　ＭＳ８比較後の増幅器の切換えが不要となっている。

このためＡ／Ｄ変換の初期にアナログ入力電圧を容量２
！に保持することができ、従来例ではアナログ入力が直
流に限られていたのに対し交流信号に対しても一時点の
電圧を正確にＡ／Ｄ変換できるという大きな効果が得ら
れる。

第４図は差動対の構成の他の実施例を示す図で、Ｎチャ
ンネルＦＥＴ　１８１と８１．　１６２と６２が共にダ
ーリントン接続され、ダーリントントランジスタ１８１
．１８２は電流源トランジＸり１Ｂ３．　１６４ニヨリ
バイアスされている。この構成は入力範囲を電源を越え
る範囲にまで拡大する場合に有効である。

また１以上の説明においてＰチャンネルＦＥＴおよびＮ
チャンネルＦＥＴを用いた実施例を示したが、これらの
素子としてＰＮＰ　）ランジスタ、　ＮＰＮトラジスタ
やジャンクノンＦＥＴ等も使用可能である。− 〔発明の効果〕 以上説明したように５本発明は、逆導電型トランジスタ
を用いた２種の入力差動対と、Ｑ荷回路と電流ミラー回
路とを適切に回路接続したことにより、従来得ることの
できなかった広い入出力電圧ａＩｉ囲で動作する差動増
幅回路が得られることになる。

また１本発明の差動増幅器をＡ１０変換器の入力回路に
適用すれば、Ａ／Ｄ変換の初期の一時点のアナログ入力
情報をサンプルデータ比較器のサンプリング容量にサン
プリングすることが可能となり、時間変化するアナログ
入力に対しても正確なＡ／口変換が可能となる。

【図面の簡単な説明】

第１図は本発明による差動増幅回路の一実施例の構成図
、第２図は第１図に示した差動増幅回路の具体例の回路
図、第３図は第１図の差動増幅回路を用いた＾／ｌ）変
換器の実施例の回路図、第４図は本発明の差動対部分の
他の実施例の回路図、第５図（Ａ）はＮチャンネルＦＥ
Ｔ入力型差動増幅回路の従来例の回路図、同図（Ｂ）は
ＰチャンネルＦＥＴ人力型差動増輻回路の従来例の回路
図、第６図は従来Ｎチャンネル入力型及びＰチャンネル
入力型差動増幅回路を切換えて使用するＡ／Ｄ変換器の
回路図である。 ４１：第１の電源端子 ４２：第２の電源端子 ５１：第１の入力端子 ５２；第２の入力端子 ５３：第１の出力端子 ５４；第２の出力端子 １０１：第１の差動対 １０２：第２の差動対 １０３：第１の電流ミラー回路 １０４：第２の電流ミラー回路 １０５：第１の定電流源 １０６：第２の定電流源

Claims (1)

1. 【特許請求の範囲】 第１、第２の電源端子と、 第１、第２の入力端子と、 第１、第２の出力端子と、 前記第１、第２の電１端子に一端がそれぞれ接続された
   第１、第２の定電流量と、 前記第２の電源端子と前記第１１第２の出力端子に接続
   された負荷回路と、 前記第１、第２の入力端子と前記負荷回路の第１、第２
   の出力端子に接続され、前記第１の定電流源によってバ
   イアスされた第１の差動対と、前記第１、第２の入力端
   子に接続され、２つの出力端子を有し、前記第２の定電
   流源によってバイアスされた第２の差動対と、 前記第２の出力端子と前記第２の差動対の一方の出力端
   子と前記第１の電源端子に接続された第１の電流ミラー
   回路と、 前記第１の出力端子と前記第２の差動対の他方の出力端
   子と前記第１の電源端子に接続された第２の電流ミラー
   回路を有することを特徴とする差動増幅回路。