JPH025324B2 - - Google Patents
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- JPH025324B2 JPH025324B2 JP55066634A JP6663480A JPH025324B2 JP H025324 B2 JPH025324 B2 JP H025324B2 JP 55066634 A JP55066634 A JP 55066634A JP 6663480 A JP6663480 A JP 6663480A JP H025324 B2 JPH025324 B2 JP H025324B2
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- 230000005669 field effect Effects 0.000 claims description 20
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はアナログ回路手段として重要な高精度
な電流ミラー回路に関するものであり、特にモノ
リシツク集積回路として構成しうる電流ミラー回
路に関する。
な電流ミラー回路に関するものであり、特にモノ
リシツク集積回路として構成しうる電流ミラー回
路に関する。
近年デイジタルアナログ変換器あるいはアナロ
グデイジタル変換器等の回路をモノリシツク集積
回路で実現する技術の重要性が高まるにつれ、こ
れらの機能回路で電流ミラー回路が幅広く利用さ
れるようになり、簡単でしかも高精度な電流ミラ
ー回路の出現が望まれている。
グデイジタル変換器等の回路をモノリシツク集積
回路で実現する技術の重要性が高まるにつれ、こ
れらの機能回路で電流ミラー回路が幅広く利用さ
れるようになり、簡単でしかも高精度な電流ミラ
ー回路の出現が望まれている。
このような目的に沿うた高精度な電流ミラー回
路としては、既に本発明者によつて、差動増幅器
と電界効果トランジスタ（FET）による負帰還
ループの形成により安定化を計つた回路を特開昭
54−136261号で提案し、また２つのFETが直列
に接続された２組の回路で構成される電流ミラー
回路において、FETの形状比を等しくしかつソ
ースホロワ回路を用いての負帰還ループの形成に
より安定化を計つた回路を特開昭55−11660号で
提案している。さらにこれらの回路を組合せて実
際のモノリシツクアナログデイジタル変換器に適
用した例を本発明者を含む発表者らによつて、
1979年２月に米国フイラデルフイア市で開かれた
国際固体回路会議（International solid−state
Circuit Conference）で発表し、その内容は
Digest of Technical（1979年２月）P.184−185に
“Ａ Monolithic CMOS 12b Simultaneous
lntegration ADC”の題名で紹介されている。
路としては、既に本発明者によつて、差動増幅器
と電界効果トランジスタ（FET）による負帰還
ループの形成により安定化を計つた回路を特開昭
54−136261号で提案し、また２つのFETが直列
に接続された２組の回路で構成される電流ミラー
回路において、FETの形状比を等しくしかつソ
ースホロワ回路を用いての負帰還ループの形成に
より安定化を計つた回路を特開昭55−11660号で
提案している。さらにこれらの回路を組合せて実
際のモノリシツクアナログデイジタル変換器に適
用した例を本発明者を含む発表者らによつて、
1979年２月に米国フイラデルフイア市で開かれた
国際固体回路会議（International solid−state
Circuit Conference）で発表し、その内容は
Digest of Technical（1979年２月）P.184−185に
“Ａ Monolithic CMOS 12b Simultaneous
lntegration ADC”の題名で紹介されている。
第１図はこのアナログデイジタル変換器（Ａ／
Ｄ変換器）に用いられた電流ミラー回路を示した
ものである。
Ｄ変換器）に用いられた電流ミラー回路を示した
ものである。
図で、１は入力電流端子、２は出力電流端子、
３は第１電源端子、４は第２電源端子、５はバイ
アス端子、６は差動増幅器、７はソースホロワ回
路、８は定電流源である。端子１に加えられた入
力電流はFETQ1およびQ2で構成される内部電流
ミラー回路で反転され、さらにFETQ6およびQ7
で構成される回路により再び反転されて出力電流
として端子２よりとり出される。これらの回路の
安定化の動作機能については、それぞれ前記の文
献に詳述されているのでこゝではその要旨の説明
に留める。
３は第１電源端子、４は第２電源端子、５はバイ
アス端子、６は差動増幅器、７はソースホロワ回
路、８は定電流源である。端子１に加えられた入
力電流はFETQ1およびQ2で構成される内部電流
ミラー回路で反転され、さらにFETQ6およびQ7
で構成される回路により再び反転されて出力電流
として端子２よりとり出される。これらの回路の
安定化の動作機能については、それぞれ前記の文
献に詳述されているのでこゝではその要旨の説明
に留める。
内部電流ミラー回路を構成している第１導電型
のFETQ1およびQ2のソースドレイン間電圧（こ
の図ではソースは電源３に接続されている）は、
差動増幅器６の出力から第１導電型のFETQ3を
通り増幅器６の反転入力端子（−）へ接続された
負帰還ループにより同一となるため回路の安定性
が保たれるようになつている。一方、第２導電型
のFETQ6およびQ7のソースドレイン間電圧は、
それら２つのFETの形状比がFETQ4およびQ5の
形状比とほぼ同一であり、かつそれらの共通ゲー
トが任意の値に固定化されゲート接地動作をする
第２導電型のFETQ4およびQ5が、それぞれ
FETQ6およびQ7のソースドレイン間電圧の補償
動作をする結果同一に保たれる。さらにソースホ
ロワ回路７の出力からFETQ6およびQ4を通りソ
ースホロワ回路７に戻る負帰還ループにより回路
は安定にバイアスされこれらの結果として回路の
安定な動作が保たれるようになつている。
のFETQ1およびQ2のソースドレイン間電圧（こ
の図ではソースは電源３に接続されている）は、
差動増幅器６の出力から第１導電型のFETQ3を
通り増幅器６の反転入力端子（−）へ接続された
負帰還ループにより同一となるため回路の安定性
が保たれるようになつている。一方、第２導電型
のFETQ6およびQ7のソースドレイン間電圧は、
それら２つのFETの形状比がFETQ4およびQ5の
形状比とほぼ同一であり、かつそれらの共通ゲー
トが任意の値に固定化されゲート接地動作をする
第２導電型のFETQ4およびQ5が、それぞれ
FETQ6およびQ7のソースドレイン間電圧の補償
動作をする結果同一に保たれる。さらにソースホ
ロワ回路７の出力からFETQ6およびQ4を通りソ
ースホロワ回路７に戻る負帰還ループにより回路
は安定にバイアスされこれらの結果として回路の
安定な動作が保たれるようになつている。
上述のようにこの回路は入力電流と出力電流の
整合性が広い範囲にわたり良好に保たれる高精度
で安定性の高い回路になつている。
整合性が広い範囲にわたり良好に保たれる高精度
で安定性の高い回路になつている。
しかしながら本回路においてもなおいくつかの
問題点が指摘される。即ち、本回路には回路の安
定化を計るために２つの負帰還回路を有してお
り、このため回路構成が複雑となり、特に集積回
路においては集積密度を高めることが必要になり
問題となる。又内部電流ミラー回路の負帰還回路
用としてFETQ3を回路に挿入しているため、こ
のFETの動作電圧分だけ電流電圧を上昇させる
必要があり、結果として電源電圧の動作余裕度を
小さくし回路の低電圧動作を困難にするという問
題がある。
問題点が指摘される。即ち、本回路には回路の安
定化を計るために２つの負帰還回路を有してお
り、このため回路構成が複雑となり、特に集積回
路においては集積密度を高めることが必要になり
問題となる。又内部電流ミラー回路の負帰還回路
用としてFETQ3を回路に挿入しているため、こ
のFETの動作電圧分だけ電流電圧を上昇させる
必要があり、結果として電源電圧の動作余裕度を
小さくし回路の低電圧動作を困難にするという問
題がある。
本発明の目的はかかる電流ミラー回路の問題点
の解決を計り、より簡単な回路構成でもつて高精
度で安定性の高い、しかも低電源電圧動作範囲の
拡大された電流ミラー回路を提供することにあ
る。
の解決を計り、より簡単な回路構成でもつて高精
度で安定性の高い、しかも低電源電圧動作範囲の
拡大された電流ミラー回路を提供することにあ
る。
本発明によれば、入力端に入力端子を介して入
力信号電流を受け、出力端にこの入力信号電流に
応じた信号電流を出力する内部電流ミラーと、こ
の内部電流ミラーの前記入・出力端の電位を比較
する比較回路と、この比較回路の出力をゲートに
受ける第１の電界効果トランジスタと、この第１
の電界効果トランジスタとはゲート同士およびソ
ース同士がそれぞれ共通に接続された第２の電界
効果トランジスタと、第１の電界効果トランジス
タのドレインと内部電流ミラーの出力端との間に
ソース・ドレイン間が接続された第３の電界効果
トランジスタと、出力信号電流を出力する出力端
子と、第２の電界効果トランジスタのドレインと
出力端子との間にソース・ドレイン間が接続され
た第４の電界効果トランジスタと、第３及び第４
の電界効果トランジスタの各ゲートに共通のバイ
アス電圧を与えるバイアス手段とを有する電流ミ
ラー回路を得る。
力信号電流を受け、出力端にこの入力信号電流に
応じた信号電流を出力する内部電流ミラーと、こ
の内部電流ミラーの前記入・出力端の電位を比較
する比較回路と、この比較回路の出力をゲートに
受ける第１の電界効果トランジスタと、この第１
の電界効果トランジスタとはゲート同士およびソ
ース同士がそれぞれ共通に接続された第２の電界
効果トランジスタと、第１の電界効果トランジス
タのドレインと内部電流ミラーの出力端との間に
ソース・ドレイン間が接続された第３の電界効果
トランジスタと、出力信号電流を出力する出力端
子と、第２の電界効果トランジスタのドレインと
出力端子との間にソース・ドレイン間が接続され
た第４の電界効果トランジスタと、第３及び第４
の電界効果トランジスタの各ゲートに共通のバイ
アス電圧を与えるバイアス手段とを有する電流ミ
ラー回路を得る。
次に第２図を用いて本発明の一実施例による電
流ミラー回路について説明する。
流ミラー回路について説明する。
図で１は入力電流端子、２は出力電流端子、３
は第１電源端子、４は第２電源端子、５はバイア
ス端子、６は差動増幅器で第１図に示した従来の
回路と同じである。第１導電型の第１、第２の
FETQ11，Q12は電流ミラー回路を構成し、該
FETのそれぞれのゲートとソースが共通に接続
され、該ソース共通接続点は第１の電源端子１に
接続され、該ゲート共通接続点は第1FETQ11の
ドレインと入力電流端子１及び前記平衝手段を構
成する差動増幅器６の反転入力端子との共通接続
点に接続され、前記第2FETQ12のドレインは前
記差動増幅器６の正転入力端子に接続される。次
に第２導電型の第３、第４のFETQ13，Q14はそ
れぞれのゲートとソースが共通に接続され、該ソ
ース共通接続点は第２の電源端子４に接続され、
該ゲート共通接続点は前記差動増幅器６の出力端
子に接続され、前記第3FETQ13のドレインは、
前記補償回路を構成し、そのゲートが共通のバイ
アス端子５に接続されてゲート接地動作をする第
２導電型の第５、第６のFETQ15，Q16の該第
5FETQ15ソースに接続され、前記第4FETQ14の
ドレインは前記第6FETQ16のソースに接続され
る。更に前記第5FETQ15のドレインは前記第
2FETQ12のドレインと前記差動増幅器６の正転
入力端子の共通接続点に接続され、前記第
6FETQ16のドレインは出力電流端子２に接続さ
れて本発明の電流ミラー回路は構成される。
は第１電源端子、４は第２電源端子、５はバイア
ス端子、６は差動増幅器で第１図に示した従来の
回路と同じである。第１導電型の第１、第２の
FETQ11，Q12は電流ミラー回路を構成し、該
FETのそれぞれのゲートとソースが共通に接続
され、該ソース共通接続点は第１の電源端子１に
接続され、該ゲート共通接続点は第1FETQ11の
ドレインと入力電流端子１及び前記平衝手段を構
成する差動増幅器６の反転入力端子との共通接続
点に接続され、前記第2FETQ12のドレインは前
記差動増幅器６の正転入力端子に接続される。次
に第２導電型の第３、第４のFETQ13，Q14はそ
れぞれのゲートとソースが共通に接続され、該ソ
ース共通接続点は第２の電源端子４に接続され、
該ゲート共通接続点は前記差動増幅器６の出力端
子に接続され、前記第3FETQ13のドレインは、
前記補償回路を構成し、そのゲートが共通のバイ
アス端子５に接続されてゲート接地動作をする第
２導電型の第５、第６のFETQ15，Q16の該第
5FETQ15ソースに接続され、前記第4FETQ14の
ドレインは前記第6FETQ16のソースに接続され
る。更に前記第5FETQ15のドレインは前記第
2FETQ12のドレインと前記差動増幅器６の正転
入力端子の共通接続点に接続され、前記第
6FETQ16のドレインは出力電流端子２に接続さ
れて本発明の電流ミラー回路は構成される。
本発明の一実施例であるこの電流ミラー回路に
おいては、前記入力電流端子１に与えられた入力
電流は前記第１、第２のFETQ11，Q12で構成さ
れる内部電流ミラー回路により反転され、ゲート
接地動作をする前記第5FETQ15を通して、前記
第３、第４のFETQ13，Q14で構成される回路に
与えられ、その反転電流がゲート接地動作をする
前記第6FETQ16を通して前記出力電流端子２か
らとり出されるようになつている。
おいては、前記入力電流端子１に与えられた入力
電流は前記第１、第２のFETQ11，Q12で構成さ
れる内部電流ミラー回路により反転され、ゲート
接地動作をする前記第5FETQ15を通して、前記
第３、第４のFETQ13，Q14で構成される回路に
与えられ、その反転電流がゲート接地動作をする
前記第6FETQ16を通して前記出力電流端子２か
らとり出されるようになつている。
内部電流ミラー回路を構成する第１、第２の
FETQ11，Q12の共通接続されたゲートは第
1FETQ11のドレインと前記平衝手段を構成する
差動増幅器６の反転入力端子に共通接続され、第
2FETQ12のドレインは差動増幅器６の正転入力
端子に接続され、該差動増幅器６の出力は第
3FETQ13のゲートに与えられ第5FETQ15を通り
再び差動増幅器６の正転入力端子に戻つている。
FETQ11，Q12の共通接続されたゲートは第
1FETQ11のドレインと前記平衝手段を構成する
差動増幅器６の反転入力端子に共通接続され、第
2FETQ12のドレインは差動増幅器６の正転入力
端子に接続され、該差動増幅器６の出力は第
3FETQ13のゲートに与えられ第5FETQ15を通り
再び差動増幅器６の正転入力端子に戻つている。
この差動増幅器６は、第1FETQ11のドレイン
電位（内部電流ミラー回路の入力端子に当る、図
中の点Ａの電位）を第2FETQ12のドレイン電位
（内部電流ミラー回路の出力端子に当る、図中点
Ｂの電位）と同一になるように、その出力９が第
3FETQ13の導通を制御し、その制御された電流
が、前記補償回路として、バイアス端子５からの
任意の固定化バイアス電圧のゲート電圧で一定の
ゲート接地動作をしている第5FETQ15を通して
流れることにより点Ｂの電位を制御する機能を有
するもので前記平衝手段として動作する。例え
ば、点Ａの電位が上昇したときには出力９が減少
し、点Ｂの電位が上昇したときには出力９が増大
し点Ａあるいは点Ｂの電位変動を補償し平衝をと
る。すなわち、差動増幅器６で点Ａと点Ｂの電位
を比較し、その差に応じた出力９が第３の
FETQ13のゲートに与えられる。第３のFETQ13
はソース接地で動作するので点Ｃのドレイン電圧
は差動増幅器６の出力９が反転したものとなつて
いる。この点Ｃの電位は第５のFETQ15のソー
ス・ドレインを介して点Ｂに与えられるが、第５
のFETQ15はゲート接地で作動するので、点Ｃの
電位の位相と点Ｂの電位の位相は等しくなつてい
る。従つて、点Ｂ−差動増幅器６−第３の
FETQ13−点Ｃ−第５のFETQ15−点Ｂのループ
は負帰還ループを形成することとなり、点Ｂの電
位が点Ａの電位に等しくなつて安定する。この結
果第１、第２のFETQ11，Q12のソースドレイン
間電圧の整合性は著しく良くなり第１図に示した
従来例と変りのない高精度の安定性を示すと同時
に、従来例では特別に必要としていた負帰還制御
用のFETを第3FETQ13と共用することにより省
ぶくことができたための回路の簡単化とともに電
源電圧の余裕度を大きくすることに成功してい
る。
電位（内部電流ミラー回路の入力端子に当る、図
中の点Ａの電位）を第2FETQ12のドレイン電位
（内部電流ミラー回路の出力端子に当る、図中点
Ｂの電位）と同一になるように、その出力９が第
3FETQ13の導通を制御し、その制御された電流
が、前記補償回路として、バイアス端子５からの
任意の固定化バイアス電圧のゲート電圧で一定の
ゲート接地動作をしている第5FETQ15を通して
流れることにより点Ｂの電位を制御する機能を有
するもので前記平衝手段として動作する。例え
ば、点Ａの電位が上昇したときには出力９が減少
し、点Ｂの電位が上昇したときには出力９が増大
し点Ａあるいは点Ｂの電位変動を補償し平衝をと
る。すなわち、差動増幅器６で点Ａと点Ｂの電位
を比較し、その差に応じた出力９が第３の
FETQ13のゲートに与えられる。第３のFETQ13
はソース接地で動作するので点Ｃのドレイン電圧
は差動増幅器６の出力９が反転したものとなつて
いる。この点Ｃの電位は第５のFETQ15のソー
ス・ドレインを介して点Ｂに与えられるが、第５
のFETQ15はゲート接地で作動するので、点Ｃの
電位の位相と点Ｂの電位の位相は等しくなつてい
る。従つて、点Ｂ−差動増幅器６−第３の
FETQ13−点Ｃ−第５のFETQ15−点Ｂのループ
は負帰還ループを形成することとなり、点Ｂの電
位が点Ａの電位に等しくなつて安定する。この結
果第１、第２のFETQ11，Q12のソースドレイン
間電圧の整合性は著しく良くなり第１図に示した
従来例と変りのない高精度の安定性を示すと同時
に、従来例では特別に必要としていた負帰還制御
用のFETを第3FETQ13と共用することにより省
ぶくことができたための回路の簡単化とともに電
源電圧の余裕度を大きくすることに成功してい
る。
次に第３、第４のFETQ12，Q14のドレインは
それぞれ共通接続されたゲートがある一定の固定
化されたバイアスでゲート接地動作を行い前記補
償回路を構成している第５、第６のFETQ15およ
びQ16のソースに接続されている。更に第
5FETQ15の形状に対する第6FETQ16の形状比と、
第3FETQ13の形状に対する第4FETQ14の形状比
は等しくしてあるので、第5FETQ15と第
6FETQ16は同一電流密度で動作し、又第
3FETQ13と第4FETQ14も同一電流密度で動作す
る。FETQ13とFETQ14とは同じゲート電圧が与
えられているのでそれらの形状比に応じてこれら
を流れるドレイン電流の比が定まる。従つて、
FETQ13とFETQ14のドレイン電圧はFETQ13と
Q14とに直列に接続されているFETQ15，Q16によ
つて電流を変えられなければ同じになるはずであ
る。本実施例では、このFETQ15とQ16の形状比
をFETQ13とQ14の形状比と等しくすることによ
つて、FETQ13とQ14のドレイン電流の比を確保
し、FETQ13とQ14のドレイン電圧を常に等しく
して、入出力電流の比の安定性を保つている。こ
の回路では入力電流、即ち電流ミラー回路の出力
電流が変化したとしても、上記電流密度での動作
は保持されるから、広い電流の動作範囲にわたつ
て、第3FETQ13のドレイン電位（図中点Ｃの電
位）と第4FETQ14のドレイン電位（図中点Ｄの
電位）は等しくなる。従つて第3FETQ13と第
4FETQ14のソースドレイン間電圧は等しくなる。
即ち第5FETQ15と第6FETQ16とは第３、第
4FETQ13，Q14で構成する回路の入力および出力
端子の電位を補償する補償回路として動作する。
それぞれ共通接続されたゲートがある一定の固定
化されたバイアスでゲート接地動作を行い前記補
償回路を構成している第５、第６のFETQ15およ
びQ16のソースに接続されている。更に第
5FETQ15の形状に対する第6FETQ16の形状比と、
第3FETQ13の形状に対する第4FETQ14の形状比
は等しくしてあるので、第5FETQ15と第
6FETQ16は同一電流密度で動作し、又第
3FETQ13と第4FETQ14も同一電流密度で動作す
る。FETQ13とFETQ14とは同じゲート電圧が与
えられているのでそれらの形状比に応じてこれら
を流れるドレイン電流の比が定まる。従つて、
FETQ13とFETQ14のドレイン電圧はFETQ13と
Q14とに直列に接続されているFETQ15，Q16によ
つて電流を変えられなければ同じになるはずであ
る。本実施例では、このFETQ15とQ16の形状比
をFETQ13とQ14の形状比と等しくすることによ
つて、FETQ13とQ14のドレイン電流の比を確保
し、FETQ13とQ14のドレイン電圧を常に等しく
して、入出力電流の比の安定性を保つている。こ
の回路では入力電流、即ち電流ミラー回路の出力
電流が変化したとしても、上記電流密度での動作
は保持されるから、広い電流の動作範囲にわたつ
て、第3FETQ13のドレイン電位（図中点Ｃの電
位）と第4FETQ14のドレイン電位（図中点Ｄの
電位）は等しくなる。従つて第3FETQ13と第
4FETQ14のソースドレイン間電圧は等しくなる。
即ち第5FETQ15と第6FETQ16とは第３、第
4FETQ13，Q14で構成する回路の入力および出力
端子の電位を補償する補償回路として動作する。
更に、上記のように前記差動増幅器６の出力は
第3FETQ13のゲートに与えられ、第3FETQ13お
よび第5FETQ15を通して再び差動増幅器６の正
転入力端子へ戻る負帰還回路により回路は安定に
バイアスされ、高精度で安定な回路動作が保証さ
れる。この負帰還回路では、内部電流ミラー回路
の負帰還用に用いられている差動増幅器６を共用
することにより、従来回路ではこのために特別に
必要としていた前記ソースホロワ回路７が不必要
となつている。従つて本発明の電流ミラー回路は
非常に簡単な回路構成でもつてしかも高精度で安
定性の高い回路を提供する。
第3FETQ13のゲートに与えられ、第3FETQ13お
よび第5FETQ15を通して再び差動増幅器６の正
転入力端子へ戻る負帰還回路により回路は安定に
バイアスされ、高精度で安定な回路動作が保証さ
れる。この負帰還回路では、内部電流ミラー回路
の負帰還用に用いられている差動増幅器６を共用
することにより、従来回路ではこのために特別に
必要としていた前記ソースホロワ回路７が不必要
となつている。従つて本発明の電流ミラー回路は
非常に簡単な回路構成でもつてしかも高精度で安
定性の高い回路を提供する。
第３図の本発明の電流ミラー回路を用いて逐次
比較型アナログデイジタル変換器（Ａ／Ｄ変換
器）を構成した一実施例を示す。
比較型アナログデイジタル変換器（Ａ／Ｄ変換
器）を構成した一実施例を示す。
図で１１は入力電圧／電流変換回路、１６は本
発明の電流ミラー回路、１８は電流出力型デイジ
タルアナログ変換器（Ｄ／Ａ変換器）、２０は比
較器、２２は逐次比較レジスタである。ここで入
力電圧／電流変換回路１１は、Ａ／Ｄ変換器の自
動ゼロ補正を達成するために本発明者が特願昭54
−62003号で提案した回路であり、これ以外の回
路は本発明の電流ミラー回路１６を除いては良く
知られた一般の従来技術によつて作ることができ
る。
発明の電流ミラー回路、１８は電流出力型デイジ
タルアナログ変換器（Ｄ／Ａ変換器）、２０は比
較器、２２は逐次比較レジスタである。ここで入
力電圧／電流変換回路１１は、Ａ／Ｄ変換器の自
動ゼロ補正を達成するために本発明者が特願昭54
−62003号で提案した回路であり、これ以外の回
路は本発明の電流ミラー回路１６を除いては良く
知られた一般の従来技術によつて作ることができ
る。
次に、この回路の動作の概要について説明す
る。入力電圧／電流変換回路１１の入力端子１０
に加えられたアナログ入力電圧は、差動増幅器１
２、FET１３および抵抗１４からなる電圧／電
流変換回路でアナログ出力電流１５に変換され
て、前記本発明の電流ミラー回路１６の入力電流
として与えられる。電流ミラー回路１６では上述
のように２回の電流反転が行われ、極めて良く入
力電流に整合し安定化された出力電流１７が比較
器２０の入力に与えられる。一方逐次比較レジス
タ２２からの制御信号２３−１……２３−ｎによ
り逐次比較動作の基準となる２進化重み付電流の
選択的な加算電流を出力するＤ／Ａ変換器１８の
出力電流１９も同時に前記比較器２０の入力に加
えられ、前記電流ミラー回路１６の出力電流１７
と比較した結果の出力２１を逐次比較レジスタに
入力し比較をくり返えし両者の値の一致した時点
の値を点ａ，ｂ……ｎよりデイジタル出力２３
ａ，２３ｂ……２３ｎを取出す。前記制御信号２
３−１は最上位ビツド（MSB）比較に対する信
号であり、２３−ｎは最下位ビツド（LSB）に
対するもので、制御信号が２３−１から２３−ｎ
まで切換えられて（図では切換スイツチは省略し
てある）Ａ／Ｄ変換は完了する。
る。入力電圧／電流変換回路１１の入力端子１０
に加えられたアナログ入力電圧は、差動増幅器１
２、FET１３および抵抗１４からなる電圧／電
流変換回路でアナログ出力電流１５に変換され
て、前記本発明の電流ミラー回路１６の入力電流
として与えられる。電流ミラー回路１６では上述
のように２回の電流反転が行われ、極めて良く入
力電流に整合し安定化された出力電流１７が比較
器２０の入力に与えられる。一方逐次比較レジス
タ２２からの制御信号２３−１……２３−ｎによ
り逐次比較動作の基準となる２進化重み付電流の
選択的な加算電流を出力するＤ／Ａ変換器１８の
出力電流１９も同時に前記比較器２０の入力に加
えられ、前記電流ミラー回路１６の出力電流１７
と比較した結果の出力２１を逐次比較レジスタに
入力し比較をくり返えし両者の値の一致した時点
の値を点ａ，ｂ……ｎよりデイジタル出力２３
ａ，２３ｂ……２３ｎを取出す。前記制御信号２
３−１は最上位ビツド（MSB）比較に対する信
号であり、２３−ｎは最下位ビツド（LSB）に
対するもので、制御信号が２３−１から２３−ｎ
まで切換えられて（図では切換スイツチは省略し
てある）Ａ／Ｄ変換は完了する。
本実施例のＡ／Ｄ変換器は、自動ゼロ補正機能
を有する入力電圧／電流変換回路と本発明の電流
ミラー回路の使用によつて、より簡単な回路構成
でもつて高精度で安定性が高くしかも低電源電圧
動作が可能なので、モノリシツクＡ／Ｄ変換器と
して最適なものとなつている。
を有する入力電圧／電流変換回路と本発明の電流
ミラー回路の使用によつて、より簡単な回路構成
でもつて高精度で安定性が高くしかも低電源電圧
動作が可能なので、モノリシツクＡ／Ｄ変換器と
して最適なものとなつている。
また上記の説明はトランジスタとしてFETを
とりあげて説明したが、FETをバイポーラトラ
ンジスタに置き変えても本発明の構成は可能であ
りその効果も変りないことは云うまでもない。
とりあげて説明したが、FETをバイポーラトラ
ンジスタに置き変えても本発明の構成は可能であ
りその効果も変りないことは云うまでもない。
更に説明は省略するが、本発明の電流ミラー回
路は積分型Ａ／Ｄ変換器やデイジタルアナログ変
換器などに適用できることは云うまでもなく、そ
の効果も変りない。
路は積分型Ａ／Ｄ変換器やデイジタルアナログ変
換器などに適用できることは云うまでもなく、そ
の効果も変りない。
上に詳述したように、本発明の電流ミラー回路
は、従来例で必要としていた２つの負帰還回路を
整合性や安定性を損うことなく１つにまとめ、更
に従来必要とされていた負帰還回路用のFET1個
を省略することができたので、より簡単な回路構
成でもつて高精度で安定性が高く、しかも低電源
電圧動作範囲の拡大された電流ミラー回路を提供
するものである。
は、従来例で必要としていた２つの負帰還回路を
整合性や安定性を損うことなく１つにまとめ、更
に従来必要とされていた負帰還回路用のFET1個
を省略することができたので、より簡単な回路構
成でもつて高精度で安定性が高く、しかも低電源
電圧動作範囲の拡大された電流ミラー回路を提供
するものである。
また本発明の電流ミラー回路を実際のアナログ
デイジタル変換器あるいはデイジタルアナログ変
換器に用いるとその効果は大きく、特にこれらの
変換器をモノリシツク集積回路化する場合、集積
すべき素子数が少なくなり、かつ低電源電圧を用
いることが可能なので、その効果は極めて大であ
る。
デイジタル変換器あるいはデイジタルアナログ変
換器に用いるとその効果は大きく、特にこれらの
変換器をモノリシツク集積回路化する場合、集積
すべき素子数が少なくなり、かつ低電源電圧を用
いることが可能なので、その効果は極めて大であ
る。
第１図は従来の電流ミラー回路の例を示す回路
図、第２図は本発明の電流ミラー回路の実施例を
示す回路図、第３図は本発明の電流ミラー回路を
適用した逐次比較型Ａ／Ｄ変換器の一実施例を示
すブロツク図である。 １……入力電流端子、２……出力電流端子、３
……第１電源端子、４……第２電源端子、５……
バイアス端子、６……差動増幅器、７……ソース
ホロワ回路、８……定電流源、９……差動増幅器
の出力、Q1〜Q8，Q11〜Q16……FET、１０……
入力端子、１１……入力電圧／電流変換回路、１
２……差動増幅器、１３……FET、１４……抵
抗、１６……電流ミラー回路、１８……Ｄ／Ａ変
換器、２０……比較器、２２……逐次比較レジス
タ、１５，１７，１９，２１……出力、２３−１
〜２３−ｎ……制御信号、２３ａ〜２３ｎ……デ
イジタル出力。
図、第２図は本発明の電流ミラー回路の実施例を
示す回路図、第３図は本発明の電流ミラー回路を
適用した逐次比較型Ａ／Ｄ変換器の一実施例を示
すブロツク図である。 １……入力電流端子、２……出力電流端子、３
……第１電源端子、４……第２電源端子、５……
バイアス端子、６……差動増幅器、７……ソース
ホロワ回路、８……定電流源、９……差動増幅器
の出力、Q1〜Q8，Q11〜Q16……FET、１０……
入力端子、１１……入力電圧／電流変換回路、１
２……差動増幅器、１３……FET、１４……抵
抗、１６……電流ミラー回路、１８……Ｄ／Ａ変
換器、２０……比較器、２２……逐次比較レジス
タ、１５，１７，１９，２１……出力、２３−１
〜２３−ｎ……制御信号、２３ａ〜２３ｎ……デ
イジタル出力。
Claims (1)
- １ 入力端に入力端子を介して入力信号電流を受
け、出力端に該入力信号電流に応じた信号電流を
出力する内部電流ミラーと、該内部電流ミラーの
前記入・出力端の電位を比較する比較回路と、該
比較回路の出力をゲートに受ける第１の電界効果
トランジスタと、該第１の電界効果トランジスタ
とはゲート同士およびソース同士がそれぞれ共通
に接続された第２の電界効果トランジスタと、前
記第１の電界効果トランジスタのドレインと前記
内部電流ミラーの出力端との間にソース・ドレイ
ン間が接続された第３の電界効果トランジスタ
と、出力信号電流を出力する出力端子と、前記第
２の電界効果トランジスタのドレインと前記出力
端子との間にソース・ドレイン間が接続された第
４の電界効果トランジスタと、前記第３及び第４
の電界効果トランジスタの各ゲートに共通のバイ
アス電圧を与えるバイアス手段とを有することを
特徴とする電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6663480A JPS56162517A (en) | 1980-05-20 | 1980-05-20 | Current miller circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6663480A JPS56162517A (en) | 1980-05-20 | 1980-05-20 | Current miller circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162517A JPS56162517A (en) | 1981-12-14 |
| JPH025324B2 true JPH025324B2 (ja) | 1990-02-01 |
Family
ID=13321512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6663480A Granted JPS56162517A (en) | 1980-05-20 | 1980-05-20 | Current miller circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162517A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60166900U (ja) * | 1984-04-16 | 1985-11-06 | 株式会社アドバンテスト | Ｒｏｍ書込装置 |
| JPS61288607A (ja) * | 1985-06-17 | 1986-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓ電流源回路 |
| JP2594911B2 (ja) * | 1986-01-17 | 1997-03-26 | 株式会社日立製作所 | カレントミラー回路 |
| JPS6432517A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Time constant circuit |
| JP2006157644A (ja) * | 2004-11-30 | 2006-06-15 | Fujitsu Ltd | カレントミラー回路 |
-
1980
- 1980-05-20 JP JP6663480A patent/JPS56162517A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162517A (en) | 1981-12-14 |
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