JP2001196901A - 電圧比較回路 - Google Patents
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Abstract
回路を簡素な構成で実現する。 【解決手段】 2端子負性抵抗素子ND1とゲート電圧
によって電圧電流特性を変調可能な3端子負性抵抗素子
NTR1の間にトランジスタTR1を接続し、3端子負
性抵抗素子NTR1のゲートを信号Vinの入力端子と
し、トランジスTR1のゲートをクロックVckの入力端
子とし、トランジスタTR1の負性抵抗素子ND1との
共通接続点と負性抵抗素子NTR1との共通接続点を相
補出力信号の取出点とした。
Description
期して入力信号を取り込む、負性抵抗素子を利用した電
圧比較回路に関するものである。
電圧比較回路が実現できることが従来から知られてい
る。MOBILEと呼ばれる回路がその典型的なものである
(K.Maezawa and T.Mizutani,"A New Resonant Tunneli
ng Logic Gate Employing Monostable-Bistable Trans
ition",Jpn.J.Appl.Phys.32,pp.42-44,1993)。
回路として動作するMOBILE回路の原理を簡単に説明す
る。図12がそのMOBILEの回路図である。この回路は、
2端子負性抵抗素子ND11と3端子負性抵抗素子(ド
ーパントN型)NTR11を直列に接続して構成されて
いる。図12において、21はクロック(振動電圧)V
ckの印加する端子、22は定電圧の電源電圧V11の印
加する端子、23は入力電圧Vinの印加する端子、24
は出力電圧Voutが現れる端子である。
(a)に示すように、特定の電圧領域で負性抵抗特性を持
つ。この図13(a)から分かるように、2端子負性抵抗
素子ND11のようなN字型の負性抵抗を持つ素子は、
そこに流れる電流を増加させた時に、その電流がピーク
電流Ip1に対応するL点に達すると、高電圧側のH点
にスイッチすることによって、領域A(以後、ブランチ
Aと呼ぶ)から領域B(以後、ブランチBと呼ぶ)へ非
連続的に転移する。
図13(b)に示すように、負性抵抗を伴う電流電圧特性
を、ゲート電圧Vg(Vin)で変調できるような特性を
持つ。この場合、高電圧側にスイッチするピーク値電流
Ip2を、ゲート電圧Vgで変調していることになる。
構成して、入力電圧VinとクロックVckを入力する。こ
のクロックVckは図14(a)に示すような波形の電圧で
あり、その最大値VLは、2つの負性抵抗素子ND1
1、NTR11の1つだけが高圧側にスイッチするよう
に予め調整する。クロックVckの電圧が高くなったと
き、素子ND11、NTR11に加わる電圧が増加し、
双方の素子ND11、NTR11を流れる電流が増加す
るので、その電流の値が素子ND11のピーク電流Ip
1又は素子NTR11のピーク電流Ip2に達すると、
先に達したほうの素子が、高電圧側(ブランチB)にス
イッチする。
ND11の方がピーク電流Ip1が小さいために、先に
高電圧側(ブランチB)にスイッチしてしまって、素子
NTR11は低電圧側(ブランチA)にとどまったまま
となるため、出力電圧Voutとして低い電圧(LOW)
が出力される。逆に、Ip1>Ip2のときには、素子N
TR11が高電圧側(ブランチB)に先にスイッチする
ため、出力電圧Voutとしては高電圧(HIGH)が出
力される。
大小関係は、素子NTR11のゲート入力電圧Vinによ
って変化する。いま、Ip1=Ip2となるような入力電
圧Vinの値をVthとすれば、VinとVthの大小関係を判
断して、Vin<Vthのとき(Ip2<Ip1のとき)HI
GH、Vin>Vthのとき(Ip1<Ip2のとき)LOW
に相当する出力電圧Voutを出力する反転論理型の電圧
比較回路が構成されることになる。この回路では、クロ
ックVckのレベルが低下して図14(a)のVSになった
ときに、両方の素子ND11、NTR11が低電圧側
(ブランチA)に転移するように電圧VSを設定する。
このとき、出力電圧Voutとしては低い電圧(LOW)
が出力される。
4(b)に示すようになる。このように、クロックVckが
上昇している間はVinとVthを比較した結果を出力し、
クロックVckが下がるたびにLOWに戻るため、この比
較回路は、RZ(Return-to-Zero)型の電圧比較回路と
呼ばれる。なお、図12において、素子ND11、NT
R11の位置を反対にすると、Vin<Vthの状態でクロ
ックVckが高電圧になるときとき(Ip2<Ip1のと
き)LOW、Vin>Vthの状態でクロックVckが高電圧
になるとき(Ip1<Ip2のとき)HIGHが出力され
るため、順論理型の電圧比較回路が構成できる。
n-Return-to-Zero)型の電圧比較回路を実現したものと
しては、図15に示すような回路が知られている(K.Mae
zawaet al.,"A Novel Delayed Flip-Flop Circuit Usin
g Resonant Tunneling Logic Gate,"Jpn.J.Appl.Phys.3
7-2,pp.212L-213L,1998)。この回路の動作についても簡
単に説明する。
D11、ND12と、4つの3端子負性抵抗素子(ドー
パントN型)NTR11〜NTR14から構成される。
端子21にクロックVck1が印加され、端子22に定電
圧V11が印加される素子ND11とNTR11の直列
回路は、前述の図12のRZ型反転電圧比較回路を構成
し、Vin<Vthの状態でクロックVckが高電圧になると
きHIGH、Vin>Vthの状態でクロックVckが高電圧
になるときLOWに対応する波形の電圧Vm1を端子2
5に出力する。
子27に定電圧V12が印加される素子ND12とNT
R12の直列回路は、前述の図12の回路を逆にしたR
Z型順論理電圧比較回路を構成し、Vin<Vthの状態で
クロックVckが高電圧になるときLOW、Vin>Vthの
状態でクロックVckが高電圧になるときHIGHの電圧
Vm2を端子28に出力する。つまり、電圧Vm1、V
m2は常に相補的な電圧となる。
30に定電圧V14が印加される素子NTR13とNT
R14の直列回路は、論理情報を保持するラツチ回路を
構成する。この2つの素子NTR13、NTR14は、
相補的な電圧Vm1、Vm2がそのゲートに印加するの
で、そのうち1つだけが高電圧側(ブランチB)になっ
ているような状態を保っている。
のどちらがブランチAになっているかは、前段の2つの
比較回路の動作によって変化する。Vin<Vthの状態で
クロックVckが高電圧になるとき、素子ND11とNT
R11からなる電圧比較回路の電圧Vm1がHIGH
(図14(b))の波形となり、素子ND12とNTR1
2からなる電圧比較回路の電圧Vm2がLOWの波形と
なるから、負性抵抗素子NTR14が導通して、ブラン
チAになり、負性抵抗素子NTR13が高電圧側のブラ
ンチBになる。
らに詳しく説明する。電圧Vm1、Vm2が低い電位の
状態のときは、回路はLまたはHの交点の状態にある。
ところが、HIGHの出力が出る際に電圧Vm1が図1
6(c)に示すように→→と上昇するにつれて、図
16(a)の負荷曲線で素子NTR14の電流は増加し、
の状態まで上昇すると、H側の交点(素子NTR13
の負荷曲線との交点)が消失するため、状態は常にL側
に転移し、端子24の出力電圧VoutはLOWとなる。
この状態は再度電圧Vm1が減少して(図16(c))
の状態になった場合も継続される。
HIGHの波形となり、電圧Vm1がLOWの波形とな
るため、図14(b)に示すような負荷曲線の変化が起こ
り、今度はL例の交点が消失してH側の交点のみにな
り、端子24の出力電圧Voutは継続してHIGHとな
る。
図12のRZ型の回路の場合のようにクロックVckが低
下するたびに出力電圧Voutが低電位LOWに戻るので
はなく、そのクロックVckが低下しても、LまたはHの
状態を保持することになる。このような回路をNRZ型
の電圧比較回路と呼び、またDelayed-Flip-Flop(DF
F)とも呼ぶ。
Z型の回路(図12)で出力を1つしか得ることができ
ないという欠点があり、このため、NRZ型の回路(図
15)を実現する際には、2つのMOBILE回路(反転論理
回路、及び順論理回路として動作するもの)を用いて相
補的な出力を取り出し、次段のラッチ回路に入力するこ
とが必要であった。
子や3端子負性抵抗素子を使う3組のRTD(共鳴トン
ネルダイオード)ペア回路が必要になって素子数や消費
電力が多くなるばかりでなく、2つのMOBILE回路のしき
い値電圧Vthを完全に一致させるのが困難であるという
問題があった。つまり、素子のバラツキ、クロックVck
1,Vck2のタイミングのズレ、高速動作の際のヒステリ
シス等のために、しきい値電圧Vthが変化するので、2
つのMOBILE回路に常に相補的な出力を出させるのが困難
であるという問題があった。
もので、その目的は、相補的な2つの出力を持つ簡素な
RZ型電圧比較回路を実現し、更にこれを利用して簡素
なNRZ型電圧比較回路(DFF)を実現することであ
る。
に、第1の発明は、2端子負性抵抗素子とゲート電圧に
よって電圧電流特性を変調可能な3端子負性抵抗素子と
の間にトランジスタを接続してこれら3者を電源間に直
列接続し、前記トランジスタのゲート又はベースをクロ
ック入力端子とし、前記3端子負性抵抗素子のゲートを
信号入力端子とし、前記トランジスタのソース或いはエ
ミッタ及び/又はドレイン或いはコレクタから出力を取
り出すよう構成した。
とゲート電圧によって電圧電流特性を変調可能な第1の
3端子負性抵抗素子の間にトランジスタを接続してこれ
ら3者を電源間に直列接続し、前記トランジスタのゲー
ト又はベースをクロック入力端子とし、前記第1の3端
子負性抵抗素子のゲートを信号入力端子とし、前記トラ
ンジスタの前記第1の2端子負性抵抗素子との接続点を
第1のノードとし、前記トランジスタの前記第1の3端
子負性抵抗素子との接続点を第2のノードとし、前記第
1のノードを第2の3端子負性抵抗素子のゲートに接続
し、前記第2のノードを第3の3端子負性抵抗素子のゲ
ートに接続し、前記第2及び第3の3端子負性抵抗素子
を電源間に直列接続すると共にその極性を異ならせ、そ
の共通接続点を出力端子とするよう構成した。
第1のノードと前記第2の3端子負性抵抗素子のゲート
との間、又は前記第2のノードと前記第3の3端子負性
抵抗素子のゲートとの間に反転回路を接続し、且つ前記
第2,第3の3端子負性抵抗素子を同一極性のものにし
て構成した。
とゲート電圧によって電圧電流特性を変調可能な第1の
3端子負性抵抗素子の間に第1のトランジスタを接続し
てこれら3者を電源間に直列接続し、前記第1のトラン
ジスタのゲート又はベースをクロック入力端子とし、前
記第1の3端子負性抵抗素子のゲートを信号入力端子と
し、第2の2端子負性抵抗素子とゲート電圧によって電
圧電流特性を変調可能な第2の3端子負性抵抗素子の間
に第2のトランジスタを接続してこれら3者を電源間に
直列接続し、前記第2のトランジスタのゲート又はベー
スを前記第1のトランジスタと前記第1の2端子負性抵
抗素子の共通接続点に接続し、前記第2の3端子負性抵
抗素子のゲートを前記第1のトランジスタと前記第1の
3端子負性抵抗素子の共通接続点に接続し、前記第2の
トランジスタと前記第2の2端子負性抵抗素子との共通
接続点から出力を取り出すよう構成した。
と第2の2端子負性抵抗素子の間に第1のトランジスタ
を接続してこれら3者を電源間に直列接続し、前記第2
の2端子負性抵抗素子の両端に第2のトランジスタを接
続してなり、前記第1のトランジスタのゲート又はベー
スをクロック入力端子とし、前記第2のトランジスタの
ゲート又はベースを信号入力端子として構成した。
第1の2端子負性抵抗素子と前記第2の2端子負性抵抗
素子を、各々複数個を直列接続した2端子負性抵抗素子
直列回路に置換して構成した。
の第1の実施形態の電圧比較回路を示す図であって、2
端子負性抵抗素子ND1、トランジスタTR1、及び3
端子負性抵抗素子NTR1を直列接続し、その両端の端
子1,2に定電圧V1、V2(V1>V2)の電源を接
続したものである。3はクロックVckの入力端子、4は
入力電圧Vinの印加する端子、5は電圧Vpの出力する
端子、6は電圧Vqの出力する端子である。
13(a)に示したように、一定の電圧領域で負性抵抗特
性を持ち、前記したように、電流がピーク電流Ip1を
超えるとブランチAの低電圧側からブランチBの高電圧
側に非連続的にスイッチする。また、ブランチBにおい
て電流が減少していきバレー電流Ivよりも小さくなる
と、ブランチAの低電圧側の方にスイッチする。
図13(b)に示したように、一定の電圧領域で負性抵抗
特性を有し、さらにゲート電圧Vgの増加によって流れ
る電流が増加するようなドーパントN型の特性を持つ。
のゲートにクロックVckとして図14(a)に示したよう
なクロックを加える。クロックVckが低い電圧(VS)
のときは、トランジスタTR1はOFF状態になって電
流は流れないように設定することで、負性抵抗素子ND
1、NTR1ともに低電圧側のブランチA(図13
(a)、(b))の状態にある。
2間を流れる電流が増加する。この電流が負性抵抗素子
ND1、NTR1のうちどちらかのピーク電流を超えて
増加すると、ピーク電流を超えたほうの負性抵抗素子
が、高電圧側にスイッチしてブランチBの状態になる。
ここで、どちらの負性抵抗素子がスイッチするかは、双
方のピーク電流の大小関係で決まり、ピーク電流の小さ
いほうが先にスイッチすることになる。
て変化させることができる。素子ND1のピーク電流を
Ip1、素子NTR1のピーク電流をIp2とすると、し
きい値電圧Vth(Ip1=Ip2となるような入力電圧
Vin)を境にして、Vin<VthのときIp1>Ip2とな
って負性抵抗素子NTR1が高電圧側にスイッチし、V
in>VthのときIp1<Ip2となって負性抵抗素子ND
1が高電圧側にスイッチする。
qの波形は図2(a)に示すようになり、またVin>Vth
のとき出力される同様の波形は図2(b)に示すようにな
る。つまり、端子5、6に相補的に電圧パルスVp、V
qが出力されることが分かる。このような構成によって
RZ型の2種類の相補的な出力を得ることができる。
の実施形態の電圧比較回路を示す図であって、第1の実
施形態の図1の電圧比較回路の後段に、さらに2つの3
端子負性抵抗素子NTR2、NTR3の直列回路からな
るラツチ回路を追加したものである。7,8は定電圧V
3、V4(V3>V4)の電源が接続される端子であ
る。端子5,6は中間ノードとなる。
性を持つ3端子負性抵抗素子であって、ゲート電圧Vq
の増加によって、N字型の電流が増加するような前記し
た図13(b)に示したような電流・電圧特性を持つ。
変調特性を持つ3端子負性抵抗素子であって、素子NT
R3と逆に、図4に示すようにゲート電圧Vpの減少に
よって、電流が増加するような電流・電圧特性を持つ。
R1からなるRZ型の電圧比較回路が端子5,6に図2
(a)に示したような波形の電圧Vp、Vqを出した場合
は、クロックVckが高電圧のとき負性抵抗素子NTR3
が導通して出力電圧VoutはLOWとなり、逆に図2(b)
に示したような波形の電圧Vp、Vqを出した場合は、
クロックVckが高電圧のとき負性抵抗素子NTR2が導
通して出力電圧VoutはHIGHとなり、しかもこれら
の状態はクロックVckが低下してしまった後も保持され
ることになる。つまり、この図3の回路は全体としてN
RZ型の電圧比較回路の動作をすることになる。
の実施形態の電圧比較回路を示す図であって、第2の実
施形態の電圧比較回路の出力端子5にトランジスタTR
2、TR3からなる反転回路を挿入し、さらにラッチ回
路をドーパントN型の負性抵抗素子NTR3、NTR4
で構成したものである。反転回路によって端子5の電圧
Vpは反転して電圧Vp’として出力される。10,1
1は定電圧V5,V6(V5>V6)の電源が接続され
る端子、12は電圧Vp’の現れる端子である。
き、Vin<Vthの場合に出力される電圧Vp’、Vqの
波形は図6(a)に示すようになり、またVin>Vthの場
合に出力される電圧Vp’、Vqの波形は図6(b)に示
すようになる。このため、NTR3、NTR4ともに同
様に、前記の図13(b)に示したドーパントN型の変調
特性を持つ3端子負性抵抗素子で構成することができ
る。なお、反転回路は端子5の接続されたラインに挿入
する代わりに、端子6の接続されたラインに挿入しても
よい。このときは、3端子負性抵抗素子NTR3,NT
R4をドーパントP型の変調特性を有するものに置換す
る。
実施形態の電圧比較回路を示す図であって、第1の実施
形態(図1)に示した回路の後段に、2端子負性抵抗素
子ND2、トランジスタTR4、ドーパントN型の3端
子負性抵抗素子NTR5を直列した同様の回路を接続し
たもの、すなわち、端子5の電圧VpをトランジスタT
R4のゲートに、端子6の電圧Vqを負性抵抗素子NT
R5のゲートに、各々入力させたものである。
能(NRZ型の電圧比較回路)を別の方法で実現したも
のである。第1の実施形態(図1)で説明したように、
負性抵抗素子ND1、NTR1とトランジスタTR1か
らなる直列回路は、電圧Vp、Vqとして、図2(a)、
(b)に示したような波形を出力する。このとき、負性抵
抗素子ND2、NTR5の果たす機能は以下のようなも
のである。
がると電圧Vp、Vqは図8(a)に示すようになる(図
2(a)と同じ)が、この以前、電圧Vpは高い値に保た
れているからトランジスタTR4はON状態に保たれ、
負性抵抗素子ND2、NTR5はいずれか一方のみが高
電圧(ブランチB)側にスイッチした状態が保たれてい
る。負性抵抗素子ND2がブランチBにある場合を、
負性抵抗素子NTR5がブランチBにある場合をとし
て説明する。
のパルスが加えられるから、負性抵抗素子NTR5が導
通してブランチAの低電圧状態になるが、これは、、
いずれの場合でも同様であり、このときの出力電圧V
outは図8(a)の下に示すようになる。
立ち上がると、電圧Vp、Vqは図8(b)に示すように
なる(図2(b)と同じ)。この際、電圧VpがLOWに
なるとき、トランジスタTR4はOFF状態になり、負
性抵抗素子ND2、NTR5ともにブランチAとなり、
出力電圧Voutは、いずれの場合も一旦HIGHに
なる。そして、電圧Vpが再び上昇するときは、電圧V
qがLOWであり、このとき、負性抵抗素子NTR5の
ピーク電流の方が、負性抵抗素子ND2のピーク電流よ
りも小さくなるように設定しておくことにより、負性抵
抗素子NTR5が一旦ブランチBにスイッチすることに
なって、出力電圧VoutはやはりHIGHのまま保たれ
る。
ると、この図7の回路は、NRZ型の電圧比較回路の動
作をしていることが分かる。
実施形態の電圧比較回路を示す図であって、第1の実施
形態(図1)における3端子負性抵抗素子NTR1を、
2端子負性抵抗素子ND3とトランジスタTR5を並列
接続した組み合わせで置き換えたものである。このよう
に2端子負性抵抗素子ND3とトランジスタTR5の2
つの素子で、3端子負性抵抗素子NTR1と同様に、図
13(b)に示したような電流変調が可能になるため、置
きかえることができる。
端子負性抵抗素子の全てについて適用することができ
る。
6の実施形態の電圧比較回路を示す図であって、第1の
実施形態(図1)における2端子負性抵抗素子ND1
を、2端子負性抵抗素子を直列にn個接続した素子群N
Daに置き換え、さらに3端子負性抵抗素子を、2端子
負性抵抗素子を直列にn個接続した素子群NDbとその
両端間に接続したトランジスタTR6の組み合わせに置
き換えたものである。
したように、端子5,6に相補的な多値(2端子負性抵
抗素子の直列数で決まる)の電圧Vp、Vqを得ること
ができる。例えば、クロックVckが立ち上がって素子群
NDaの中の3個の素子が高電圧側のブランチBにスイ
ッチするときは、素子群NDbではn−3個の素子が高
電圧側のブランチBにスイッチする。すなわち、出力電
圧Vpのレベル数は、1個の素子も高電圧側のブランチ
Bにスイッチしないレベルから全部の素子が高電圧側の
ブランチBにスイッチするレベルの合計「n+1」レベ
ルとなる。出力電圧Vqについても同様である。なお、
素子群NDaの素子数と素子群NDbの素子数は必ずし
も一致させなくてもよい。
おいて、2端子負性抵抗素子ND1〜ND3としては共
鳴トンネルダイオードの他にエサキダイオードその他を
使用できる。また、3端子負性抵抗素子NTR1〜NT
R5としては共鳴トンネルトランジスタを使用できる。
さらに、トランジスタTR1〜TR6としては電界効果
トランジスタの他にHEMTやバイポーラトランジスタ
その他を使用できる。
簡素な構成で2つの相補的な出力を出すRZ型の電圧比
較回路を実現できるという効果が有る。さらに、このR
Z型の電圧比較回路を利用することによって、簡素で高
性能なNRZ型の電圧比較回路が実現できるという効果
をもたらす。
路図である。
の電圧Vp、Vqの波形図、(b)は図1の回路において
Vin>Vthのときの電圧Vp、Vqの波形図である。
図である。
NTR2の電流・電圧変調特性図である。
図である。
の電圧Vp’、Vqの波形図、(b)は図5の回路におい
てVin>Vthのときの電圧Vp’、Vqの波形図であ
る。
図である。
の電圧Vp、Vq、Voutの波形図、(b)は図7の回路に
おいてVin>Vthのときの電圧Vp、Vq、Voutの波
形図である。
図である。
路図である。
ときの電圧Vqの波形図、(b)は図10の回路において
Vin>Vthのときの電圧Vpの波形図である。
る。
ND11の電流・電圧特性図、(b)は図12における3
端子負性抵抗素子NTR11の電流・電圧変調特性図で
ある。
図、(b)は図12のRZ電圧比較回路の出力電圧Voutの
波形図である。
る。
TR14からなるラッチ回路のLOWにラツチする際の
負荷曲線図、(b)は図15における素子NTR13、N
TR14からなるラツチ回路のHIGHにラツチする際
の負荷曲線図、(c)は図15における電圧Vm1(又は
Vm2)の波形図である。
子 NTR1〜NTR5,NTR11:3端子負性抵抗素子 TR1〜TR4:トランジスタ
Claims (6)
- 【請求項1】2端子負性抵抗素子とゲート電圧によって
電圧電流特性を変調可能な3端子負性抵抗素子との間に
トランジスタを接続してこれら3者を電源間に直列接続
し、前記トランジスタのゲート又はベースをクロック入
力端子とし、前記3端子負性抵抗素子のゲートを信号入
力端子とし、前記トランジスタのソース或いはエミッタ
及び/又はドレイン或いはコレクタから出力を取り出す
ことを特徴とするRZ型の電圧比較回路。 - 【請求項2】第1の2端子負性抵抗素子とゲート電圧に
よって電圧電流特性を変調可能な第1の3端子負性抵抗
素子の間にトランジスタを接続してこれら3者を電源間
に直列接続し、前記トランジスタのゲート又はベースを
クロック入力端子とし、前記第1の3端子負性抵抗素子
のゲートを信号入力端子とし、前記トランジスタの前記
第1の2端子負性抵抗素子との接続点を第1のノードと
し、前記トランジスタの前記第1の3端子負性抵抗素子
との接続点を第2のノードとし、 前記第1のノードを第2の3端子負性抵抗素子のゲート
に接続し、前記第2のノードを第3の3端子負性抵抗素
子のゲートに接続し、前記第2及び第3の3端子負性抵
抗素子を電源間に直列接続すると共にその極性を異なら
せ、その共通接続点を出力端子としたことを特徴とする
NRZ型の電圧比較回路。 - 【請求項3】請求項2において、 前記第1のノードと前記第2の3端子負性抵抗素子のゲ
ートとの間、又は前記第2のノードと前記第3の3端子
負性抵抗素子のゲートとの間に反転回路を接続し、且つ
前記第2,第3の3端子負性抵抗素子を同一極性のもの
にしたことを特徴とするNRZ型の電圧比較回路。 - 【請求項4】第1の2端子負性抵抗素子とゲート電圧に
よって電圧電流特性を変調可能な第1の3端子負性抵抗
素子の間に第1のトランジスタを接続してこれら3者を
電源間に直列接続し、前記第1のトランジスタのゲート
又はベースをクロック入力端子とし、前記第1の3端子
負性抵抗素子のゲートを信号入力端子とし、 第2の2端子負性抵抗素子とゲート電圧によって電圧電
流特性を変調可能な第2の3端子負性抵抗素子の間に第
2のトランジスタを接続してこれら3者を電源間に直列
接続し、前記第2のトランジスタのゲート又はベースを
前記第1のトランジスタと前記第1の2端子負性抵抗素
子の共通接続点に接続し、前記第2の3端子負性抵抗素
子のゲートを前記第1のトランジスタと前記第1の3端
子負性抵抗素子の共通接続点に接続し、 前記第2のトランジスタと前記第2の2端子負性抵抗素
子との共通接続点から出力を取り出すことを特徴とする
NRZ型の電圧比較回路。 - 【請求項5】第1の2端子負性抵抗素子と第2の2端子
負性抵抗素子の間に第1のトランジスタを接続してこれ
ら3者を電源間に直列接続し、前記第2の2端子負性抵
抗素子の両端に第2のトランジスタを接続してなり、 前記第1のトランジスタのゲート又はベースをクロック
入力端子とし、前記第2のトランジスタのゲート又はベ
ースを信号入力端子としたことを特徴とするRZ型の電
圧比較回路。 - 【請求項6】請求項5において、 前記第1の2端子負性抵抗素子と前記第2の2端子負性
抵抗素子を、各々複数個を直列接続した2端子負性抵抗
素子直列回路に置換したことを特徴とするRZ型の電圧
比較回路。
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JP2008537457A (ja) * | 2005-03-10 | 2008-09-11 | レイセオン・カンパニー | 共鳴トンネルダイオードを有するコンパレータ |
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