JP2008537457A

JP2008537457A - 共鳴トンネルダイオードを有するコンパレータ

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Publication number: JP2008537457A
Application number: JP2008529001A
Authority: JP
Inventors: ルー、ルイス; ワング、キー−チュング
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 2005-03-10
Filing date: 2006-02-17
Publication date: 2008-09-11
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Also published as: NO340332B1; DK1941613T3; US7202708B2; TW200703907A; DE602006015501D1; JP4741672B2; US20060202720A1; EP1941613A1; TWI318054B; EP1941613B1; CA2600411C; CA2600411A1; NO20075081L; WO2007030134A1; KR20070100926A

Abstract

【解決手段】コンパレータは、コンパレータのラッチ素子の抵抗（Ｒ３０１、Ｒ３０２）に直列な２つの共鳴トンネルダイオード（ＲＴＤ、ＲＴＤ３０１、ＲＴＤ３０２）を用いる。２つのＲＴＤダイオード（ＲＴＤ３０１、ＲＴＤ３０２）を抵抗（Ｒ３０１、Ｒ３０２）と直列に挿入することによって、第１、第２ＲＴＤダイオードの負抵抗が、抵抗およびラッチの実効的なＲＤ時定数を減じて、コンパレータのラッチモードの間、別の設計によって実現される場合よりも高速の再生につながる。
【選択図】図３

Description

本発明は、コンパレータ回路に関する。より詳しくは、本発明は、ＲＣ時定数を最小とするとともに高速に再生を行なうための共鳴トンネルダイオードを有する高速アナログ電圧コンパレータに関する。

クロックトラッチコンパレータを実現する一般的な先行技術においては、クロック信号によって、コンパレータをサンプルモードとラッチモードとの間で切り替えることである。サンプルモードでは、コンパレータは、比較的低い増幅率を有し、出力は信号入力に追従する。このコンパレータがラッチモードへと切り替えられるとき、正のフィードバックが有効とされて、任意の小さな信号が再生され、ラッチが最大の出力振幅へと駆動される。これにより、信号が後段の論理によって正確に決定される。

図１および図２は、Albert E. Cosand (米国特許第6,597,303号明細書)によって提案された、再生のためにトランジスタと抵抗を用いるコンパレータ回路を示している。より高速に再生を行なうことが望ましいのだが、図１および図２のコンパレータ回路の再生時間は、抵抗（抵抗および寄生抵抗を含むＲ）とトランジスタの寄生容量（Ｃ）とによって決定されるＲＣ時定数によって制限される。単位が秒のＲＣ時定数の値は、単位がオームの回路抵抗と単位がファラドの回路容量によって、数学的にｔ＝ＲＣによって表現されるものと等しい。

アナログ電圧コンパレータは、クロス接続された再生ラッチ回路の抵抗と直列な共鳴トンネルダイオードを有する。共鳴トンネルダイオードは、負の抵抗を有し、この負の抵抗は、事実上、ＲＣ回路遅延の抵抗成分を、幾らか打ち消す。

一実施形態では、クロス接続された再生ラッチ回路は、第１、第２トンネルダイオード／抵抗ペアを含んでいる。このクロス接続された再生ラッチ回路は、第１、第２バイポーラトランジスタを含んでいる。（ａ）この第１バイポーラトランジスタのコレクタおよび第２バイポーラトランジスタのベースは、第１トンネルダイオード／抵抗ペアと接続されている。（ｂ）第２バイポーラトランジスタのコレクタおよび第１バイポーラトランジスタのベースは、第２トンネルダイオード／抵抗ペアのベースと接続されている。（ｃ）第１バイポーラトランジスタのエミッタは、第２バイポーラトランジスタのエミッタと接続されている。

別の実施形態では、バイポーラトランジスタは、ｎチャネル金属酸化物電界効果型（ＮＭＯＳ−ＦＥＴ）トランジスタによって置換されている。

図１および図２は、米国特許第6,597,303号明細書の従来技術のコンパレータ回路を示している。

図１の従来技術のコンパレータにおいて、基本再生ループ、すなわちラッチ回路は、クロス接続されたトランジスタＱ１０１、Ｑ１０２、および抵抗Ｒ１０１、Ｒ１０２を含んでいる。

サンプルモードの間、入力信号ＩＮ、ＩＮＸは、トランジスタＱ１０３、Ｑ１０４のベースにそれぞれ入力される。出力信号ＯＵＴ、ＯＵＴＸは、コレクタＱ１０３、Ｑ１０４からそれぞれ取り出される。Ｑ１０３、Ｑ１０４のベースでの入力電圧の差は、抵抗Ｒ１０１、Ｒ１０２へと繋がってサンプルモードからラッチモードへの移行の際のラッチ回路の初期入力電圧となる。サンプルモードの間、電流源Ｉｓ１０１からの電流はスイッチトランジスタＱ１０５および縮退（degenerate）抵抗Ｒ１０５、Ｒ１０６を通り、入力から出力への電圧増幅が得られる。サンプルモードからラッチ（再生）モードへの移行は、クロック入力ＣＬＫ、ＣＬＫＸが切り替えられたときに起こり、電流の流れをラッチイネーブルトランジスタＱ１０６を通ってクロス接続されたトランジスタＱ１０１、Ｑ１０２へと変えて、これにより正のフィードバック（再生）が可能となる。

従来技術の図２のコンパレータでは、基本再生ループ、すなわちラッチ回路は、クロス接続されたトランジスタＱ２０１、Ｑ２０２、抵抗Ｒ２０１、Ｒ２０２を含んでいる。

サンプルモードの間、入力信号ＩＮ、ＩＮＸは、トランジスタＱ２０３、Ｑ２０４のベースにそれぞれ入力される。出力信号ＯＵＴ、ＯＵＴＸは、コレクタＱ２０３、Ｑ２０４からそれぞれ取り出される。Ｑ２０３、Ｑ２０４のベースでの入力電圧の差は、抵抗Ｒ２０１、Ｒ２０２へと繋がってサンプルモードからラッチモードへの移行の際のラッチ回路の初期入力電圧となる。サンプルモードの間、電流源Ｉｓ２０１からの電流はスイッチトランジスタＱ２０５および縮退抵抗Ｒ２０５、Ｒ２０６を通り、入力から出力への電圧増幅が得られる。サンプルモードからラッチ（再生）モードへの移行は、クロック入力ＣＬＫ、ＣＬＫＸが切り替えられたときに起こり、電流の流れをラッチイネーブルトランジスタＱ２０６を通ってクロス接続されたトランジスタＱ２０１、Ｑ２０２へと変えて、これにより正のフィードバック（再生）が可能となる。

図１および図２のコンパレータ回路において、正のフィードバックが有効になっているときの再生レートは、クロス接続されたトランジスタ（Ｑ１０１とＱ１０２、またはＱ２０１とＱ２０２）のコレクタ端子間の電圧差の比率により決定される。この比率は、引き下げ用電流源（Ｉｓ１０１またはＩｓ２０１）およびクロス接続されたトランジスタ（Ｑ１０１とＱ１０２、またはＱ２０１とＱ２０２）を駆動するための引き上げ用抵抗（Ｒ１０１とＲ１０２、またはＲ２０１とＲ２０２）により制限されるバイアス電流と、Ｑ１０３およびＱ１０４またはＱ２０３およびＱ２０４のコレクタ端子での総容量と、を含む要素によって決定される。

したがって、再生速度は、事実上、抵抗Ｒ１０１およびＲ１０２、またはＲ２０１およびＲ２０２と、クロス接続されたトランジスタ（Ｑ１０１とＱ１０２、またはＱ２０１とＱ２０２）の寄生容量と、による実効的なＲＣ時定数によって制限される。

図３は、本明細書の一実施形態に係る、共鳴トンネルダイオードを有するコンパレータを示している。

再生ループ、すなわちクロス接続された再生ラッチは、バイポーラ接合トランジスタ（ＢＪＴ）Ｑ３０１、Ｑ３０２と、抵抗Ｒ３０１、Ｒ３０２に直列に挿入された共鳴トンネルダイオードＲＴＤ３０１、ＲＴＤ３０２と、を含んでいる。第１共鳴トンネルダイオードＲＴＤ３０１のアノードは、抵抗Ｒ３０１の一端と接続されている。第２共鳴トンネルダイオードＲＴＤ３０２のアノードは、抵抗Ｒ３０２の一端と接続されている。

入力信号ＩＮ、ＩＮＸは、トランジスタＱ３０３、Ｑ３０４のベースにそれぞれ入力されている。出力信号ＯＵＴ、ＯＵＴＸは、Ｑ３０３、Ｑ３０４のコレクタからそれぞれ取り出される。バイアス電圧源ＶＳ３０１は、Ｑ３０１のベースおよび第２共鳴トンネルダイオードＲＴＤ３０２のカソードと接続されている。同様に、バイアス電圧源ＶＳ３０２は、Ｑ３０２のベースおよび第１共鳴トンネルダイオードＲＴＤ３０１のカソードと接続されている。電圧源ＶＳ３０１、ＶＳ３０２は、クロス接続された再生ラッチトランジスタＱ３０１、Ｑ３０２にバイアスを与える。

サンプルモードの間、Ｑ３０３、Ｑ３０４のベースの入力電圧の差は、抵抗Ｒ３０１、Ｒ３０２へと繋がってクロス接続されたラッチトランジスタＱ３０１、Ｑ３０２の初期電圧となる。電流源Ｉｓ３０１からの電流はスイッチトランジスタＱ３０５と、抵抗Ｒ３０５、Ｒ３０６とを、通って回路電圧を適切なレベルに維持する。サンプルモードからラッチ（再生）モードへの移行は、クロックＣＬＫ、ＣＬＫＸが切り替わったときに起こり、電流の流れをラッチイネーブルトランジスタＱ３０６へ、クロス接続されたトランジスタＱ３０５、Ｑ３０６へと変えて、これにより正のフィードバックが可能となる。

上記したように、トンネルダイオードＲＴＤ３０１、ＲＴＤ３０２は、抵抗Ｒ３０１、Ｒ３０２と直列になっている。トンネルダイオードは、共鳴トンネリングを利用して、フォワードバイアス特性を提供する。小さなフォワードバイアス電圧が、トンネルダイオードの両端に印加されると、トンネルダイオードは電流を流し始める。フォワードバイアス電圧が増加すると、電流は、増加して、ピーク電流（Ｉｐ）と呼ばれるピーク値に達する。フォワードバイアス電圧がもう少し増加すると、電流は、バレー（谷）電流（Ｉｖ）と呼ばれる低い点に達するまで減少する。フォワードバイアス電圧がさらに増加すると、電流は再び増加を始めて、このときは別の「バレー」へと減少しない。トンネルダイオードをＩｐ、Ｉｖへと駆動するのに必要なフォワード電圧は、ピーク電圧（Ｖｐ）、バレー電圧（Ｖｖ）として、それぞれ知られている。印加電圧が増加している間に電流が減少する領域（水平軸においてＶｐとＶｖとの間）は、負抵抗領域として知られている。ＲＴＤ３０１、ＲＴＤ３０２の負抵抗は、抵抗Ｒ３０１、Ｒ３０２のＲを事実上減少させることによって再生時定数ＲＣを減少させ、これによって図１および図２中のコンパレータよりも高速に再生を行なえる。

図３のコンパレータは、デルタシグマアナログデジタルコンバータ（ＡＤＣ）に適用することができる。デルタシグマＡＤＣは、フィードバックループ内に設けられて信号帯域外の量子化雑音を除去するためのアナログループフィルタを伴った低解像度ＡＤＣ（通常はコンパレータ）を用いている。１ビットＡＤＣ（コンパレータ）は超線形特性を有するので、このタイプのＡＤＣは、信号帯域において非常に高い線形性および解像度を達成できる。通常、デルタシグマＡＤＣのサンプリングレートは１ビットＡＤＣ（コンパレータ）の速度によって制限される。インジウムリンへテロ接合バイポーラトランジスタ（ＩｎＰＨＢＴ）技術を用いて実現された図３のＲＴＤコンパレータを用いると、４０ＧＨｚのサンプリングレートを実現できる。

このコンパレータは、連続近似およびフラッシュコンバータを含む他のタイプの高速ＡＤＣにも適用できる。

図４は、他の実施形態に係る、共鳴トンネルダイオードを有し、コンパレータの各側用の分離サンプルモードスイッチトランジスタＱ４０５、Ｑ４０７を有するコンパレータを示している。

再生ループ、すなわちクロス接続された再生ラッチは、トランジスタＱ４０１、Ｑ４０２、および抵抗４０１、４０２に直列に挿入された共鳴トンネルダイオードＲＴＤ４０１、ＲＴＤ４０２を含んでいる。第１共鳴トンネルダイオードＲＴＤ４０１のアノードは、抵抗Ｒ４０１の一端と接続されている。第２共鳴トンネルダイオードＲＴＤ４０２のアノードは、抵抗Ｒ４０２の一端と接続されている。

入力信号ＩＮ、ＩＮＸは、トランジスタＱ４０３、Ｑ４０４のベースに、それぞれ入力されている。出力信号ＯＵＴ、ＯＵＴＸは、Ｑ４０３、Ｑ４０４のコレクタから、それぞれ取り出される。バイアス電圧源ＶＳ４０１は、Ｑ４０１のベースおよび第２共鳴トンネルダイオードＲＴＤ４０２のカソードと接続されている。同様に、バイアス電圧源ＶＳ４０２は、Ｑ４０２のベースおよび第１共鳴トンネルダイオードＲＴＤ４０１のカソードと接続されている。電圧源ＶＳ４０１、ＶＳ４０２は、クロス接続された再生ラッチトランジスタＱ４０１、Ｑ４０２をバイアスする。

サンプルモードの間、Ｑ４０３、Ｑ４０４のベースでの入力電圧の差は、抵抗Ｒ４０１、Ｒ４０２と繋がって、クロス接続された再生ラッチトランジスタＱ４０１、４０２の初期電圧となる。電流源Ｉｓ４０１からの電流は、スイッチトランジスタＱ４０５、Ｑ４０７を通ってＱ４０３、Ｑ４０４に至り、エミッタフォロワとして振舞う。サンプルモードからラッチ（再生）モードへの移行は、クロック入力ＣＬＫ、ＣＬＫＸが切り替わったときに起こり、電流の流れラッチイネーブルトランジスタＱ４０６を通ってクロス接続されたトランジスタＱ４０１、Ｑ４０２へと変えて、これにより正のフィードバックが可能となる。

図４の実施形態は、ラッチトランジスタでの初期電圧の差がより大きいという点で、図３の実施形態よりも有利である。図４の実施形態によって、このコンパレータは、より高速の再生レートを有し、より高速な反応を行なう。

図５は、アナログコンパレータの別の実施形態を示している。第１共鳴トンネルダイオードＲＴＤ５０１のカソードは、抵抗Ｒ５０１の一端と接続されている。第２共鳴トンネルダイオードＲＴＤ５０２のカソードは、抵抗Ｒ５０２の第１端と接続されている。抵抗Ｒ５０５は、Ｑ５０３のエミッタと接続されている。抵抗Ｒ５０６は、Ｑ５０４のエミッタと接続されている。抵抗Ｒ５０５、Ｒ５０６は、Ｑ５０３、Ｑ５０４のエミッタをサンプルモードスイッチＱ５０５と接続する。

サンプルモードにおいて、電流源Ｉｓ５０１からの電流は、トランジスタＱ５０５を通るように誘導され、抵抗Ｒ５０５、Ｒ５０６によって、それぞれＱ５０３、Ｑ５０４のエミッタに向けて分流される。Ｑ５０３、Ｑ５０４のベースでの入力電圧の差は、ラッチトランジスタＱ５０１、Ｑ５０２のコレクタへと接続される。

ラッチモードにおいて、電流源Ｉｓ５０１からの電流は、トランジスタＱ５０６を通って、クロス接続されたラッチトランジスタＱ５０１、Ｑ５０２へと誘導される。ラッチトランジスタＱ５０１、Ｑ５０２は、信号を決定する。そして、ラッチトランジスタＱ５０１、Ｑ５０２からの情報は、ここではカスコードアンプとして動作するＱ５０３、Ｑ５０４によって増幅され、出力負荷Ｒ５０３、Ｒ５０４、および出力端子ＯＵＴ、ＯＵＴＸへと流れる。

図６は、（図３のＲＴＤ３０２のような）ＲＴＤダイオードのＩＶ曲線を示している。曲線（Ｉ）は、理想の曲線である。曲線（ＩＩ）は、測定された曲線である。ＲＴＤダイオードは、０．３Ｖ乃至０．７Ｖの間で負の抵抗を示す。図３乃至図５、図７、図９のコンパレータは、この領域における負の抵抗を用いて、関連する時定数を減少させる。

図７は、コンパレータの別の実施形態を示している。図７において、入力信号ＩＮ、ＩＮＸの間の差は、サンプルモードの間、差動ペアＱ７０５、Ｑ７０６によって増幅され、トランジスタＱ７０３、Ｑ７０４を介してラッチトランジスタＱ７０１、Ｑ７０２と接続されている。

ラッチ回路は、クロス接続されたラッチトランジスタＱ７０１、Ｑ７０２を含み、Ｑ７０１、Ｑ７０２が飽和することを回避するためのエミッタフォロワバイアストランジスタＱ７１１、Ｑ７１２を有している。また、サンプルモード電流誘導トランジスタＱ７０７、Ｑ７１３およびラッチモード電流誘導トランジスタＱ７０８も含まれている。

ＣＬＫ、ＣＬＫＸ間の電圧の差は、「クロック電圧」である。クロック電圧は、コンパレータが入力ＩＮ、ＩＮＸでの電圧差をセンスするのか（サンプルモード）、正のフィードバックを有効にしてコンパレータが出力において最大の論理値の振幅を再生するのか（ラッチモード）、を制御する。

クロック電圧がハイのとき、図７のコンパレータは、サンプルモードにある。電流源Ｉ２からの電流は、トランジスタＱ７０９を通って入力差動ペアＱ７０５、Ｑ７０６へと誘導される。電流源Ｉ１からの電流は、サンプルモード電流誘導トランジスタＱ７０７、Ｑ７１３を通ってＱ７０３、Ｑ７０４へと誘導される。

電流源Ｉ３は、エミッタフォロワＱ７１１をバイアスするために用いられる。電流源Ｉ４は、エミッタフォロワＱ７１２をバイアスするために用いられる。サンプルモードでは、ＩＮ、ＩＮＸ間の入力電圧は、差動増幅器Ｑ７０５−Ｑ７０６＋Ｒ７０７−Ｒ７０８によって増幅され、増幅された信号は、Ｑ７０３、Ｑ７４０のベースに印加される。増幅された、Ｑ７０３、Ｑ７０４のベースでの信号電圧の差は、これらのトランジスタのエミッタで近い形で複製される。この増幅された信号は、そして、ラッチトランジスタＱ７０１、Ｑ７０２のコレクタに現れる。

クロック電圧がローに切り替えられると、図７のコンパレータは、ラッチ状態（すなわち再生モード）にあり、電流源Ｉ２、Ｉ１からの電流は、トランジスタＱ７０８、Ｑ７１０を通ってＱ７０１、Ｑ７０２のエミッタに共通のノードへと誘導される。これによって、クロス接続された再生ラッチトランジスタＱ７０１、Ｑ７０２が動作してＱ７０１、Ｑ７０２のコレクタ間の電圧差が、ほぼ全ての電流がトランジスタＱ７０１、Ｑ７０２の一方を介してカスコードトランジスタＱ７０３、Ｑ７０４へ、そしてＯＵＴ、ＯＵＴＸでの出力負荷へと流れる状態になるまで、再生を伴って増幅される。

図７のコンパレータの再生レートは、トランジスタＱ７０１、Ｑ７０２、Ｑ７１１、Ｑ７１２の寄生容量からなる実効的なＲＣ時定数と、抵抗Ｒ７０１、Ｒ７０２の抵抗によって制限される。しかしながら、ＲＴＤダイオードＲＴＤ７０１、ＲＴＤ７０２が、抵抗Ｒ７０１、Ｒ７０２と直列になっているので、これらの負抵抗がＲ７０１、Ｒ７０２の実効的ＲＣ時定数を減少させ、より速い再生時間へとつながる。

図７の実施形態においては、入力信号は、クロック信号がローのときＱ７０３、Ｑ７０４のベースから分離されるので、入力電圧の変化は、ラッチの状態を邪魔しない。各ＶＥＥは、クロス接続された再生ラッチに対して負の電源を供給する。

図８は、本明細書のコンパレータの別の実施形態を示している。図８の回路は、図３乃至図５の回路と、バイポーラトランジスタに代えて電界効果型トランジスタを用いていることを除いて同じ機能を実行する。図８において、再生ループ、すなわちクロス接続された再生ラッチは、トランジスタＭ１、Ｍ２、および共鳴トンネルダイオードＲＴＤ８０１、ＲＴＤ８０２を具備する。入力信号ＩＮ、ＩＮＸは、トランジスタＭ３、Ｍ４のゲートにそれぞれ入力される。出力信号ＯＵＴ、ＯＵＴＸは、Ｍ３、Ｍ４のドレインから、それぞれ取り出される。電圧源ＶＳ８０１はＭ１のゲートおよびＲＴＤ８０２と接続される。電圧源ＶＳ８０２はＭ２のゲートおよびＲＴＤ８０１と接続される。電圧源ＶＳ８０１、ＶＳ８０２は、図８のクロス接続された再生ラッチをバイアスする。Ｍ３、Ｍ４のゲートでの入力電圧の差は、トンネルダイオードＲＴＤ８０１、ＲＴＤ８０２に繋がって、ラッチモードへの移行の際のクロス接続された再生ラッチの初期入力電圧となる。ラッチモードへの移行の際、トンネルダイオードＲＴＤ８０１、ＲＴＤ８０２は、トランジスタＭ３、Ｍ４の寄生抵抗を、事実上、減少させて、弱い差動信号を高速に決定することが可能となる。トランジスタＭ５、Ｍ７は、Ｍ３、Ｍ４に電流を供給するために動作する。Ｍ３、Ｍ４は、サンプルモードでソースフォロワとして動作する。トランジスタＭ５、Ｍ７がオフすると、Ｍ６は、ラッチモード中、Ｍ１、Ｍ２のクロス接続されたラッチを有効にする。

各トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７は、ｎチャネル電界効果型トランジスタ（ＦＥＴ）である。ＶＤＤは、回路に対して正の電源を供給する。

図９は、本明細書のコンパレータの別の実施形態を示している。図９の回路は、接合電界効果型トランジスタを用いて、図３乃至図５の回路と同様の機能を実行する。図９において、再生ループ、すなわちクロス接続された再生ラッチは、トランジスタＭ９０１、Ｍ９０２、および共鳴トンネルダイオードＲＴＤ９０１、９０２を具備する。入力信号ＩＮ、ＩＮＸは、トランジスタＭ９０３、Ｍ９０４のゲートへと、それぞれ入力される。出力信号ＯＵＴ、ＯＵＴＸは、Ｍ９０３、Ｍ９０４のドレインから、それぞれ取り出される。電圧源ＶＳ９０１は、Ｍ９０１のゲートおよびＲＴＤ９０２と接続される。電圧源ＶＳ９０２は、Ｍ９０２のゲートおよびＲＴＤ９０１と接続される。電圧源ＶＳ９０１、ＶＳ９０２は、図９のクロス接続された再生ラッチをバイアスする。Ｍ９０３、Ｍ９０４のゲートでの入力電圧の差は、ダイオードＲＴＤ９０１、ＲＴＤ９０２へと繋がって、ラッチモードへの移行の際のクロス接続された再生ラッチの初期入力電圧となる。ラッチモードへの移行の際、トンネルダイオードＲＴＤ９０１、ＲＴＤ９０２は、トランジスタＭ９０３、Ｍ９０４の寄生抵抗を、事実上、減少させて、弱い差動信号を高速に決定することが可能となる。トランジスタＭ９０５、Ｍ９０７は、電流をＭ９０３、Ｍ９０４に供給する。Ｍ９０３、Ｍ９０４は、サンプルモードにおいてソースフォロワとして動作する。トランジスタＭ９０５、Ｍ９０７がオフすると、Ｍ９０６は、ラッチモードにおいてＭ９０１、Ｍ９０２のクロス接続された再生ラッチを有効にする。

各トランジスタＭ９０１、Ｍ９０２、Ｍ９０３、Ｍ９０４、Ｍ９０５、Ｍ９０６、Ｍ９０７は、ｎチャネル接合電界効果型トランジスタ（ＪＦＥＴ）である。ＶＤＤは、回路に正の電源を供給する。

本書類の目的のために、トランジスタの「制御端子」は、バイポーラトランジスタのベース、または電界効果型トランジスタのゲートを含んでいる
図３乃至図５、図７乃至図９に係る実施形態は、バイポーラ接合トランジスタ、ｎチャネル金属酸化物半導体（ＮＭＯＳ）ＦＥＴ、ｎチャネルＪＦＥＴの観点から説明された。当業者は、同等の回路が、ＰＮＰトランジスタで、インジウムリンを除くシリコン、シリコンゲルマニウム、ガリウム砒素などの半導体材料内に作製された共鳴トンネルダイオードおよびＮＰＮまたはＰＮＰバイポーラトランジスタまたはヘテロ接合バイポーラトランジスタで、何れかの極性のＦＥＴまたはＪＦＥＴで、またはこれらの装置のタイプの組み合わせで、実現し得ることを理解するであろう。同様に、同等な回路がガリウム砒素金属半導体電界効果型トランジスタ（ＭＥＳＦＥＴ）技術で実現されてもよい。

当業者は、間に何も接続することなく直列になっている抵抗およびトンネルダイオードを有する、図５に示すようなトポロジーにおいて、トンネルダイオードおよび抵抗は、回路機能を損なうことなく交換されてもよいことを理解するであろう。

上記の記載において、これらの記載の範疇から逸脱することなく、変更が行なわれてもよい。よって、上記の記載に含まれているまたは添付の図面に示されている事項は、例示的なものであって限定的な観点から解釈されるべきでないことに留意されたい。特許請求の範囲は、本明細書に記載されている包括的および具体的な特徴を全て網羅することが意図されており、文言によっては方法およびシステムの範囲の中間に位置すると言える、方法およびシステムの範囲の言及も、全て含まれることが意図されている。

コンパレータ回路の先行技術を示している。コンパレータ回路の別の先行技術を示している。一実施形態に係る、共鳴トンネルダイオードを有するコンパレータの省略された回路図を示している。別の実施形態に係る、共鳴トンネルダイオードを有するコンパレータの省略された回路図を示している。さらに別の実施形態に係る、共鳴トンネルダイオードを有するコンパレータの省略された回路図を示している。共鳴トンネルダイオードの負抵抗を示す、電流対電圧のプロットである。差動プリアンプを有する一実施形態に係る、共鳴トンネルダイオードを有するコンパレータの省略された回路図を示している。絶縁ゲート電界効果型トランジスタを有する一実施形態に係る、共鳴トンネルダイオードを有するコンパレータの省略された回路図を示している。接合電界効果型トランジスタを有する一実施形態に係る、共鳴トンネルダイオードを有するコンパレータの省略された回路図を示している。

Claims

第１トランジスタ（Ｑ３０１）および第２トランジスタ（Ｑ３０２）と、
第１抵抗（Ｒ３０１）と直列で、第１抵抗ダイオードペアを形成する第１共鳴トンネルダイオード（ＲＴＤ３０１）と、
第２抵抗（Ｒ３０２）と直列で、第２抵抗ダイオードペアを形成する第２共鳴トンネルダイオード（ＲＴＤ３０２）と、
を具備し、
前記第１、第２トランジスタは、ラッチとしてクロス接続されており、
前記第１抵抗ダイオードペアは、前記第１トランジスタ（Ｑ３０１）に対する負荷として接続されており、
前記第２抵抗ダイオードペアは、前記第２トランジスタ（Ｑ３０２）に対する負荷として接続されている、
アナログ電圧コンパレータ。
第３（Ｑ３０３）、第４（Ｑ３０４）トランジスタをさらに具備し、
前記第３トランジスタ（Ｒ３０３）は、フォロワとして接続されて、サンプリングモード中、信号を前記第１トランジスタ（Ｑ３０１）へと通し、ラッチモード中、カスコード増幅器として信号を出力に接続し、
前記第４トランジスタ（Ｑ３０４）は、フォロワとして接続されて、サンプリングモード中、第２信号を前記第３トランジスタ（Ｑ３０３）へと通し、ラッチモード中、カスコード増幅器として信号を出力に接続する、
請求項１のコンパレータ。
サンプルモードとラッチモードとを有し、第１コンパレータ入力と、第２コンパレータ入力と、第１コンパレータ出力と、第２コンパレータ出力とを有するコンパレータであって、
ラッチモードの間、前記第１コンパレータ入力と前記第２コンパレータ入力との間の差を示す差動信号を再生するためのクロス接続された再生ラッチを具備し、
前記クロス接続された再生ラッチは、
第１（Ｒ３０１．Ｒ４０１、Ｒ５０１）、第２（Ｒ３０２、Ｒ４０２、Ｒ５０２）抵抗と、
前記第１抵抗と直列に接続されて第１抵抗ダイオードペアを形成する第１共鳴トンネルダイオード（ＲＴＤ３０１、ＲＴＤ４０１、ＲＴＤ５０１）、および前記第２抵抗と直列に接続されて第２抵抗ダイオードペアを形成する第２共鳴トンネルダイオード（ＲＴＤ３０２、ＲＴＤ４０２、ＲＴＤ５０２）と、
第１（Ｑ３０１、Ｑ４０１、Ｑ５０１）、第２（Ｑ３０２、Ｑ４０２、Ｑ５０２）トランジスタであって、前記第１トランジスタのコレクタおよび前記第２トランジスタのベースは前記第１抵抗ダイオードペアの第１端子と接続され、前記第２トランジスタのコレクタおよび前記第１トランジスタのベースは前記第２抵抗ダイオードペアの第１端子と接続され、前記第１トランジスタのエミッタは前記第２トランジスタのエミッタと接続される、第１、第２トランジスタと、
前記第１抵抗ダイオードペアの第２端子と接続された第３トランジスタ（Ｑ３０３、Ｑ４０３、Ｑ５０３）と、
前記第２抵抗ダイオードペアの第２端子と接続された第４トランジスタ（Ｑ３０４、Ｑ４０４、Ｑ５０４）と、
前記コンパレータを前記サンプルモードと前記ラッチモードとの間で切り替えるための電流切り替え回路（Ｑ３０５、Ｑ３０６）と、
を具備し、前記第３、第４トランジスタは、前記サンプルモードの間、前記差動信号を前記ラッチへと接続し、前記ラッチモードの間、ラッチ状態を前記出力に接続するためのカスコード増幅器として動作可能である、
コンパレータ。
前記第１抵抗ダイオードペアの端子は前記第３トランジスタ（Ｑ３０３、Ｑ４０３、Ｑ５０３）と接続され、前記第２抵抗ダイオードペアの端子は前記第４トランジスタと接続されている、請求項３のコンパレータ。
前記電流切り替え回路（Ｑ３０５、Ｑ３０６）と接続された第１電流生成器（Ｉｓ３０１）をさらに具備し、前記電流切り替え回路は、前記ラッチモードの間、電流を前記第１電流生成器から前記再生ラッチへと誘導する、請求項３のコンパレータ。
前記電流切り替え回路は、サンプルモードの間、電流を前記第１電流生成器から前記第３、第４バイポーラトランジスタへと誘導して前記第３、第４トランジスタをバイアスする、請求項５のコンパレータ。
前記第３、第４トランジスタと接続され、前記ラッチモードの間に前記第１、第２入力信号を受け取るとともに前記第１、第２入力信号を前記再生ラッチから分離する入力バッファをさらに具備する、請求項５のコンパレータ。
それぞれが第１端子、第２端子、制御端子を有する第１（Ｑ４０１）、第２（Ｑ４０２）、第３（Ｑ４０３）、第４（Ｑ４０４）、第５（Ｑ４０５）、第６（Ｑ４０６）、第７トランジスタ（Ｑ４０７）と、
電流源（Ｉｓ４０１）と、
直列なトンネルダイオードおよび抵抗を各々が具備する第１、第２抵抗ダイオードペアと、
を具備し、
前記第１トランジスタの前記第１端子は前記第２トランジスタの前記制御端子と接続され、前記第２トランジスタの前記第１端子は前記第１トランジスタの前記制御端子と接続され、前記第２トランジスタの前記第２端子は前記第１トランジスタの前記第２端子と接続され、
前記第１抵抗ダイオードペアの第１端子は前記第１トランジスタの前記第１端子と接続され、前記第２抵抗ダイオードペアの第１端子は前記第２トランジスタの前記第１端子と接続され、
前記第１抵抗ダイオードペアの第２端子は前記第５トランジスタの前記第２端子と接続され、前記第２抵抗ダイオードペアの第２端子は前記第６トランジスタの前記第２端子と接続され、
前記電流源は前記第３トランジスタの前記第２端子と接続され、前記第３トランジスタの前記第１端子は前記第１、第２トランジスタの前記第２端子と接続され、前記電流源は前記第４トランジスタの前記第２端子および前記第７トランジスタの前記第２端子と接続され、
前記第４トランジスタの前記第１端子は、サンプルモードの間、前記第５トランジスタの前記第２端子にバイアス電流を供給するために接続される、
コンパレータ。
前記第７トランジスタの前記第１端子は、サンプルモードの間、前記第６トランジスタの前記第２端子にバイアス電流を供給するために接続されて、請求項８のコンパレータ。
前記第７トランジスタの前記第１端子は前記第６トランジスタの前記第２端子にバイアス電流を供給するために接続され、前記第７トランジスタの前記第２端子は前記第４トランジスタの前記第２端子と接続され、前記第７トランジスタの前記制御端子は前記第４トランジスタの前記制御端子と接続される、請求項８のコンパレータ。