KR20160103900A - 래치 회로 및 래치 회로를 동작시키는 방법 - Google Patents

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Abstract

래치 회로는, 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 제2 출력 노드, 제1 출력 노드와 제2 출력 노드 사이에 연결된 제1 스위칭 디바이스, 그리고 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 및 제2 출력 노드와 연결된 제1 증폭 회로를 포함한다. 제1 스위칭 디바이스는 클록 신호의 제1 상태에 응답하여 턴온되고 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된다. 제1 증폭 회로는 클록 신호의 제1 상태에 응답하여 제1 입력 노드 및 제2 입력 노드의 전압 레벨에 기초하여 제1 스위칭 디바이스 양단에 전압 차이를 야기하도록 구성된다.

Description

래치 회로 및 래치 회로를 동작시키는 방법{LATCH CIRCUIT AND METHOD OF OPERATING THE LATCH CIRCUIT}
본 발명은 래치(latch) 회로 및 래치 회로를 동작시키는 방법에 관한 것이다.
래치 회로는 입력 신호를 논리 값의 형태로 유지하거나 리타임(retime)하도록 구성되는 회로이다. 통신 및 고성능 연산을 포함한 혼합 신호 회로 애플리케이션과 같은 일부 애플리케이션에서, 래치 회로는 10 Gb/s 이상의 데이터 레이트를 갖는 신호를 처리하기 위해 사용된다. 이러한 애플리케이션에서, 전류 모드 로직(CML; current-mode logic) 래치 회로가 종종 사용된다. 그러나, 많은 애플리케이션에서, CML 래치 회로는 직류(DC; direct current) 전력 경로를 가지며, CMOS(complementary metal oxide semiconductor) 대응부보다 더 높은 전력을 소비한다.
래치 회로는, 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 제2 출력 노드, 제1 출력 노드와 제2 출력 노드 사이에 연결된 제1 스위칭 디바이스, 그리고 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 및 제2 출력 노드와 연결된 제1 증폭 회로를 포함한다. 제1 스위칭 디바이스는 클록 신호의 제1 상태에 응답하여 턴온되고 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된다. 제1 증폭 회로는 클록 신호의 제1 상태에 응답하여 제1 입력 노드 및 제2 입력 노드의 전압 레벨에 기초하여 제1 스위칭 디바이스 양단에 전압 차이를 야기하도록 구성된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들은 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 래치 회로의 회로도이다.
도 2는 일부 실시예에 따른 도 1의 래치 회로의 다양한 노드에서의 신호 차트이다.
도 3은 일부 실시예에 따른 또다른 래치 회로의 회로도이다.
도 4는 일부 실시예에 따른 마스터-슬레이브(master-slave) 플립플롭(flip-flop) 회로의 기능 블록도이다.
도 5a 내지 도 5d는 일부 실시예에 따른 도 4의 기능 블록도에 기초하여 구현되는 예시적인 마스터-슬레이브 플립플롭 회로의 회로도이다.
도 6은 일부 실시예에 따른 래치 회로 또는 플립플롭 회로를 동작시키는 방법의 흐름도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
일부 실시예에서, 래치 회로는 래치 회로의 비반전 출력 노드와 반전 출력 노드 사이에 스위칭 디바이스를 갖는다. 스위칭 디바이스는 사전 평가(pre-evaluate) 단계 동안 출력 노드에서의 전압 레벨을 풀 스윙(full-swing) 전압 차이보다 더 작은 전압 차이를 갖게 하도록 턴온(turn on)되고, 재생(regenerate) 단계 동안 턴오프(turn off)된다. 스위칭 디바이스를 가짐으로써, 본 출원에 따른 래치 회로는 CMOS 대응부에 필적할 만한 전력 소비 레벨 및 CML 대응부에 필적할 만한 동작 속도를 갖는다.
도 1은 일부 실시예에 따른 래치 회로(100)의 회로도이다. 래치 회로(100)는, 제1 전원 공급 노드(102), 제2 전원 공급 노드(104), 제1 입력 노드(112), 제2 입력 노드(114), 제1 출력 노드(122), 제2 출력 노드(124), 제1 출력 노드(122)와 제2 출력 노드(124) 사이에 연결된 스위칭 디바이스(130), 제2 전원 공급 노드(104), 제1 입력 노드(112), 제2 입력 노드(114), 제1 출력 노드(122) 및 제2 출력 노드(124)와 연결된 제1 증폭 회로(140), 그리고 제1 전원 공급 노드(102), 제1 출력 노드(122) 및 제2 출력 노드(124)와 연결된 제2 증폭 회로(150)를 포함한다.
일부 실시예에서, 제1 전원 공급 노드(102)는 미리 결정된 양의 전압과 같은 제1 공급 전압(VDD)을 전달하도록 구성된다. 일부 실시예에서, 제2 전원 공급 노드(140)는 기준 접지 또는 미리 결정된 음의 전압과 같은 제2 공급 전압(VSS)을 전달하도록 구성된다. 일부 실시예에서, 제1 입력 노드(112) 및 제2 입력 노드(114)는 한 쌍의 차동 신호(differential signal)를 수신하도록 구성된다. 일부 실시예에서, 제1 입력 노드(112)는 또한 비반전 입력으로 지칭되고, 제2 입력 노드(114)는 또한 반전 입력으로 지칭된다. 일부 실시예에서, 제1 출력 노드(122) 및 제2 출력 노드(124)는 한 쌍의 차동 신호를 출력하도록 구성된다. 일부 실시예에서, 제1 출력 노드(122)는 또한 비반전 출력으로 지칭되고, 제2 출력 노드(124)는 또한 반전 출력으로 지칭된다.
제1 스위칭 디바이스(130)는, 클록 신호(CLK)(도 2)의 제1 상태에 응답하여 턴온되고 클록 신호(CLK)의 제2 상태에 응답하여 턴오프되도록 구성된다. 일부 실시예에서, 클록 신호(CLK)의 제1 상태는 논리적 하이(high) 상태를 지칭하고, 클록 신호(CLK)의 제2 상태는 논리적 로우(low) 상태를 지칭한다. 일부 실시예에서, 스위칭 디바이스(130)가 턴온될 때, 스위칭 디바이스(130)는 노드(122 및 124) 사이에 저저항(low-resistance) 저항 소자로서 기능한다. 일부 실시예에서, 스위칭 디바이스(130)가 턴오프될 때, 스위칭 디바이스(130)는 노드(122 및 124) 사이의 고저항(high-resistance) 저항 소자 또는 개방 회로로서 기능한다.
일부 실시예에서, 스위칭 디바이스(130)는 N 타입 트랜지스터 또는 전송 게이트이다. 일부 실시예에서, 스위칭 디바이스(130)는 P 타입 트랜지스터이다. 스위칭 디바이스(130)의 다양한 구현에 기초하여, 스위칭 디바이스(130)를 동작시키기 위한 제어 신호의 논리 상태가 그에 따라 구성된다.
제1 증폭 회로(140)는 차동 쌍(differential pair)으로서 구성된 N 타입 트랜지스터(142 및 144)와, 스위칭 디바이스(146 및 148)를 포함한다. 트랜지스터(142)는 소스(142s), 드레인(142d), 및 게이트(142g)를 갖는다. 트랜지스터(144)는 소스(144s), 드레인(144d), 및 게이트(144g)를 갖는다. 트랜지스터(142)의 드레인(142d)은 제2 출력 노드(124)와 연결된다. 트랜지스터(144)의 드레인(144d)은 제1 출력 노드(122)와 연결된다. 소스(142s 및 144s)는 노드(149)와 연결된다. 스위칭 디바이스(146)는 트랜지스터(142)의 게이트(142g)와 제1 입력 노드(112) 사이에 연결된다. 스위칭 디바이스(146)는, 클록 신호(CLK)의 제1 상태에 응답하여 턴온되고 클록 신호(CLK)의 제2 상태에 응답하여 턴오프되도록 구성된다. 스위칭 디바이스(148)는 트랜지스터(144)의 게이트(144g)와 제2 입력 노드(114) 사이에 연결된다. 스위칭 디바이스(148)는 또한, 클록 신호(CLK)의 제1 상태에 응답하여 턴온되고 클록 신호(CLK)의 제2 상태에 응답하여 턴오프되도록 구성된다.
동작시에, 제1 증폭 회로(140)는 클록 신호(CLK)의 제1 상태에 응답하여 제1 입력 노드(112) 및 제2 입력 노드(114)의 전압 레벨에 기초하여 스위칭 디바이스(130) 양단에 제1 전압 차이를 야기하도록 구성된다. 일부 실시예에서, 제1 전압 차이의 절대값은 제1 공급 전압(VDD)과 제2 공급 전압(VSS) 사이의 제2 전압 차이의 절대값보다 더 작다.
또한, 클록 신호(CLK)의 제2 상태에 응답하여, 스위칭 디바이스(146 및 148)가 턴오프된다. 트랜지스터(142 및 144)의 게이트(142g 및 144g)에서의 전압 레벨은, 트랜지스터(142 및 144)의 게이트(142g 및 144g)에서의 기생 커패시터(142c 및 144c로 표기됨)에 의해 최대 미리 결정된 기간 동안 유지된다. 기생 커패시터(142c 및 144c)에서 유지된 전하는 다양한 누설 경로를 통해 점차 방전되고, 미리 결정된 기간 후에 고갈된다(depleted). 일부 실시예에서, 클록 신호(CLK)는 미리 결정된 기간의 1/15 내지 1/10에 대응하는 신호 주기를 갖는다. 따라서, 래치 회로(100)의 동작 동안, 기생 커패시터(142c 및 144c)는 스위칭 디바이스(146 및 148)가 턴오프되는 기간 동안 게이트(142g 및 144g)에서의 전압 레벨을 효과적으로 유지한다.
제2 증폭 회로(150)는 P 타입 트랜지스터(152 및 154)를 포함한다. 트랜지스터(152)는 소스(152s), 드레인(152d) 및 게이트(152g)를 갖는다. 트랜지스터(154)는 소스(154s), 드레인(154d), 및 게이트(154g)를 갖는다. 트랜지스터(152 및 154)의 소스(152s 및 154s)는 제1 전원 공급 노드(102)와 연결된다. 트랜지스터(152)의 드레인(152d)은 제2 출력 노드(124) 및 트랜지스터(154)의 게이트(154g)와 연결된다. 트랜지스터(154)의 드레인(154d)은 제1 출력 노드(122) 및 트랜지스터(152)의 게이트(152g)와 연결된다.
동작시에, 제2 증폭 회로(150)는 클록 신호(CLK)의 제2 상태에 응답하여 스위칭 디바이스(130) 양단의 제1 전압 차이에 기초하여 스위칭 디바이스(130) 양단에 제3 전압 차이를 야기하도록 구성된다. 일부 실시예에서, 제1 전압 차이의 절대값은 제3 전압 차이의 절대값보다 더 작다. 일부 실시예에서, 제3 전압 차이의 절대 값은 제2 전압 차이(즉, 제1 공급 전압(VDD)과 제2 공급 전압(VSS) 사이의 전압)의 절대값과 동일하다.
본 개시에서 제시되는 트랜지스터의 채널 타입 및 래치 회로(100)의 공급 전압은 예로서 제공된다. 일부 실시예에서, 트랜지스터(142 및 144)는 P 타입 트랜지스터이고, 트랜지스터(152 및 154)는 N 타입 트랜지스터이며, 전압 공급 노드(104)의 전압 레벨은 전압 공급 노드(102)의 전압 레벨보다 더 크다.
도 2는 일부 실시예에 따라 도 1의 래치 회로(100)의 다양한 노드에서의 신호 차트이다. 신호 CLK는 스위칭 디바이스(130, 146, 및 148)(도 1)를 제어하는데 사용 가능한 클록 신호를 나타낸다. 신호 DATA는 입력 노드(112)에서의 신호를 나타낸다. 신호 DATAB는 입력 노드(114)에서의 신호를 나타낸다. 신호 Q는 출력 노드(122)에서의 신호를 나타낸다. 신호 QB는 출력 노드(124)에서의 신호를 나타낸다. 또한, 도 2에 도시된 실시예에서, 제1 공급 전압(VDD)은 800 mV인 것으로 설정되고 제2 공급 전압(VSS)은 0 V인 것으로 설정된다. 일부 실시예에서, 전압 VDD는 논리적 하이 상태에 대응하고, 전압 VSS는 논리적 로우 상태에 대응한다. 도 2에서 제시된, 신호 CLK, DATA, DATAB, Q, 및 QB와, VDD 및 VSS의 전압 레벨은 래치 회로(100)의 동작을 예시하기 위한 예이다.
시간 T1에서, 신호 DATA는 전압 VSS로부터 전압 VDD로 전이(transition)하기를 시작한다. 래치 회로(100)가 시간 T1 전에 저장한 신호 DATA의 논리 값에 기초하여, 신호 Q는 논리적 로우 상태에 있고 전압 VSS에 가까운 전압 레벨을 가지며, 신호 QB는 논리적 하이 상태에 있고 전압 VDD에 가까운 전압 레벨을 갖는다.
시간 T2에서, 신호 CLK는 전압 VSS로부터 전압 VDD로 전이하기를 시작한다. 그 결과, 스위칭 디바이스(130, 146, 및 148)는 턴온되기 시작한다. 스위칭 디바이스(130, 146, 및 148)의 동작은 노드(122 및 124)에서의 신호 변동(signal fluctuation)을 야기한다. 그러나, 증폭 회로(150)의 교차 연결된 트랜지스터(152 및 154)로 인해, 신호 Q를 전압 VSS에 가까운 전압 레벨로 유지하게 하고 신호 QB를 전압 VDD에 가까운 전압 레벨로 유지하게 한다.
시간 T3에서, 신호 CLK는 스위칭 디바이스(130, 146 및 148)를 턴온하기에 충분한 전압 VDD의 전압 레벨을 갖는다. 따라서, 스위칭 디바이스(130, 146, 및 148)는 저저항 저항 소자로서 기능한다. 한편, 신호 DATA는 전압 VDD의 전압 레벨을 가지며(그리고 신호 DATAB는 전압 VSS의 전압 레벨을 가짐), 래치(100)에 저장될 논리적 하이 값을 나타낸다. 따라서 트랜지스터(142)의 게이트(142g)는 전압 VDD의 전압 레벨을 가지며, 트랜지스터(142)는 턴온된다. 트랜지스터(144)의 게이트(144g)는 전압 VSS의 전압 레벨을 가지며, 트랜지스터(144)는 턴오프된다. 트랜지스터(142)가 턴온되기 때문에, 신호 QB는 전압 VSS를 향해 풀링된다(pulled). 그러면, 신호 QB는 트랜지스터(154)를 턴온하기 시작하며, 이는 이어서 트랜지스터(152)를 서서히 턴오프한다.
스위칭 디바이스(130)가 턴온되고 노드(122 및 124) 사이의 저저항 저항 소자로서 기능하기 때문에, 신호 Q 및 QB의 신호 전이는 스위칭 디바이스(130)를 통해 게이트(152g 및 154g) 사이에서 전하 공유에 의해 더 지원된다. 턴온된 스위칭 디바이스(130)는 신호 Q 및 QB를 전압 VDD와 전압 VSS 사이의 대략 중간점을 향해 풀링한다. 또한, 턴온된 스위칭 디바이스(130)의 저항은 신호 Q 및 QB의 전압 레벨이 트랜지스터(142, 144, 154, 및 154)에 의해 서로 멀어지는 방향으로 풀링되게 한다. 그러나, 턴온된 스위칭 디바이스(130)의 저항은 또한, 신호 Q와 QB 사이의 전압 차이를 전압 VDD와 전압 VSS 사이의 풀 스윙보다는 작도록 한정한다.
시간 T4에서, 신호 CLK는 전압 VDD로부터 전압 VSS로 전이하기를 시작한다. 그 결과, 스위칭 디바이스(130, 146, 및 148)는 턴오프되기 시작한다. 스위칭 디바이스(130)의 저항이 증가되고, 증폭 회로(150)는 신호 Q와 QB 사이의 전압 차이를 더 증가시킬 수 있다. 적어도 기생 커패시터(142c 및 144c)에 의해 게이트(142g 및 144g)에 저장된 전압 레벨 때문에 트랜지스터(142)는 턴온 상태로 남고 트랜지스터(144)는 턴오프 상태로 남는다.
시간 T5에서, 신호 CLK는 스위칭 디바이스(130, 146, 및 148)를 턴오프하기에 충분한 전압 VSS의 전압 레벨을 갖는다. 따라서 스위칭 디바이스(130, 146, 및 148)는 그의 대응하는 턴온된 상태의 저항보다 훨씬 더 큰 저항을 갖는 고저항 저항 소자 또는 개방 회로로서 기능한다. 증폭 회로(150)는 시간 T3에서 시간 T4까지의 기간 동안 전개된 신호 Q와 QB 사이의 전압 차이에 기초하여, 도 2의 신호 Q와 같이 신호 Q와 QB 중 하나를 전압 VDD를 향해 풀링한다. 한편, 증폭 회로(140)는 게이트(142g 및 144g)에서의 전압에 기초하여, 도 2의 신호 QB와 같이 신호 Q와 QB 중의 다른 하나를 전압 VSS를 향해 풀링한다. 시간 T5에서 시간 T6까지의 기간 동안, 신호 CLK는 전압 VSS의 전압 레벨에 남아있다. 시간 T3에서 T4로의 기간에, 신호 Q는 전압 VDD에 가까운 전압 레벨을 갖고, 신호 QB는 신호 DATA에 대응하는 논리 값을 저장하도록 전압 VSS에 가까운 전압 레벨을 갖는다.
일부 실시예에서, 시간 T3에서 T4까지의 기간은 또한 래치 회로(100) 동작의 사전 평가(pre-evaluate) 단계로서 지칭되고, 시간 T5에서 T6까지의 기간은 래치 회로(100) 동작의 재생(regenerate) 단계로서 지칭된다.
시간 T6에서, 신호 CLK는 전압 VSS로부터 전압 VDD로 전이하기를 시작하며, 이는 래치 회로(100) 동작의 사전 평가 단계 및 재생 단계의 또다른 클록 사이클을 시작한다. 시간 T6에서 시작하는 클록 사이클 동안, 신호 DATA는 논리적 로우 상태에 있고(전압 VSS를 가짐), 신호 DATAB는 논리적 하이 상태에 있다(전압 VDD를 가짐). 래치 회로(100)는, 신호 Q를 전압 VSS를 향해 풀링하고 신호 QB를 전압 VDD를 향해 풀링함으로써 신호 DATA 및 DATAB를 저장한다. 래치 회로(100)의 전기 디바이스들은 대칭 구성을 갖기 때문에, 신호 QB를 전압 VDD를 향해 풀링하는 동작은, 상기에 예시한, 신호 Q를 전압 VDD를 향해 풀링하는 동작과 유사한 방식으로 수행된다.
시간 T7에서, 신호 DATA는 전압 VSS에 남아있고, 신호 DATAB는 전압 VDD에 남아있다. 신호 CLK는 전압 VSS로부터 전압 VDD로 전이하기를 시작한다. 그 결과, 스위칭 디바이스(130, 146, 및 148)는 턴온되기 시작한다. 스위칭 디바이스(130, 146, 및 148)의 동작은 노드(122 및 124)에서의 신호 변동을 야기한다. 그러나, 증폭 회로(150)의 교차 연결된 트랜지스터(152 및 154)로 인해, 신호 Q를 전압 VSS에 가까운 전압 레벨로 유지하게 하고 신호 QB를 전압 VDD에 가까운 전압 레벨로 유지하게 한다.
시간 T8에서, 신호 CLK는 스위칭 디바이스(130, 146, 및 148)를 턴온하기에 충분한 전압 VDD의 전압 레벨을 갖는다. 트랜지스터(142)의 게이트(142g)는 신호 DATA로부터 전압 VSS의 전압 레벨을 가지며, 트랜지스터(142)는 턴오프된다. 트랜지스터(144)의 게이트(144g)는 신호 DATAB로부터 전압 VDD의 전압 레벨을 가지며, 트랜지스터(144)는 턴온된다. 트랜지스터(144)가 턴온되기 때문에, 신호 Q는 전압 VSS를 향해 풀링되고 트랜지스터(152)를 온 상태로 유지한다. 따라서 신호 QB는 전압 VDD를 향해 풀링될 레벨에 남아있고 트랜지스터(154)를 턴오프시킨다. 한편, 스위칭 디바이스(130)가 턴온되고 노드(122 및 124) 사이의 저저항 저항 소자로서 기능하기 때문에, 신호 Q 및 QB는 또한 스위칭 디바이스(130)를 통해 전압 VDD와 전압 VSS 사이의 중간점을 향해 풀링된다. 턴온된 스위칭 디바이스(130)의 저항은 신호 Q와 QB 사이의 전압 차이를 전압 VDD와 전압 VSS 사이의 풀 스윙보다는 작도록 한정한다. 다양한 전도성 경로들의 교전은 결국, 신호 Q를 전압 VSS보다 약간 더 높게 풀링하고 신호 QB를 전압 VDD와 전압 VSS 사이의 중간점을 향해 풀링하게 된다.
시간 T9에서, 신호 CLK는 전압 VDD로부터 전압 VSS로 전이하기를 시작한다. 그 결과, 스위칭 디바이스(130, 146, 및 148)는 턴오프되기 시작한다. 스위칭 디바이스(130)의 저항이 증가되고, 증폭 회로(150)는 신호 Q와 QB 사이의 전압 차이를 더 증가시킬 수 있다. 적어도 기생 커패시터(142c 및 144c)를 통해 게이트(142g 및 144g)에 저장된 전압 레벨 때문에, 트랜지스터(142)는 오프 상태로 남고 트랜지스터(144)는 온 상태로 남는다.
시간 T10에서, 신호 CLK는 스위칭 디바이스(130, 146, 및 148)를 턴오프하기에 충분한 전압 VSS의 전압 레벨을 갖는다. 증폭 회로(150)는 시간 T9에서 신호 Q와 QB 사이의 전압 차이에 기초하여 신호 QB를 전압 VDD를 향해 풀링한다. 한편, 증폭 회로(140)는 게이트(142g 및 144g)에서의 전압에 기초하여 신호 Q를 전압 VSS를 향해 풀링한다. 시간 T10에서 시간 T11까지의 기간 동안, 신호 CLK는 전압 VSS의 전압 레벨로 유지된다. 신호 Q는 전압 VSS에 가까운 전압 레벨을 갖고, 신호 QB는 시간 T8에서 T9까지의 기간에 신호 DATA에 대응하는 논리 값을 저장하도록 전압 VDD에 가까운 전압 레벨을 갖는다.
일부 실시예에서, 시간 T8에서 T9까지의 기간은 래치 회로(100) 동작의 사전 평가 단계에 대응하고, 시간 T10에서 T11까지의 기간은 래치 회로(100) 동작의 재생 단계에 대응한다.
시간 T11에서, 신호 CLK는 전압 VSS로부터 전압 VDD로 전이하기를 시작하며, 이는 래치 회로(100) 동작의 사전 평가 단계 및 재생 단계의 또다른 클록 사이클을 시작한다.
또한, 상기에 예시된 시간 T7에서 시작하는 클록 사이클은, 전압 VSS에 있는 신호 DATA에 응답하여 전압 VSS에 가까운 신호 Q를 유지하는 동작에 대응한다. 래치 회로(100)의 전기 디바이스들이 대칭 구성을 갖기 때문에, 전압 VSS에 있는 신호 DATAB에 응답하여 전압 VSS에 가까운 신호 QB를 유지하는 동작은 시간 T7 내지 시간 T11에 관련하여 예시된 동작과 유사한 방식으로 수행된다.
도 3은 일부 실시예에 따른 또다른 래치 회로(300)의 회로도이다. 도 1에 도시된 것과 동일하거나 유사한 도 3의 컴포넌트에는 동일한 참조 번호가 주어지며, 따라서 이의 상세한 설명은 생략된다.
래치 회로(300)는 제1 전원 공급 노드(102), 제2 전원 공급 노드(104), 제1 입력 노드(312), 제2 입력 노드(314), 제1 출력 노드(322), 제2 출력 노드(324), 제1 출력 노드(322)와 제2 출력 노드(324) 사이에 연결된 스위칭 디바이스(330), 제2 전원 공급 노드(104), 제1 입력 노드(312), 제2 입력 노드(314), 제1 출력 노드(322), 및 제2 출력 노드(324)와 연결된 제1 증폭 회로(340), 및 제1 전원 공급 노드(102), 제1 출력 노드(322), 및 제2 출력 노드(314)와 연결된 제2 증폭 회로(350)를 포함한다.
제1 증폭 회로(340)는 도 1의 증폭 회로(140)에 대응하고, 차동 쌍으로서 구성된 N 타입 트랜지스터(142 및 144) 및 스위칭 디바이스(342)를 포함한다. 도 1의 증폭 회로(140)에 비교하여, 스위칭 디바이스(146 및 148)가 생략되고, 스위칭 디바이스(342)는 전원 공급 노드(104)와 공통 노드(149) 사이에 있다. 스위칭 디바이스(330)는 스위칭 디바이스(130)에 대응한다. 스위칭 디바이스(330) 및 스위칭 디바이스(342)는 한 번에 스위칭 디바이스(330)와 스위칭 디바이스(342) 중의 하나만 턴온되게 제어되도록 구성된다. 일부 실시예에서, 클록 신호 CLK의 제1 상태에 응답하여 스위칭 디바이스(330)는 턴온되고 스위칭 디바이스(342)는 턴오프되며, 클록 신호 CLK의 제2 상태에 응답하여 스위칭 디바이스(330)는 턴오프되고 스위칭 디바이스(342)는 턴온된다. 일부 실시예에서, 스위칭 디바이스(330)는 제어 신호 CLK에 의해 제어되고, 스위칭 디바이스(342)는 신호 CLK에 논리적으로 상보적인(complementary) 제어 신호 CLKB에 의해 제어된다.
동작시에, 제1 증폭 회로(340)는 클록 신호 CLK의 제1 상태에 응답하여 제1 입력 노드(312) 및 제2 입력 노드(314)의 전압 레벨에 기초하여 스위칭 디바이스(330) 양단에 제1 전압 차이를 야기하도록 구성된다. 일부 실시예에서, 제1 전압 차이의 절대값은 제1 공급 전압 VDD와 제2 공급 전압 VSS 사이의 제2 전압 차이의 절대값보다 더 작다.
제2 증폭 회로(350)는 도 1의 증폭 회로(150)에 대응한다. 동작시에, 제2 증폭 회로(350)는 클록 신호 CLK의 제2 상태에 응답하여 스위칭 디바이스(330) 양단의 제1 전압 차이에 기초하여 스위칭 디바이스(330) 양단에 제3 전압 차이를 야기하도록 구성된다. 일부 실시예에서, 제1 전압 차이의 절대값은 제3 전압 차이의 절대값보다 더 작다. 일부 실시예에서, 제3 전압 차이의 절대값은 제2 전압 차이(즉, 제1 공급 전압 VDD와 제2 공급 전압 VSS 사이의 전압)의 절대값과 같다.
트랜지스터의 채널 타입 및 래치 회로(300)의 공급 전압은 예로서 제공된다. 일부 실시예에서, 트랜지스터(142 및 144)는 P 타입 트랜지스터이고, 트랜지스터(152 및 154)는 N 타입 트랜지스터이고, 전압 공급 노드(104)의 전압 레벨은 전압 공급 노드(102)의 전압 레벨보다 더 크다.
래치 회로(300)에서, 래치 회로(300)의 전원 공급 노드(104)는 트랜지스터(142 및 144)와 항상 연결되는 것은 아니다. 전원 공급 노드(104)를 래치 회로(100)에서와 같이 항상 트랜지스터(142 및 144)와 연결되게 하는 것은, 신호 Q 또는 QB를 신호 VSS로부터 VDD로 전이하는 것을 가속하도록 전원 공급 노드(102 및 104) 사이의 직류(DC) 전도성 경로를 제공하며, 그 반대로도 마찬가지이다. 그러나, DC 전류도 또한 DC 전도성 경로를 따라 온다. 따라서, 비슷한 디바이스 크기를 갖는 래치 회로(100)에 비교하여, 래치 회로(300)는 더 느린 신호 전이 속도를 감수하여 더 적은 전력을 소비한다.
도 4는 일부 실시예에 따른 마스터-슬레이브(master-slave) 플립플롭(flip-flop) 회로(400)의 기능 블록도이다. 플립플롭 회로(400)는 래치 회로(100) 및/또는 래치 회로(300)의 응용을 예시하고자 사용된다. 일부 실시예에서, 플립플롭 회로(400)는 통신 시스템의 신호 복구 회로에서 주파수/위상 검출기로서 사용 가능하다.
플립플롭 회로(400)는 마스터 래치 회로(410), 슬레이브 래치 회로(420), 및 인버터(430 및 440)를 포함한다. 래치 회로(410)는 데이터 입력 노드(D1), 클록 입력 노드(CK1), 및 출력 노드(Q1)를 포함한다. 래치 회로(420)는 데이터 입력 노드(D2), 클록 입력 노드(CK2), 및 출력 노드(Q2)를 포함한다. 일부 실시예에서, 래치 회로(410)는 래치 회로(100) 또는 래치 회로(300)와 동일하거나 유사한 구성을 갖는다. 일부 실시예에서, 래치 회로(420)는 래치 회로(100) 또는 래치 회로(300)와 동일하거나 유사한 구성을 갖는다. 따라서, 일부 실시예에서, 노드(D1 및 D2)는 입력 노드(112)에 대응하고, 노드(Q1 및 Q2)는 출력 노드(122)에 대응하고, 노드(CK1 및 CK2)는 스위칭 디바이스(130, 146, 및/또는 148)에 대한 제어 신호를 수신하도록 구성된다. 기타 노드 및 논리적으로 상보적 신호에 대응하는 기타 신호는 생략된다.
래치 회로(410)의 데이터 입력 노드(D1)는 데이터 신호 DIN를 수신하도록 구성된다. 래치 회로(410)의 데이터 출력 노드(Q1)는 래치 회로(420)의 데이터 입력 노드(D2)와 연결된다. 래치 회로(410)의 클록 입력 노드(CK1)는 클록 신호 /CLKIN를 수신하도록 구성된다. 인버터(430)는 클록 신호 CLKIN를 수신하고, 클록 신호 CLKIN에 논리적으로 상보적인 또다른 클록 신호 /CLKIN를 발생시킨다. 래치 회로(420)의 클록 입력 노드(CK2)는 클록 신호 CLKIN를 수신하도록 구성된다. 래치 회로(420)의 데이터 출력 노드(Q2)는 래치 출력 신호 QOUT를 출력한다. 인버터(440)는 출력 신호 QOUT를 수신하고, 출력 신호 QOUT에 논리적으로 상보적인 또다른 출력 신호 /QOUT를 발생시킨다. 인버터(440)는, 미리 결정된 슬루 레이트(slew rate)를 갖고 그리고/또는 미리 결정된 전류 구동 능력을 갖는 신호 /QOUT를 발생시키도록 구성된다.
일부 실시예에서는, 인버터(440)가 생략된다. 일부 실시예에서, 인버터(440)는 버퍼 회로로 교체되고, 재생된 신호 QOUT가 신호 /QOUT 대신에 버퍼로부터 출력된다.
도 5a는 일부 실시예에 따라 도 4의 기능 블록도에 기초하여 구현된 예시적인 마스터-슬레이브 플립플롭 회로(500a)의 회로도이다. 플립플롭 회로(500A)는 래치 회로(410)에 대응하는 제1 래치 회로(100A), 래치 회로(420)에 대응하는 제2 래치 회로(100B), 인버터(440)에 대응하는 인버터(502 및 504), 및 출력 노드(506 및 508)를 포함한다. 인버터(430)에 대응하는 컴포넌트는 도 5a에 도시되지 않는다.
제1 래치 회로(100A)는 래치 회로(100)에 기초하여 구현되고, 입력 노드(112 및 114)에 대응하는 입력 노드(112A 및 114A), 출력 노드(122 및 124)에 대응하는 출력 노드(122A 및 124A), 및 스위칭 디바이스(130, 146, 및 148)에 대응하는 스위칭 디바이스(130A, 146A, 및 148A)를 갖는다. 제2 래치 회로(100B)는 래치 회로(100)에 기초하여 구현되고, 입력 노드(112 및 114)에 대응하는 입력 노드(112B 및 114B), 출력 노드(122 및 124)에 대응하는 출력 노드(122B 및 124B), 및 스위칭 디바이스(130, 146, 및 148)에 대응하는 스위칭 디바이스(130B, 146B, 및 148B)를 갖는다. 래치 회로(100A) 및 래치 회로(100B)의 다른 컴포넌트에 대한 라벨 및 상세한 설명은 생략된다.
입력 노드(112A)는 입력 신호 DATA로서 데이터 신호 DIN를 수신하도록 구성되고, 입력 노드(114A)는 입력 신호 DATAB로서 데이터 신호 DIN에 논리적으로 상보적인 데이터 신호를 수신하도록 구성된다. 클록 신호 CLKIN는 클록 신호 CLK로서 래치 회로(100A)에 의해 사용된다. 스위칭 디바이스(130A, 146A, 및 148A)는 클록 신호 /CLKIN의 제1 상태에 응답하여 턴온되고 클록 신호 /CLKIN의 제2 상태에 응답하여 턴오프되도록 구성된다.
출력 노드(122A)는 래치 회로(100B)의 입력 노드(112B)와 연결되고, 출력 노드(124A)는 입력 노드(114B)와 연결된다. 클록 신호 CLKIN는 클록 신호 CLK로서 래치 회로(100B)에 의해 사용된다. 스위칭 디바이스(130B, 146B, 및 148B)는 클록 신호 CLKIN의 제1 상태 또는 클록 신호 /CLKIN의 제2 상태에 응답하여 턴온되고 클록 신호 CLKIN의 제2 상태 또는 클록 신호 /CLKIN의 제1 상태에 응답하여 턴오프되도록 구성된다. 출력 노드(122B)는 신호 Q를 출력하고, 출력 노드(124B)는 신호 QB를 출력한다. 인버터(502)는 노드(122B)에서 출력 신호 QOUT를 수신하고, 신호 QOUT에 논리적으로 상보적인 출력 신호를 노드(506)에서 발생시킨다. 인버터(504)는 노드(124B)에서 출력 신호 /QOUT를 수신하고, 신호 /QOUT에 논리적으로 상보적인 출력 신호를 노드(508)에서 발생시킨다.
동작시에, 클록 신호 /CLKIN가 논리적 하이일 때, 래치 회로(100A)는 사전 평가 단계에 있고, 래치 회로(100B)는 재생 단계에 있다. 클록 신호 /CLKIN가 논리적 로우일 때, 래치 회로(100A)는 재생 단계에 있고, 래치 회로(100B)는 사전 평가 단계에 있다. 개별 래치 회로(100A 및 100B)의 동작의 상세한 설명은 도 1의 래치 회로(100)와 동일하고 따라서 생략된다.
도 5b는 일부 실시예에 따라 도 4의 기능 블로도에 기초하여 구현된 예시적인 마스터-슬레이브 플립플롭 회로(500B)의 회로도이다. 플립플롭 회로(500B)는 래치 회로(410)에 대응하는 제1 래치 회로(300A), 및 래치 회로(420)에 대응하는 제2 래치 회로(300B)를 포함한다. 인버터(430)에 대응하는 컴포넌트는 도 5b에 도시되지 않는다. 도 5a의 컴포넌트와 동일하거나 유사한 도 5b에 도시된 컴포넌트에는 동일한 참조 번호가 주어진다.
제1 래치 회로(300A)는 래치 회로(300)에 기초하여 구현되고, 입력 노드(312 및 314)에 대응하는 입력 노드(312A 및 314A), 출력 노드(322 및 324)에 대응하는 출력 노드(322A 및 324A), 및 스위칭 디바이스(330 및 342)에 대응하는 스위칭 디바이스(330A 및 342A)를 갖는다. 제2 래치 회로(300B)는 래치 회로(300)에 기초하여 구현되고, 입력 노드(312 및 314)에 대응하는 입력 노드(312B 및 314B), 출력 노드(322 및 324)에 대응하는 출력 노드(322B 및 324B), 및 스위칭 디바이스(330 및 342)에 대응하는 스위칭 디바이스(330B 및 342B)를 갖는다. 래치 회로(300A) 및 래치 회로(300B)의 다른 컴포넌트들의 상세한 설명은 생략된다.
입력 노드(312A)는 신호 DATA로서 데이터 신호 DIN를 수신하도록 구성되고, 입력 노드(314A)는 데이터 신호 DIN에 논리적으로 상보적인 데이터 신호를 수신하도록 구성된다. 클록 신호 /CLKIN는 클록 신호 CLK로서 래치 회로(300A)에 의해 사용된다. 스위칭 디바이스(330A)는 클록 신호 /CLKIN의 제1 상태에 응답하여 턴온되고 클록 신호 /CLKIN의 제2 상태에 응답하여 턴오프되도록 구성된다. 스위칭 디바이스(342A)는 클록 신호 CLKIN의 제1 상태에 응답하여 턴오프되고 클록 신호 CLKIN의 제2 상태에 응답하여 턴온되도록 구성된다.
출력 노드(322A)는 래치 회로(300B)의 입력 노드(312B)와 연결되고, 출력 노드(324A)는 입력 노드(314B)와 연결된다. 클록 신호 CLKIN는 클록 신호 CLK로서 래치 회로(300B)에 의해 사용된다. 스위칭 디바이스(330B)는, 클록 신호 CLKIN의 제1 상태 또는 클록 신호 /CLKIN의 제2 상태에 응답하여 턴온되고 클록 신호 CLKIN의 제2 상태 또는 클록 신호 /CLKIN의 제1 상태에 응답하여 턴오프되도록 구성된다. 스위칭 디바이스(342B)는, 클록 신호 CLKIN의 제1 상태 또는 클록 신호 /CLKIN의 제2 상태에 응답하여 턴오프되고 클록 신호 CLKIN의 제2 상태 또는 클록 신호 /CLKIN의 제1 상태에 응답하여 턴온되도록 구성된다. 인버터(502)는 노드(322B)에서 출력 신호 QOUT를 수신하고 노드(506)에서 출력 신호 /QOUT를 발생시킨다. 인버터(504)는 노드(324B)에서 신호 QOUT에 논리적으로 상보적인 출력 신호를 수신하고 노드(508)에서 신호 /QOUT에 논리적으로 상보적인 출력 신호를 발생시킨다.
동작시에, 클록 신호 /CLKIN가 논리적 하이일 때, 래치 회로(300A)는 사전평가 단계에 있고, 래치 회로(300B)는 재생 단계에 있다. 클록 신호 /CLKIN가 논리적 로우일 때, 래치 회로(300A)는 재생 단계에 있고, 래치 회로(300B)는 사전 평가 단계에 있다. 개별 래치 회로(300A 및 300B)의 동작의 상세한 설명은 도 3의 래치 회로(300)와 동일하고 따라서 생략된다.
도 5c는 일부 실시예에 따라 도 4의 기능 블록도에 기초하여 구현되는 예시적인 마스터-슬레이브 플립플롭 회로(500C)의 회로도이다. 플립플롭 회로(500C)는 래치 회로(410)에 대응하는 제1 래치 회로(300A), 및 래치 회로(420)에 대응하는 제2 래치 회로(100B)를 포함한다. 인버터(430)에 대응하는 컴포넌트는 도 5c에 도시되지 않는다. 도 5a 및 도 5b의 컴포넌트와 동일하거나 유사한 도 5c에 도시된 컴포넌트에는 동일한 참조 번호가 주어진다.
동작시에, 클록 신호 /CLKIN가 논리적 하이일 때, 래치 회로(300A)는 사전 평가 단계에 있고, 래치 회로(100B)는 재생 단계에 있다. 클록 신호 /CLKIN가 논리적 로우일 때, 래치 회로(300A)는 재생 단계에 있고 래치 회로(100B)는 사전 평가 단계에 있다. 래치 회로(300A) 및 래치 회로(100B)의 동작은 도 5a 및 도 5b에 관련하여 상기에 예시된 300A 및 100B의 동작과 유사하고, 따라서 이의 상세한 설명은 생략된다.
도 5d는 일부 실시예에 따라 도 4의 기능 블록도에 기초하여 구현되는 예시적인 마스터-슬레이브 플립플롭 회로(500D)의 회로도이다. 플립플롭 회로(500D)는 래치 회로(410)에 대응하는 제1 래치 회로(100A), 및 래치 회로(420)에 대응하는 제2 래치 회로(300B)를 포함한다. 인버터(430)에 대응하는 컴포넌트는 도 5d에 도시되지 않는다. 도 5a 및 도 5b의 컴포넌트와 동일하거나 유사한 도 5d에 도시된 컴포넌트에는 동일한 참조 번호가 주어진다.
동작시에, 클록 신호 /CLKIN가 논리적 하이일 때, 래치 회로(100A)는 사전 평가 단계에 있고, 래치 회로(300B)는 재생 단계에 있다. 클록 신호 /CLKIN가 논리적 로우일 때, 래치 회로(100A)는 재생 단계에 있고, 래치 회로(300B)는 사전 평가 단계에 있다. 래치 회로(100A) 및 래치 회로(300B)의 동작은 도 5a 및 도 5b에 관련하여 상기에 예시된 100A 및 300B의 동작과 유사하고, 따라서 이의 상세한 설명은 생략된다.
도 6은 일부 실시예에 따라 래치 회로(100 또는 300)와 같은 래치 회로, 또는 플립플롭 회로(500A-500D)와 같은 플립플롭 회로를 동작시키는 방법의 흐름도이다. 동작 610 내지 640은 단일 래치 회로(100 또는 300) 또는 마스터-슬레이브 플립플롭 회로(500A-500D)의 마스터 래치 회로를 동작시키는 동작에 대응한다. 동작 650 내지 680은 마스터-슬레이브 플립플롭 회로(500A-500D)의 슬레이브 래치 회로를 동작시키는 것에 대응한다. 도 6에 도시된 방법(600) 전에, 방법(600) 동안, 그리고/또는 방법(600) 후에 추가의 동작들이 수행될 수 있고 일부 다른 프로세스는 여기에 간략하게만 기재될 수 있다는 것을 이해하여야 한다.
방법(600)은 동작 610으로 시작되며, 동작 610에서는 래치 회로(100 또는 300)의 스위칭 회로(130 또는 330), 또는 마스터 래치 회로(100A 또는 300A)의 스위칭 회로(130A 또는 330A)와 같은, 래치 회로의 제1 스위칭 디바이스가 클록 신호 CLK 또는 CLKIN의 제1 상태에 응답하여 턴온된다. 제1 스위칭 디바이스는 대응하는 래치 회로의 2개의 출력 노드들 사이에 연결된다.
방법(600)은 동작 620으로 진행되며, 동작 620에서는 클록 신호 CLK 또는 CLKIN의 제1 상태에 응답하여 래치 회로의 제1 입력 노드 및 제2 입력 노드의 전압 레벨에 기초하여 래치 회로(100 또는 300)의 증폭 회로(140 또는 340) 또는 래치 회로(100A 또는 300A)의 대응하는 컴포넌트와 같은 제1 증폭 회로에 의해 제1 출력 노드와 제2 출력 노드 사이의 제1 전압 차이가 야기된다.
방법(600)은, 클록 신호 CLK 또는 CKLIN의 제2 상태에 응답하여 제1 스위칭 디바이스가 턴오프되는 동작 630으로 진행된다.
방법(600)은 동작 640으로 진행되며, 동작 640에서는 클록 신호 CLK 또는 CLKIN의 제2 상태에 응답하여 제1 전압 차이에 기초하여 래치 회로(100 또는 300)의 증폭 회로(150 또는 350) 또는 래치 회로(100A 또는 300A)의 대응하는 컴포넌트와 같은 제2 증폭 회로에 의해 제1 출력 노드와 제2 출력 노드 사이의 제2 전압 차이가 야기된다. 제1 전압 차이의 절대값은 제2 전압 차이의 절대값보다 더 작다.
단일 래치 회로(100 또는 300)를 동작시키는 것에 관련하여, 다른 래치 회로는 없으며, 따라서 동작 650-680은 생략된다. 마스터-슬레이브 플립플롭 회로(500A-500D)를 동작시키는 것에 관련하여, 방법(600)은 슬레이브 래치 회로를 동작시키는 것에 관련하여 동작 650-680으로 진행한다.
동작 650에서, 래치 회로(100B 또는 300B)의 스위칭 회로(130B 또는 330B)와 같은 슬레이브 래치 회로의 제2 스위칭 디바이스는 클록 신호 CLKIN의 제2 상태에 응답하여 턴온된다. 제2 스위칭 디바이스는 대응하는 슬레이브 래치 회로의 2개의 출력 노드들 사이에 연결된다.
방법(600)은 동작 660으로 진행되며, 동작 660에서는 클록 신호 CLKIN의 제2 상태에 응답하여 래치 회로의 제1 입력 노드 및 제2 입력 노드의 전압 레벨에 기초하여 래치 회로(100B 또는 300B)에서 대응하는 컴포넌트 내지 증폭 회로(140 또는 340)와 같은 슬레이브 래치 회로의 제1 증폭 회로에 의해 슬레이브 래치 회로의 제1 출력 노드와 제2 출력 노드 사이의 제3 전압 차이가 야기된다.
방법(600)은, 클록 신호 CLKIN의 제1 상태에 응답하여 제2 스위칭 디바이스가 턴오프되는 동작 670으로 진행된다.
방법(600)은 동작 680으로 진행되며, 동작 680에서는 클록 신호 CLKIN의 제1 상태에 응답하여 제3 전압 차이에 기초하여 회로(150 또는 350)에 대응하는 래치 회로(100B 또는 300B)에서의 증폭 컴포넌트와 같은 슬레이브 래치 회로의 제2 증폭 회로에 의해 슬레이브 래치 회로의 제1 출력 노드와 제2 출력 노드 사이의 제4 전압 차이가 야기된다. 제3 전압 차이의 절대값은 제4 전압 차이의 절대값보다 더 작다.
하나의 실시예에 따르면, 래치 회로는, 제1 공급 전압을 전달하도록 구성된 제1 전원 공급 노드, 제2 공급 전압을 전달하도록 구성된 제2 전원 공급 노드, 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 제2 출력 노드, 제1 출력 노드와 제2 출력 노드 사이에 연결된 제1 스위칭 디바이스, 및 제2 전원 공급 노드, 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 및 제2 출력 노드와 연결된 제1 증폭 회로를 포함한다. 제1 스위칭 디바이스는 클록 신호의 제1 상태에 응답하여 턴온되고 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된다. 제1 증폭 회로는 클록 신호의 제1 상태에 응답하여 제1 입력 노드 및 제2 입력 노드의 전압 레벨에 기초하여 제1 스위칭 디바이스 양단에 제1 전압 차이를 야기하도록 구성되며, 제1 전압 차이의 절대값은 제1 공급 전압과 제2 공급 전압 사이의 제2 전압 차이의 절대값보다 더 작다.
또다른 실시예에 따르면, 플립플롭 회로는, 제1 공급 전압을 전달하도록 구성된 제1 전원 공급 노드, 제2 공급 전압을 전달하도록 구성된 제2 전원 공급 노드, 제1 래치 회로, 및 제2 래치 회로를 포함한다. 제1 래치 회로는, 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 제2 출력 노드, 제1 출력 노드와 제2 출력 노드 사이에 연결된 제1 스위칭 디바이스, 및 제2 전원 공급 노드, 제1 입력 노드, 제2 입력 노드, 제1 출력 노드, 및 제2 출력 노드와 연결된 제1 증폭 회로를 포함한다. 제1 스위칭 디바이스는 클록 신호의 제1 상태에 응답하여 턴온되고 클록 신호의 제2 상태에 응답하여 고저항 상태에서 턴오프되도록 구성된다. 제1 증폭 회로는 클록 신호의 제1 상태에 응답하여 제1 입력 노드 및 제2 입력 노드의 전압 레벨에 기초하여 제1 스위칭 디바이스 양단에 제1 전압 차이를 야기하도록 구성된다. 제1 전압 차이의 절대값은 제1 공급 전압과 제2 공급 전압 사이의 제2 전압 차이의 절대값보다 더 작다. 제2 래치 회로는, 제2 출력 노드와 전기적으로 연결된 제3 입력 노드, 제1 출력 노드와 전기적으로 연결된 제4 입력 노드, 제3 출력 노드, 제4 출력 노드, 및 제3 출력 노드와 제4 출력 노드 사이에 연결된 제2 스위칭 디바이스를 포함한다. 제2 스위칭 디바이스는 클록 신호의 제2 상태에 응답하여 턴온되고 클록 신호의 제1 상태에 응답하여 턴오프되도록 구성된다.
또다른 실시예에 따르면, 방법은 클록 신호의 제1 상태에 응답하여 제1 스위칭 디바이스를 턴온하는 것을 포함하며, 제1 스위칭 디바이스는 제1 래치 회로의 제1 출력 노드와 제1 래치 회로의 제2 출력 노드 사이에 연결된다. 제1 출력 노드와 제2 출력 노드 사이의 제1 전압 차이는, 클록 신호의 제1 상태에 응답하여 제1 래치 회로의 제1 입력 노드 및 제1 래치 회로의 제2 입력 노드의 전압 레벨에 기초하여 제1 증폭 회로에 의해 야기된다. 제1 스위칭 디바이스는 클록 신호의 제2 상태에 응답하여 턴오프된다. 클록 신호의 제2 상태에 응답하여 제1 전압 차이에 기초하여 제2 증폭 회로에 의해 제1 출력 노드와 제2 출력 노드 사이의 제2 전압 차이가 야기되고, 제1 전압 차이의 절대값은 제2 전압 차이의 절대값보다 더 작다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않고, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 래치(latch) 회로에 있어서,
    제1 공급 전압을 전달하도록 구성된 제1 전원 공급 노드;
    제2 공급 전압을 전달하도록 구성된 제2 전원 공급 노드;
    제1 입력 노드;
    제2 입력 노드;
    제1 출력 노드;
    제2 출력 노드;
    상기 제1 출력 노드와 상기 제2 출력 노드 사이에 연결된 제1 스위칭 디바이스로서, 클록(clock) 신호의 제1 상태에 응답하여 턴온(turn on)되고 클록 신호의 제2 상태에 응답하여 턴오프(turn off)되도록 구성된, 제1 스위칭 디바이스; 및
    상기 제2 전원 공급 노드, 상기 제1 입력 노드, 상기 제2 입력 노드, 상기 제1 출력 노드, 및 상기 제2 출력 노드와 연결된 제1 증폭 회로로서, 상기 제1 증폭 회로는 상기 클록 신호의 제1 상태에 응답하여 상기 제1 입력 노드 및 상기 제2 입력 노드의 전압 레벨에 기초하여 상기 제1 스위칭 디바이스 양단에 제1 전압 차이를 야기하도록 구성되며, 상기 제1 전압 차이의 절대값은 상기 제1 공급 전압과 상기 제2 공급 전압 사이의 제2 전압 차이의 절대값보다 작은 것인, 제1 증폭 회로
    를 포함하는 래치 회로.
  2. 청구항 1에 있어서,
    상기 제1 전원 공급 노드, 상기 제1 출력 노드, 및 상기 제2 출력 노드와 연결된 제2 증폭 회로를 더 포함하고, 상기 제2 증폭 회로는,
    상기 제1 전원 공급 노드와 연결된 소스, 상기 제2 출력 노드와 연결된 드레인, 및 상기 제1 출력 노드와 연결된 게이트를 갖는 제1 트랜지스터; 및
    상기 제1 전원 공급 노드와 연결된 소스, 상기 제1 출력 노드와 연결된 드레인, 및 상기 제2 출력 노드와 연결된 게이트를 갖는 제2 트랜지스터
    를 포함하는 것인 래치 회로.
  3. 청구항 1에 있어서, 상기 제1 증폭 회로는,
    소스, 상기 제2 출력 노드와 연결된 드레인, 및 게이트를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 소스와 연결된 소스, 상기 제1 출력 노드와 연결된 드레인, 및 게이트를 갖는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트와 상기 제1 입력 노드 사이에 연결된 제2 스위칭 디바이스로서, 상기 클록 신호의 제1 상태에 응답하여 턴온되고 상기 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된, 제2 스위칭 디바이스; 및
    상기 제2 트랜지스터의 게이트와 상기 제2 입력 노드 사이에 연결된 제3 스위칭 디바이스로서, 상기 클록 신호의 제1 상태에 응답하여 턴온되고 상기 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된, 제3 스위칭 디바이스
    를 포함하는 것인 래치 회로.
  4. 청구항 1에 있어서, 상기 제1 증폭 회로는,
    소스, 상기 제2 출력 노드와 연결된 드레인, 및 게이트를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 소스와 연결된 소스, 상기 제1 출력 노드와 연결된 드레인, 및 게이트를 갖는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 소스와 상기 제2 전원 공급 노드 사이에 연결된 제2 스위칭 디바이스로서, 상기 클록 신호의 제2 상태에 응답하여 턴온되고 상기 클록 신호의 제1 상태에 응답하여 턴오프되도록 구성된, 제2 스위칭 디바이스
    를 포함하는 것인 래치 회로.
  5. 플립플롭(flip-flop) 회로에 있어서,
    제1 공급 전압을 전달하도록 구성된 제1 전원 공급 노드;
    제2 공급 전압을 전달하도록 구성된 제2 전원 공급 노드;
    제1 래치 회로로서,
    제1 입력 노드와,
    제2 입력 노드와,
    제1 출력 노드와,
    제2 출력 노드와,
    상기 제1 출력 노드와 상기 제2 출력 노드 사이에 연결된 제1 스위칭 디바이스로서, 클록 신호의 제1 상태에 응답하여 턴온되고 클록 신호의 제2 상태에 응답하여 고저항 상태에서 턴오프되도록 구성된, 제1 스위칭 디바이스와,
    상기 제2 전원 공급 노드, 상기 제1 입력 노드, 상기 제2 입력 노드, 상기 제1 출력 노드, 및 상기 제2 출력 노드와 연결된 제1 증폭 회로로서, 상기 제1 증폭 회로는 상기 클록 신호의 제1 상태에 응답하여 상기 제1 입력 노드 및 상기 제2 입력 노드의 전압 레벨에 기초하여 상기 제1 스위칭 디바이스 양단에 제1 전압 차이를 야기하도록 구성되며, 상기 제1 전압 차이의 절대값은 상기 제1 공급 전압과 상기 제2 공급 전압 사이의 제2 전압 차이의 절대값보다 작은 것인, 제1 증폭 회로
    를 포함하는, 상기 제1 래치 회로; 및
    제2 래치 회로로서,
    상기 제2 출력 노드와 전기적으로 연결된 제3 입력 노드와,
    상기 제1 출력 노드와 전기적으로 연결된 제4 입력 노드와,
    제3 출력 노드와,
    제4 출력 노드와,
    상기 제3 출력 노드와 상기 제4 출력 노드 사이에 연결된 제2 스위칭 디바이스로서, 상기 클록 신호의 제2 상태에 응답하여 턴온되고 상기 클록 신호의 제1 상태에 응답하여 턴오프되도록 구성된, 제2 스위칭 디바이스
    를 포함하는, 상기 제2 래치 회로
    를 포함하는 플립플롭 회로.
  6. 청구항 5에 있어서, 상기 제1 증폭 회로는,
    상기 제2 전원 공급 노드와 전기적으로 연결된 소스, 상기 제2 출력 노드와 연결된 드레인, 및 게이트를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 소스와 연결된 소스, 상기 제1 출력 노드와 연결된 드레인, 및 게이트를 갖는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트와 상기 제1 입력 노드 사이에 연결된 제3 스위칭 디바이스로서, 상기 클록 신호의 제1 상태에 응답하여 턴온되고 상기 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된, 제3 스위칭 디바이스; 및
    상기 제2 트랜지스터의 게이트와 상기 제2 입력 노드 사이에 연결된 제4 스위칭 디바이스로서, 상기 클록 신호의 제1 상태에 응답하여 턴온되고 상기 클록 신호의 제2 상태에 응답하여 턴오프되도록 구성된, 제4 스위칭 디바이스
    를 포함하는 것인 플립플롭 회로.
  7. 청구항 5에 있어서, 상기 제1 증폭 회로는,
    소스, 상기 제2 출력 노드와 연결된 드레인, 및 상기 제1 입력 노드와 전기적으로 연결된 게이트를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 소스와 연결된 소스, 상기 제1 출력 노드와 연결된 드레인, 및 상기 제2 입력 노드와 전기적으로 연결된 게이트를 갖는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 소스와 상기 제2 전원 공급 노드 사이에 연결된 제3 스위칭 디바이스로서, 상기 클록 신호의 제2 상태에 응답하여 턴온되고 상기 클록 신호의 제1 상태에 응답하여 턴오프되도록 구성된, 제3 스위칭 디바이스
    를 포함하는 것인 플립플롭 회로.
  8. 청구항 5에 있어서, 상기 제2 래치 회로는,
    상기 제2 전원 공급 노드, 상기 제3 입력 노드, 상기 제4 입력 노드, 상기 제3 출력 노드, 및 상기 제4 출력 노드와 연결된 제2 증폭 회로를 더 포함하고, 상기 제2 증폭 회로는 상기 클록 신호의 제2 상태에 응답하여 상기 제3 입력 노드 및 상기 제4 입력 노드의 전압 레벨에 기초하여 상기 제2 스위칭 디바이스 양단에 제3 전압 차이를 야기하도록 구성되며, 상기 제3 전압 차이의 절대값은 상기 제2 전압 차이의 절대값보다 작은 것인 플립플롭 회로.
  9. 방법에 있어서,
    클록 신호의 제1 상태에 응답하여 제1 스위칭 디바이스 - 상기 제1 스위칭 디바이스는 제1 래치 회로의 제1 출력 노드와 상기 제1 래치 회로의 제2 출력 노드 사이에 연결됨 - 를 턴온하는 단계;
    상기 클록 신호의 제1 상태에 응답하여 상기 제1 래치 회로의 제1 입력 노드 및 상기 제1 래치 회로의 제2 입력 노드의 전압 레벨에 기초하여 제1 증폭 회로에 의해 상기 제1 출력 노드와 상기 제2 출력 노드 사이에 제1 전압 차이를 야기시키는 단계;
    상기 클록 신호의 제2 상태에 응답하여 상기 제1 스위칭 디바이스를 턴오프하는 단계; 및
    상기 클록 신호의 제2 상태에 응답하여 상기 제1 전압 차이에 기초하여 제2 증폭 회로에 의해 상기 제1 출력 노드와 상기 제2 출력 노드 사이에 제2 전압 차이를 야기시키는 단계를 포함하고,
    상기 제1 전압 차이의 절대값은 상기 제2 전압 차이의 절대값보다 작은 것인 방법.
  10. 청구항 9에 있어서,
    상기 클록 신호의 제1 상태에 응답하여 제2 스위칭 디바이스 - 상기 제2 스위칭 디바이스는 상기 제1 래치 회로의 제1 입력 노드와 상기 제1 래치 회로의 제1 트랜지스터의 게이트 사이에 연결됨 - 를 턴온하는 단계; 및
    상기 클록 신호의 제1 상태에 응답하여 제3 스위칭 디바이스를 턴온하는 단계를 더 포함하고,
    상기 제3 스위칭 디바이스는 상기 제1 래치 회로의 제2 입력 노드와 상기 제1 래치 회로의 제2 트랜지스터의 게이트 사이에 연결되며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 차동 쌍(differential pair)으로서 구성되는 것인 방법.
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