TWI575873B - 閂鎖電路、正反器電路以及閂鎖電路操作方法 - Google Patents

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Description

閂鎖電路、正反器電路以及閂鎖電路操作方法
本揭露係有關於一種閂鎖電路、正反器電路以及閂鎖電路操作方法。
閂鎖電路(latch)用以保留或回復(retime)邏輯值形式的輸入信號。在一些應用中，諸如混合信號電路的應用，包括通信和高性能計算，閂鎖電路用於處理具有10Gb/s或更高資料速率的信號。在這些應用中，通常使用電流模式邏輯(current-mode logic，CML)閂鎖電路。然而，在許多應用中，CML閂鎖電路具有直流(DC)功率的路徑，而且相較於互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)，具有更高的功率消耗。
本揭露提出閂鎖電路、正反器電路以及閂鎖方法之許多實施例。根據一實施例，閂鎖電路包括一第一電源供應節點，配置為攜帶一第一電源電壓；一第二電源供應節點，配置為攜帶一第二電源電壓；一第一輸入節點；一第二輸入節點；一第一輸出節點；一第二輸出節點；一第一切換裝置，耦接於上述第一輸出節點以及上述第二輸出節點之間，以及一第一放 大電路，耦接於上述第二電源供應節點、上述第一輸入節點、上述第二輸入節點、上述第一輸出節點以及上述第二輸出節點。上述第一切換裝置配置為根據一時脈信號之一第一狀態導通，並根據上述時脈信號之一第二狀態而不導通。上述第一放大電路配置為根據上述時脈信號的上述第一狀態而基於上述第一輸入節點和上述第二輸入節點的電壓位準而形成施加於上述第一切換裝置之一第一電位差。上述第一電位差之絕對值小於上述第一電源電壓與上述第二電源電壓之間之一第二電位差的絕對值。
根據另一實施例，正反器電路包括一第一電源供應節點，配置為攜帶一第一電源電壓；一第二電源供應節點，配置為攜帶一第二電源電壓；一第一閂鎖電路以及一第二閂鎖電路。第一閂鎖電路包括一第一輸入節點；一第二輸入節點；一第一輸出節點；一第二輸出節點；一第一切換裝置，耦接於上述第一輸出節點以及上述第二輸出節點之間，以及一第一放大電路，耦接於上述第二電源供應節點、上述第一輸入節點、上述第二輸入節點、上述第一輸出節點以及上述第二輸出節點。上述第一切換裝置配置為根據一時脈信號之一第一狀態導通，並根據上述時脈信號之一第二狀態而不導通以處於一高電阻阻抗狀態。上述第一放大電路配置為根據上述時脈信號的上述第一狀態而基於上述第一輸入節點和上述第二輸入節點的電壓位準而形成施加於上述第一切換裝置之一第一電位差。上述第一電位差之絕對值小於上述第一電源電壓與上述第二電源電壓之間之一第二電位差的絕對值。一第二閂鎖電路包括一第 三輸入節點，電性耦接於上述第二輸出節點；一第四輸入節點，電性耦接於上述第一輸出節點；一第三輸出節點；一第四輸出節點；以及一第二切換裝置，耦接於上述第三輸出節點以及上述第四輸出節點之間。上述第二切換裝置配置為根據上述時脈信號之上述第二狀態導通，並根據上述時脈信號之上述第一狀態而不導通。
根據另一實施例，閂鎖電路操作方法包括根據一時脈信號之一第一狀態導通一第一切換裝置，上述第一切換裝置耦接於一第一閂鎖電路之一第一輸出節點以及上述第一閂鎖電路之一第二輸出節點之間；透過一第一放大電路根據上述時脈信號的上述第一狀態而基於上述第一閂鎖電路之一第一輸入節點和上述第一閂鎖電路之一第二輸入節點的電壓位準於上述第一輸出節點與上述第二輸出節點之間形成一第一電位差；根據上述時脈信號之一第二狀態不導通上述第一切換裝置；以及透過一第二放大電路根據上述時脈信號的上述第二狀態而基於上述第一電位差於上述第一輸出節點與上述第二輸出節點之間形成一第二電位差，上述第一電位差之絕對值小於上述第二電位差之絕對值。
100‧‧‧閂鎖電路
100A、300A‧‧‧第一閂鎖電路
100B、300B‧‧‧第二閂鎖電路
102‧‧‧第一電源供應節點
104‧‧‧第二電源供應節點
112、312‧‧‧第一輸入節點
114、314‧‧‧第二輸入節點
112A、114A、112B、114B、312A、314A、312B、314B‧‧‧輸入節點
122、322‧‧‧第一輸出節點
124、324‧‧‧第二輸出節點
122A、124A、122B、124B、322A、324A、322B、324B、506、508‧‧‧輸出節點
130‧‧‧第一切換裝置
130A、146A、148A、130B、146B、148B、330A、342A、330B、342B、330、342‧‧‧切換裝置
140、340‧‧‧第一放大電路
150、350‧‧‧第二放大電路
142、144‧‧‧N型電晶體
142c、144c‧‧‧寄生電容
142d、144d、152d、154d‧‧‧汲極
142g、144g、152g、154g‧‧‧閘極
142s、144s、152s、154s‧‧‧源極
146、148‧‧‧切換裝置
149‧‧‧共同節點
152、154‧‧‧P型電晶體
300‧‧‧閂鎖電路
400、500A、500B、500C、500D‧‧‧正反器電路
410‧‧‧主閂鎖電路
420‧‧‧從閂鎖電路
430、440、502、504‧‧‧反相器
610~680‧‧‧步驟流程
CLK、CLKB、CLKIN、/CLKIN‧‧‧時脈信號
DATA、DATAB、Q、QB‧‧‧信號
VDD‧‧‧第一電源電壓
VSS‧‧‧第二電源電壓
CK1、CK2‧‧‧時脈輸入節點
D1、D2‧‧‧資料輸入節點
Q1、Q2‧‧‧資料輸出節點
DIN‧‧‧資料信號
QOUT、/QOUT‧‧‧閂鎖輸出信號
根據以下詳細說明，並配合所附圖式，可更加瞭解本申請。必須注意的是，按照行業的標準做法，許多特徵並未按比例繪製。事實上，各種特徵的尺寸可任意放大或縮小以便清楚說明。
第1圖係顯示根據本揭露一些實施例所述之閂鎖電路之電 路圖。
第2圖係顯示根據本揭露之實施例所述之第1圖之閂鎖電路之節點信號的波形圖。
第3圖係顯示根據本揭露一些實施例所述之另一閂鎖電路之電路圖。
第4圖係顯示根據本揭露一些實施例所述之主從式正反器電路400之功能區塊圖。
第5A圖~第5D圖係顯示根據本揭露一些實施例所述之基於第4圖之功能區塊圖所實施之主從式正反器電路之電路圖。
第6圖係顯示根據本揭露一些實施例所述之操作閂鎖電路或正反器電路之方法之流程圖。
以下揭露所提供的不同實施例或例子用以實施本揭露不同之特徵。所提到的元件和配置的特定例子是為了精簡本揭露。當然，只是例子而非侷限於此。例如，在以下描述中，一第一特徵形成於一第二特徵之上可能包括第一特徵與第二特徵係直接接觸之實施例，但也可包括額外特徵形成於第一特徵與第二特徵之間之實施例，因此第一特徵與第二特徵並未直接接觸。再者，本揭露在不同例子中可能重複某些標號以及/或字母。這些重複的情況係為了精簡以及清楚說明，並未代表所討論之不同實施例以及/或結構之間之關係。
在一些實施例中，閂鎖電路於閂鎖電路之非反相和反相輸出節點之間具有一切換裝置。在預評估階段(pre-evaluate phase)，切換裝置導通，以使輸出節點之電壓 位準具有小於的全擺幅電壓差之電壓差，並於再生階段(regenerate phase)不導通。藉由切換裝置，根據本說明書實施例之閂鎖電路，具有媲美CMOS的功耗等級，以及CML的運算速度。
第1圖係顯示根據本揭露一些實施例所述之閂鎖電路100之電路圖。閂鎖電路100包括一第一電源供應節點102，一第二電源供應節點104，一第一輸入節點112，一第二輸入節點114，一第一輸出節點122，一第二輸出節點124，耦接於第一輸出節點122以及第二輸出節點124之間的第一切換裝置130，耦接於第二電源供應節點104、第一輸入節點112、第二輸入節點114、第一輸出節點122以及第二輸出節點124之第一放大電路140，以及耦接於第一電源供應節點102、第一輸出節點122以及第二輸出節點124之第二放大電路150。
在一些實施例中，第一電源供應節點102用以攜帶第一電源電壓VDD，例如一既定正電壓。在一些實施例中，第二電源供應節點104用以攜帶第二電源電壓VSS，例如一參考接地電位或一既定負電壓。在一些實施例中，第一輸入節點112和第二輸入節點114用以接收一對差動信號。在一些實施例中，第一輸入節點112也被稱為非反相輸入端，而第二輸入節點114被稱為反相輸入端。在一些實施例中，第一輸出節點122以及第二輸出節點124用以輸出一對差動信號。在一些實施例中，第一輸出節點122也被稱為非反相輸出端，而第二輸出節點124被稱為反相輸出端。
第一切換裝置130根據時脈信號CLK(第2圖)的第 一狀態導通，並根據時脈信號CLK的第二狀態而不導通。在一些實施例中，時脈信號CLK的第一狀態為高邏輯狀態，而時脈信號CLK的第二狀態為低邏輯狀態。在一些實施例中，當第一切換裝置130導通時，第一切換裝置130於第一輸出節點122和第二輸出節點124之間操作為低電阻阻抗裝置(處於低電阻阻抗狀態)。在一些實施例中，當第一切換裝置130不導通時，第一切換裝置130於第一輸出節點122和第二輸出節點124之間操作為高電阻阻抗裝置(處於高電阻阻抗狀態)或開路電路。
在一些實施例中，第一切換裝置130為N型電晶體或傳送閘。在一些實施例中，第一切換裝置130為P型電晶體。根據第一切換裝置130不同之實施例，控制第一切換裝置130的控制信號之邏輯狀態隨之對應的設計。
第一放大電路140包括用以作為一差動對之N型電晶體142和144，以及切換裝置146和148。N型電晶體142具有源極142s，汲極142d以及閘極142g。N型電晶體144具有源極144s，汲極144d以及閘極144g。N型電晶體142之汲極142d耦接於第二輸出節點124。N型電晶體144之汲極144d耦接於第一輸出節點122。源極142s、144s耦接於共同節點149。切換裝置146耦接於N型電晶體142之閘極142g以及第一輸入節點112之間。切換裝置146根據時脈信號CLK的第一狀態而導通，並根據時脈信號CLK的第二狀態而不導通。切換裝置148耦接於N型電晶體144之閘極144g以及第二輸入節點114之間。切換裝置148根據時脈信號CLK的第一狀態而導通，並根據時脈信號CLK的第二狀態而不導通。
在操作時，第一放大電路140根據時脈信號CLK的第一狀態而基於第一輸入節點112和第二輸入節點114的電壓位準而形成施加於第一切換裝置130之一第一電位差。在一些實施例中，第一電位差之絕對值小於第一電源電壓VDD與第二電源電壓VSS之間之第二電位差的絕對值。
再者，根據時脈信號CLK的第二狀態，切換裝置146和148不導通。N型電晶體142之閘極142g和N型電晶體144之閘極144g之電壓位準根據N型電晶體142之閘極142g和N型電晶體144之閘極144g之寄生電容142c、144c而保留一既定時期。寄生電容142c和144c所保留之電荷會經由許多漏電路徑而逸失，並於上述既定時期後消失。在一些實施例中，時脈信號CLK具有上述既定時期之五分之一至十分之一的信號週期。因此，在閂鎖電路100運作時，寄生電容142c和144c的在切換裝置146和148不導通時有效地保留閘極142g和閘極144g之電壓位準。
第二放大電路150包括P型電晶體152和154。P型電晶體152具有源極152s，汲極152d以及閘極152g。P型電晶體154具有源極154s，汲極154d以及閘極154g。P型電晶體152之源極152s和P型電晶體154之源極154s耦接於第一電源供應節點102。P型電晶體152之汲極152d耦接於第二輸出節點124和P型電晶體154之閘極154g。P型電晶體154之汲極154d耦接於第一輸出節點122和P型電晶體152之閘極152g。
在操作時，第二放大電路150根據時脈信號CLK的第二狀態而基於施加於第一切換裝置130之第一電位差而形成施加於第一切換裝置130之第三電位差。在一些實施例中，第 一電位差之絕對值小於第三電位差之絕對值。在一些實施例中，第三電位差之絕對值與第二電位差的絕對值相同，第二電位差為第一電源電壓VDD與第二電源電壓VSS之間之電位差。
在本揭露中，所顯示之閂鎖電路100之電晶體的通道型態以及供應電源僅為一示例。在一些實施例中，N型電晶體142和144可以P型電晶體代替，P型電晶體152和154可以N型電晶體代替，而第二電源供應節點104之電壓位準可大於第一電源供應節點102之電壓位準。
第2圖係顯示根據本揭露之實施例所述之第1圖之閂鎖電路100之節點信號的波形圖。時脈信號CLK代表第1圖中控制第一切換裝置130、切換裝置146和148之時脈信號。信號DATA代表第一輸入節點112之信號。信號DATAB代表第二輸入節點114之信號。信號Q代表第一輸出節點122之信號。信號QB代表第二輸出節點124之信號。
另外，在第2圖中，第一電源電壓VDD設定為800mV，而第二電源電壓VSS設定為0V。在一些實施例中，第一電源電壓VDD對應為高邏輯狀態，而第二電源電壓VSS對應為低邏輯狀態。第2圖中所表示之信號CLK、DATA、DATAB、Q和QB以及第一電源電壓VDD和第二電源電壓VSS係用來說明閂鎖電路100之例子。
在時間點T1，信號DATA開始由第二電源電壓VSS之位準過渡轉變為第一電源電壓VDD之位準。根據閂鎖電路100於時間點T1前所儲存信號DATA之邏輯值，信號Q為低邏輯值，並具有接近第二電源電壓VSS之電壓位準，而信號QB為高 邏輯值，並具有接近第一電源電壓VDD之電壓位準。
在時間點T2，信號CLK開始由第二電源電壓VSS之位準過渡轉變為第一電源電壓VDD之位準。因此，第一切換裝置130、切換裝置146和148開始導通。第一切換裝置130、切換裝置146和148之動作導致第一輸出節點122和第二輸出節點124之信號發生波動。然而，第二放大電路150之交錯耦接之P型電晶體152和154使得信號Q維持接近第二電源電壓VSS之電壓位準以及信號QB維持接近第一電源電壓VDD之電壓位準。
在時間點T3，信號CLK具有第一電源電壓VDD之電壓位準，此位準足以導通第一切換裝置130、切換裝置146和148。因此第一切換裝置130、切換裝置146和148操作為低電阻阻抗裝置。同時，信號DATA具有第一電源電壓VDD之電壓位準(信號DATAB具有第二電源電壓VSS之電壓位準)，代表將被儲存至閂鎖電路100之高邏輯值。因此，N型電晶體142之閘極142g具有第一電源電壓VDD之電壓位準，故N型電晶體142導通。N型電晶體144之閘極144g具有第二電源電壓VSS之電壓位準，故N型電晶體144不導通。因為N型電晶體142導通，信號QB之電壓位準被拉至第二電源電壓VSS。因此，信號QB開始導通P型電晶體154，並逐漸不導通P型電晶體152。
因為第一切換裝置130導通，並於第一輸出節點122和第二輸出節點124之間操作為低電阻阻抗裝置，信號Q和QB的信號過渡轉換受到而閘極152g和154g之間經由第一切換裝置130的電荷共享之協助。導通之第一切換裝置130將信號Q和QB之電壓位準拉至約為第一電源電壓VDD與第二電源電壓 VSS之中點。同樣的，導通之第一切換裝置130之阻抗使得透過N型電晶體142、N型電晶體144、P型電晶體152和P型電晶體154能將信號Q和QB之電壓位準彼此拉開。然而，導通之第一切換裝置130之阻抗同樣限制了信號Q和QB之電位差小於第一電源電壓VDD和第二電源電壓VSS之全擺幅電位差。
在時間點T4，信號CLK開始由第一電源電壓VDD過渡轉變為第二電源電壓VSS。因此，第一切換裝置130、切換裝置146和148開始不導通。第一切換裝置130之阻抗開始增加，而第二放大電路150可以更加提高信號Q和QB之間之電位差。至少因為透過寄生電容142c和144c而儲存於閘極142g和閘極144g之電壓位準，N型電晶體142依舊維持導通而N型電晶體144維持不導通。
在時間點T5，信號CLK具有第二電源電壓VSS之電壓位準，此位準足以不導通第一切換裝置130、切換裝置146和148。因此第一切換裝置130、切換裝置146和148操作為開路電路或高電阻阻抗裝置，其阻抗遠高於其導通之狀態。第二放大電路150根據於時間點T3至時間點T4所建立之信號Q和QB之間之電位差，將信號Q和QB之一者(例如第2圖之信號Q)拉至第一電源電壓VDD之位準。同時，第一放大電路140根據閘極142g和閘極144g之電壓位準，將信號Q和QB之另一者(例如第2圖之信號QB)拉至第二電源電壓VSS。在時間點T5至時間點T6之間，信號CLK維持在第二電源電壓VSS。信號Q具有接近第一電源電壓VDD之電壓位準，而信號QB具有接近第二電源電壓VSS之電壓位準，以儲存信號DATA於時間點T3至時間點T4 之期間的邏輯值。
在一些實施例中，時間點T3至時間點T4之期間也可稱為操作閂鎖電路100之預評估階段，而時間點T5至時間點T6之期間也可稱為操作閂鎖電路100之再生階段。
在時間點T6，信號CLK開始由第二電源電壓VSS之位準過渡轉變為第一電源電壓VDD之位準。因此，閂鎖電路100開始操作於另一時脈週期之預評估階段以及再生階段。在開始於時間點T6之時脈週期，信號DATA為低邏輯狀態(具有第二電源電壓VSS之位準)而信號DATAB為高邏輯狀態(具有第一電源電壓VDD之位準)。閂鎖電路100藉由將信號Q拉至第二電源電壓VSS以及將信號QB拉至第一電源電壓VDD以儲存信號DATA與信號DATAB。因為閂鎖電路100的電子裝置具有對稱之配置，將信號QB拉至第一電源電壓VDD之動作與前述將信號Q拉至第一電源電壓VDD之動作類似。
在時間點T7，信號DATA維持在第二電源電壓VSS之位準，而信號DATAB維持在第一電源電壓VDD。信號CLK開始由第二電源電壓VSS之位準過渡轉變為第一電源電壓VDD之位準。因此，第一切換裝置130、切換裝置146和148開始導通。第一切換裝置130、切換裝置146和148之動作導致第一輸出節點122和第二輸出節點124之信號發生波動。然而，第二放大電路150之交錯耦接之P型電晶體152和154使得信號Q維持接近第二電源電壓VSS之電壓位準以及信號QB維持接近第一電源電壓VDD之電壓位準。
在時間點T8，信號CLK具有第一電源電壓VDD之 電壓位準，此位準足以導通第一切換裝置130、切換裝置146和148。N型電晶體142之閘極142g根據信號DATA而具有第二電源電壓VSS之電壓位準，故N型電晶體142不導通。N型電晶體144之閘極144g根據信號DATAB而具有第一電源電壓VDD之電壓位準，故N型電晶體144導通。因為N型電晶體144導通，信號Q之電壓位準被拉至第二電源電壓VSS並保持P型電晶體152導通。因此，信號QB維持在被拉至之第一電源電壓VDD之電壓位準並不導通P型電晶體154。同時，因為第一切換裝置130導通，並於第一輸出節點122和第二輸出節點124之間操作為低電阻阻抗裝置，信號Q和QB之電壓位準被導通之第一切換裝置130拉至約為第一電源電壓VDD與第二電源電壓VSS之中點。導通之第一切換裝置130之阻抗同樣限制了信號Q和QB之電位差小於第一電源電壓VDD和第二電源電壓VSS之全擺幅電位差。經過各種導電路徑的動作，最後將信號Q拉至稍微高於第二電源電壓VSS並將信號QB拉至約為第一電源電壓VDD與第二電源電壓VSS之中點。
在時間點T9，信號CLK開始由第一電源電壓VDD過渡轉變為第二電源電壓VSS。因此，第一切換裝置130、切換裝置146和148開始不導通。第一切換裝置130之阻抗開始增加，而第二放大電路150可以更加提高信號Q和QB之間之電位差。至少因為透過寄生電容142c和144c而儲存於閘極142g和閘極144g之電壓位準，N型電晶體142依舊維持不導通而N型電晶體144維持導通。
在時間點T10，信號CLK具有第二電源電壓VSS之 電壓位準，此位準足以不導通第一切換裝置130、切換裝置146和148。第二放大電路150根據於時間點T9之信號Q和QB之間之電位差，將信號QB拉至第一電源電壓VDD。同時，第一放大電路140根據閘極142g和閘極144g之電壓位準，將信號Q拉至第二電源電壓VSS。在時間點T10至時間點T11之間，信號CLK維持在第二電源電壓VSS。信號Q具有接近第二電源電壓VSS之電壓位準，而信號QB具有接近第一電源電壓VDD之電壓位準，以儲存信號DATA於時間點T8至時間點T9之期間的邏輯值。
在一些實施例中，時間點T8至時間點T9之期間也可稱為操作閂鎖電路100之預評估階段，而時間點T10至時間點T11之期間也可稱為操作閂鎖電路100之再生階段。
在時間點T11，信號CLK開始由第二電源電壓VSS過渡轉變為第一電源電壓VDD。因此，閂鎖電路100開始操作於另一時脈週期之預評估階段以及再生階段。
再者，上述在時間點T7所開始的時脈週期，對應於根據具有第二電源電壓VSS的信號DATA而保持信號Q於接近第二電源電壓VSS之電壓位準之動作。因為閂鎖電路100的電子裝置具有對稱之配置，根據具有第二電源電壓VSS的信號DATAB而保持信號QB於接近第二電源電壓VSS之電壓位準之動作與在時間點T7至時間點T11所述之動作類似。
第3圖係顯示根據本揭露一些實施例所述之另一閂鎖電路300之電路圖。在第3圖中，與第1圖相同或類似之元件使用相同之標號，並省略其詳密說明。
閂鎖電路300包括一第一電源供應節點102，一第 二電源供應節點104，一第一輸入節點312，一第二輸入節點314，一第一輸出節點322，一第二輸出節點324，耦接於第一輸出節點322以及第二輸出節點324之間的切換裝置330，耦接於第二電源供應節點104、第一輸入節點312、第二輸入節點314、第一輸出節點322以及第二輸出節點324之第一放大電路340，以及耦接於第一電源供應節點102、第一輸出節點322以及第二輸出節點314之第二放大電路350。
第一放大電路340對應於第1圖之第一放大電路140，包括用以作為一差動對之N型電晶體142和144，以及切換裝置342。相較於第1圖之第一放大電路140，切換裝置146和148係省略，而切換裝置342耦接於第二電源供應節點104以及共同節點149。切換裝置330對應於切換裝置130。切換裝置330與切換裝置342在同一時間僅一者會導通。在一些實施例中，根據時脈信號CLK的第一狀態，切換裝置330導通而切換裝置342不導通，而根據時脈信號CLK的第二狀態，切換裝置330不導通而切換裝置342導通。在一些實施例中，切換裝置330受控於作為控制信號之時脈信號CLK，而切換裝置342受控於作為另一控制信號之時脈信號CLKB，時脈信號CLKB係為時脈信號CLK之互補信號。
在操作時，第一放大電路340根據時脈信號CLK的第一狀態而基於第一輸入節點312和第二輸入節點314的電壓位準而形成施加於切換裝置330之一第一電位差。在一些實施例中，第一電位差之絕對值小於第一電源電壓VDD與第二電源電壓VSS之間之第二電位差的絕對值。
第二放大電路350對應於第1圖之第一放大電路150。在操作時，第二放大電路350根據時脈信號CLK的第二狀態而基於施加於切換裝置330之第一電位差而形成施加於切換裝置330之第三電位差。在一些實施例中，第一電位差之絕對值小於第三電位差之絕對值。在一些實施例中，第三電位差之絕對值與第二電位差的絕對值相同，第二電位差為第一電源電壓VDD與第二電源電壓VSS之間之電位差。
在本揭露中，所顯示之閂鎖電路300之電晶體的通道型態以及供應電源僅為一示例。在一些實施例中，N型電晶體142和144可以P型電晶體代替，P型電晶體152和154可以N型電晶體代替，而第二電源供應節點104之電壓位準可大於第一電源供應節點102之電壓位準。
在閂鎖電路300中，第二電源供應節點104並非一直耦接至N型電晶體142和144。如果第二電源供應節點104一直耦接至N型電晶體142和144，例如第1圖之閂鎖電路100，於第一電源供應節點102以及第二電源供應節點104之間提供一直流導電路徑可加速信號Q或QB由第二電源電壓VSS過渡轉變為第一電源電壓VDD，反之亦然。然而，直流電流同樣出現在直流導電路徑。因此，相較於具有相應裝置尺寸之閂鎖電路100，閂鎖電路300消耗較少的功率但有較慢之過渡轉變速度(signal transitioning speed)。
第4圖係顯示根據本揭露一些實施例所述之主從式正反器電路(master-slave flip-flop circuit)400之功能區塊圖。正反器電路400(或稱觸發電路)用以說明本揭露之閂鎖 電路100及/或閂鎖電路300。在一些實施例中，正反器電路400可作為在通信系統之信號恢復電路的頻率/相位檢測器。
正反器電路400包括主閂鎖電路(master latch circuit)410，從閂鎖電路(slave latch circuit)420以及反相器430和440。主閂鎖電路410包括資料輸入節點D1，時脈輸入節點CK1，以及資料輸出節點Q1。從閂鎖電路420包括資料輸入節點D2，時脈輸入節點CK2，以及資料輸出節點Q2。
在一些實施例中，主閂鎖電路410之結構與閂鎖電路100或閂鎖電路300相同或類似。在一些實施例中，從閂鎖電路420之結構與閂鎖電路100或閂鎖電路300相同或類似。因此，在一些實施例中，資料輸入節點D1、D2對應於第一輸入節點112，資料輸出節點Q1、Q2對應於第一輸出節點122，而時脈輸入節點CK1、CK2用以接收第一切換裝置130、切換裝置146及/或切換裝置148之控制信號。其他節點以及其他對應至邏輯互補信號等信號係省略。
主閂鎖電路410之資料輸入節點D1用以接收資料信號DIN。主閂鎖電路410之資料輸出節點Q1耦接於從閂鎖電路420之資料輸入節點D2。主閂鎖電路410之時脈輸入節點CK1用以接收時脈信號/CLKIN。反相器430接收時脈信號CLKIN並產生與時脈信號CLKIN互補之時脈信號/CLKIN。從閂鎖電路420之時脈輸入節點CK2用以接收時脈信號CLKIN。從閂鎖電路420之資料輸出節點Q2輸出一閂鎖輸出信號QOUT。反相器440接收閂鎖輸出信號QOUT並產生與閂鎖輸出信號QOUT互補之閂鎖輸出信號/QOUT。反相器440用以產生具有既定轉換速率 (slew rate)和/或具有既定電流驅動能力之閂鎖輸出信號/QOUT。
在一些實施例中，可省略反相器440。在一些實施例中，反相器440可以緩衝電路(buffer circuit)替換，故閂鎖輸出信號QOUT(再生信號)由緩衝電路，而非閂鎖輸出信號/QOUT。
第5A圖係顯示根據本揭露一些實施例所述之基於第4圖之功能區塊圖所實施之主從式正反器電路500A之例子。正反器電路500A包括對應於主閂鎖電路410之第一閂鎖電路100A，對應於從閂鎖電路420之第二閂鎖電路100B，對應於反相器440之反相器502和504，以及輸出節點506和508。對應於反相器430之元件並未描繪於第5A圖中。
根據閂鎖電路100實施之第一閂鎖電路100A具有對應於第一輸入節點112與第二輸入節點114之輸入節點112A和114A，對應於第一輸出節點122與第二輸出節點124之輸出節點122A和124A，以及對應於第一切換裝置130、切換裝置146和148之切換裝置130A、146A和148A。根據閂鎖電路100實施之第二閂鎖電路100B具有對應於第一輸入節點112與第二輸入節點114之輸入節點112B和114B，對應於第一輸出節點122與第二輸出節點124之輸出節點122B和124B，以及對應於第一切換裝置130、切換裝置146和148之切換裝置130B、146B和148B。第一閂鎖電路100A與第二閂鎖電路100B之其他元件標號以及詳細描述係省略。
輸入節點112A用以接收作為輸入信號DATA之資 料信號DIN，輸入節點114A用以接收作為輸入信號DATAB之資料信號，其與資料信號DIN邏輯互補。第一閂鎖電路100A所使用之時脈信號CLKIN作為時脈信號CLK。切換裝置130A、146A和148A根據時脈信號/CLKIN之第一狀態導通，並根據時脈信號/CLKIN之第二狀態不導通。
輸出節點122A耦接於第二閂鎖電路100B之輸入節點112B，而輸出節點124A耦接於輸入節點114B。第二閂鎖電路100B所使用之時脈信號CLKIN作為時脈信號CLK。切換裝置130B、146B和148B根據時脈信號CLKIN之第一狀態或時脈信號/CLKIN之第二狀態導通，並根據時脈信號CLKIN之第二狀態或時脈信號/CLKIN之第一狀態不導通。輸出節點122B輸出信號Q而輸出節點124B輸出信號QB。反相器502於輸出節點122B接收輸出信號QOUT並於節點506產生輸出信號，其與輸出信號QOUT邏輯互補。反相器504於輸出節點124B接收輸出信號/QOUT並於節點508產生輸出信號，其與輸出信號/QOUT邏輯互補。
在操作時，當時脈信號/CLKIN為高邏輯位準時，第一閂鎖電路100A操作於預評估階段而第二閂鎖電路100B操作於再生階段。當時脈信號/CLKIN為低邏輯位準時，第一閂鎖電路100A操作於再生階段而第二閂鎖電路100B操作於預評估階段。第一閂鎖電路100A與第二閂鎖電路100B個別操作的詳細描述因與第1圖之閂鎖電路100相同而被省略。
第5B圖係顯示根據本揭露一些實施例所述之基於第4圖之功能區塊圖所實施之主從式正反器電路500B之例子。 正反器電路500B包括對應於主閂鎖電路410之第一閂鎖電路300A，對應於從閂鎖電路420之第二閂鎖電路300B。對應於反相器430之元件並未描繪於第5B圖中。第5B圖中，與第5A圖相同或類似之元件以相同之標號標示。
根據閂鎖電路300實施之第一閂鎖電路300A具有對應於第一輸入節點312與第二輸入節點314之輸入節點312A和314A，對應於第一輸出節點322與第二輸出節點324之輸出節點322A和324A，以及對應於切換裝置330和342之切換裝置330A和342A。
根據閂鎖電路300實施之第二閂鎖電路300B具有對應於第一輸入節點312與第二輸入節點314之輸入節點312B和314B，對應於第一輸出節點322與第二輸出節點324之輸出節點322B和324B，以及對應於切換裝置330和342之切換裝置330B和342B。第一閂鎖電路300B與第二閂鎖電路300B之其他元件標號以及詳細描述係省略。
輸入節點312A用以接收作為輸入信號DATA之資料信號DIN，輸入節點314A用以接收與資料信號DIN邏輯互補之資料信號。第一閂鎖電路300A所使用之時脈信號/CLKIN作為時脈信號CLK。切換裝置330A根據時脈信號/CLKIN之第一狀態導通，並根據時脈信號/CLKIN之第二狀態不導通。切換裝置342A根據時脈信號CLKIN之第一狀態不導通，並根據時脈信號CLKIN之第二狀態導通。
輸出節點322A耦接於第二閂鎖電路300B之輸入節點112B，而輸出節點324A耦接於輸入節點314B。第二閂鎖電 路300B所使用之時脈信號CLKIN作為時脈信號CLK。切換裝置330B根據時脈信號CLKIN之第一狀態或時脈信號/CLKIN之第二狀態導通，並根據時脈信號CLKIN之第二狀態或時脈信號/CLKIN之第一狀態不導通。切換裝置342B根據時脈信號CLKIN之第一狀態或時脈信號/CLKIN之第二狀態不導通，並根據時脈信號CLKIN之第二狀態或時脈信號/CLKIN之第一狀態導通。反相器502於節點322B接收輸出信號QOUT並於節點506產生輸出信號。反相器504於節點324B接收與輸出信號QOUT邏輯互補之輸出信號，並於節點508產生輸出信號，其與輸出信號/QOUT邏輯互補。
在操作時，當時脈信號/CLKIN為高邏輯位準時，第一閂鎖電路300A操作於預評估階段而第二閂鎖電路300B操作於再生階段。當時脈信號/CLKIN為低邏輯位準時，第一閂鎖電路300A操作於再生階段而第二閂鎖電路300B操作於預評估階段。第一閂鎖電路300A與第二閂鎖電路300B個別操作的詳細描述因與第3圖之閂鎖電路300相同而被省略。
第5C圖係顯示根據本揭露一些實施例所述之基於第4圖之功能區塊圖所實施之主從式正反器電路500C之例子。正反器電路500C包括對應於主閂鎖電路410之第一閂鎖電路300A，對應於從閂鎖電路420之第二閂鎖電路100B。對應於反相器430之元件並未描繪於第5C圖中。第5C圖中，與第5A圖和第5B圖相同或類似之元件以相同之標號標示。
在操作時，當時脈信號/CLKIN為高邏輯位準時，第一閂鎖電路300A操作於預評估階段而第二閂鎖電路100B操 作於再生階段。當時脈信號/CLKIN為低邏輯位準時，第一閂鎖電路300A操作於再生階段而第二閂鎖電路100B操作於預評估階段。第一閂鎖電路300A與第二閂鎖電路100B個別操作的詳細描述因與第5A圖和第5B圖之第一閂鎖電路300A與第二閂鎖電路100B類似而被省略。
第5D圖係顯示根據本揭露一些實施例所述之基於第4圖之功能區塊圖所實施之主從式正反器電路500D之例子。正反器電路500D包括對應於主閂鎖電路410之第一閂鎖電路100A，對應於從閂鎖電路420之第二閂鎖電路300B。對應於反相器430之元件並未描繪於第5D圖中。第5D圖中，與第5A圖和第5B圖相同或類似之元件以相同之標號標示。
在操作時，當時脈信號/CLKIN為高邏輯位準時，第一閂鎖電路100A操作於預評估階段而第二閂鎖電路300B操作於再生階段。當時脈信號/CLKIN為低邏輯位準時，第一閂鎖電路100A操作於再生階段而第二閂鎖電路300B操作於預評估階段。第一閂鎖電路100A與第二閂鎖電路300B個別操作的詳細描述因與第5A圖和第5B圖之第一閂鎖電路100A與第二閂鎖電路300B類似而被省略。
第6圖係顯示根據本揭露一些實施例所述之操作閂鎖電路或正反器電路之方法之流程圖。閂鎖電路諸如閂鎖電路100、300，正反器電路諸如正反器電路500A~500D。步驟流程610~640對應於操作單一閂鎖電路100或300或主從式正反器電路500A~500D之主閂鎖電路。步驟流程650~680對應於操作主從式正反器電路500A~500D之從閂鎖電路。必須注 意的是，額外之動作流程可實施於第6圖所示之方法600之前、期間、以及/或之後，而其他流程僅在此簡略概述。
方法600開始於步驟610，其中閂鎖電路之第一切換裝置，例如閂鎖電路100或300之第一切換裝置130或切換裝置330，或主閂鎖電路100A或300A之切換裝置130A或330A，根據時脈信號CLK或CLKIN的第一狀態導通。第一切換裝置耦接於對應之閂鎖電路之兩輸出節點之間。
接下來，方法600執行步驟620，其中第一放大電路根據時脈信號CLK或CLKIN的第一狀態而基於閂鎖電路之第一輸入節點和第二輸入節點的電壓位準於兩輸出節點之間形成一第一電位差。第一放大電路可為閂鎖電路100或閂鎖電路300之第一放大電路140或第一放大電路340，或主閂鎖電路100A或300A之對應元件。
接下來，方法600執行步驟630，其中第一切換裝置根據時脈信號CLK或CLKIN的第二狀態不導通。
接下來，方法600執行步驟640，其中第二放大電路根據時脈信號CLK或CLKIN的第二狀態而基於第一電位差於兩輸出節點之間形成一第二電位差。第二放大電路可為閂鎖電路100或閂鎖電路300之第二放大電路150或第二放大電路350，或主閂鎖電路100A或300A之對應元件。第一電位差之絕對值小於第二電位差之絕對值。
當操作單一閂鎖電路100或300時，並沒有其他閂鎖電路，因此無須執行步驟650~680。當操作主從式正反器電路500A~500D時，方法600執行步驟650~680以操作從閂鎖電 路。
在步驟650，從閂鎖電路之第二切換裝置，例如第二閂鎖電路100B或300B之切換裝置130B或切換裝置330B，根據時脈信號CLKIN的第二狀態導通。第二切換裝置耦接於對應之從閂鎖電路之兩輸出節點之間。
接下來，方法600執行步驟660，其中從閂鎖電路之第一放大電路根據時脈信號CLKIN的第二狀態而基於從閂鎖電路之第一輸入節點和第二輸入節點的電壓位準於兩輸出節點之間形成一第三電位差。從閂鎖電路之第一放大電路可為第二閂鎖電路100B或第二閂鎖電路300B之第一放大電路140或第一放大電路340之對應元件。
接下來，方法600執行步驟670，其中第二切換裝置根據時脈信號CLKIN的第一狀態不導通。
接下來，方法600執行步驟680，其中從閂鎖電路之第二放大電路根據時脈信號CLKIN的第一狀態而基於第三電位差於兩輸出節點之間形成一第四電位差。從閂鎖電路之第一放大電路可為第二閂鎖電路100B或第二閂鎖電路300B之第一放大電路150或第一放大電路350之對應元件。第三電位差之絕對值小於第四電位差之絕對值。
根據一實施例，閂鎖電路包括一第一電源供應節點，配置為攜帶一第一電源電壓；一第二電源供應節點，配置為攜帶一第二電源電壓；一第一輸入節點；一第二輸入節點；一第一輸出節點；一第二輸出節點；一第一切換裝置，耦接於上述第一輸出節點以及上述第二輸出節點之間，以及一第一放 大電路，耦接於上述第二電源供應節點、上述第一輸入節點、上述第二輸入節點、上述第一輸出節點以及上述第二輸出節點。上述第一切換裝置配置為根據一時脈信號之一第一狀態導通，並根據上述時脈信號之一第二狀態而不導通。上述第一放大電路配置為根據上述時脈信號的上述第一狀態而基於上述第一輸入節點和上述第二輸入節點的電壓位準而形成施加於上述第一切換裝置之一第一電位差。上述第一電位差之絕對值小於上述第一電源電壓與上述第二電源電壓之間之一第二電位差的絕對值。
根據另一實施例，正反器電路包括一第一電源供應節點，配置為攜帶一第一電源電壓；一第二電源供應節點，配置為攜帶一第二電源電壓；一第一閂鎖電路以及一第二閂鎖電路。第一閂鎖電路包括一第一輸入節點；一第二輸入節點；一第一輸出節點；一第二輸出節點；一第一切換裝置，耦接於上述第一輸出節點以及上述第二輸出節點之間，以及一第一放大電路，耦接於上述第二電源供應節點、上述第一輸入節點、上述第二輸入節點、上述第一輸出節點以及上述第二輸出節點。上述第一切換裝置配置為根據一時脈信號之一第一狀態導通，並根據上述時脈信號之一第二狀態而不導通以處於一高電阻阻抗狀態。上述第一放大電路配置為根據上述時脈信號的上述第一狀態而基於上述第一輸入節點和上述第二輸入節點的電壓位準而形成施加於上述第一切換裝置之一第一電位差。上述第一電位差之絕對值小於上述第一電源電壓與上述第二電源電壓之間之一第二電位差的絕對值。一第二閂鎖電路包括一第 三輸入節點，電性耦接於上述第二輸出節點；一第四輸入節點，電性耦接於上述第一輸出節點；一第三輸出節點；一第四輸出節點；以及一第二切換裝置，耦接於上述第三輸出節點以及上述第四輸出節點之間。上述第二切換裝置配置為根據上述時脈信號之上述第二狀態導通，並根據上述時脈信號之上述第一狀態而不導通。
根據另一實施例，一種閂鎖方法，包括根據一時脈信號之一第一狀態導通一第一切換裝置，上述第一切換裝置耦接於一第一閂鎖電路之一第一輸出節點以及上述第一閂鎖電路之一第二輸出節點之間；透過一第一放大電路根據上述時脈信號的上述第一狀態而基於上述第一閂鎖電路之一第一輸入節點和上述第一閂鎖電路之一第二輸入節點的電壓位準於上述第一輸出節點與上述第二輸出節點之間形成一第一電位差；根據上述時脈信號之一第二狀態不導通上述第一切換裝置；以及透過一第二放大電路根據上述時脈信號的上述第二狀態而基於上述第一電位差於上述第一輸出節點與上述第二輸出節點之間形成一第二電位差，上述第一電位差之絕對值小於上述第二電位差之絕對值。
以上概述之許多實施例的特徵使得該領域具有技能者能夠更瞭解本發明之範圍。該領域具有技能者能夠理解，他們能夠以本揭露為基礎而設計或修改其他製程以及結構，以實現在本揭露之實施例所介紹的相同特徵及/或達成相同的優點。該領域具有技能者也瞭解，這些等效的結構並不背離本揭露之精神與範圍，並且他們也能夠在不背離本揭露之精神與範 圍的情況下，改變、替換、以及變動本揭露之特徵。
100‧‧‧閂鎖電路
130‧‧‧第一切換裝置
102‧‧‧第一電源供應節點
104‧‧‧第二電源供應節點
112‧‧‧第一輸入節點
114‧‧‧第二輸入節點
122‧‧‧第一輸出節點
124‧‧‧第二輸出節點
140‧‧‧第一放大電路
150‧‧‧第二放大電路
142、144‧‧‧N型電晶體
142c、144c‧‧‧寄生電容
146、148‧‧‧切換裝置
149‧‧‧共同節點
142d、144d、152d、154d‧‧‧汲極
142g、144g、152g、154g‧‧‧閘極
142s、144s、152s、154s‧‧‧源極
152、154‧‧‧P型電晶體

Claims (7)

  1. 一種閂鎖電路，包括：一第一電源供應節點，配置為攜帶一第一電源電壓；一第二電源供應節點，配置為攜帶一第二電源電壓；一第一輸入節點；一第二輸入節點；一第一輸出節點；一第二輸出節點；一第一切換裝置，耦接於上述第一輸出節點以及上述第二輸出節點之間，上述第一切換裝置配置為根據一時脈信號之一第一狀態導通，並根據上述時脈信號之一第二狀態而不導通；一第一放大電路，耦接於上述第二電源供應節點、上述第一輸入節點、上述第二輸入節點、上述第一輸出節點以及上述第二輸出節點，上述第一放大電路配置為根據上述時脈信號的上述第一狀態而基於上述第一輸入節點和上述第二輸入節點的電壓位準而形成施加於上述第一切換裝置之一第一電位差，上述第一電位差之絕對值小於上述第一電源電壓與上述第二電源電壓之間之一第二電位差的絕對值；以及一第二放大電路，耦接於上述第一電源供應節點、上述第一輸出節點以及上述第二輸出節點，其中上述第二放大電路根據上述時脈信號的上述第二狀態而基於上述第一電位差而形成施加於上述第一切換裝置之一第三電位差，其中上述第一放大電路包括： 一第一電晶體，具有源極，耦接於上述第二輸出節點之汲極，以及閘極；一第二電晶體，具有耦接於上述第一電晶體之源極的源極，耦接於上述第一輸出節點之汲極，以及閘極；一第二切換裝置，耦接於上述第一電晶體之閘極以及上述第一輸入節點之間，上述第二切換裝置配置為根據上述時脈信號之上述第一狀態導通，以便提供一第一輸入信號至上述第一電晶體之閘極，其中上述第二切換裝置配置為根據上述時脈信號之上述第二狀態而不導通，以便停止提供上述第一輸入信號至上述第一電晶體之閘極；以及一第三切換裝置，耦接於上述第二電晶體之閘極以及上述第二輸入節點之間，上述第三切換裝置配置為根據上述時脈信號之上述第一狀態導通，以便提供一第二輸入信號至上述第二電晶體之閘極，其中上述第三切換裝置配置為根據上述時脈信號之上述第二狀態而不導通，以便停止提供上述第二輸入信號至上述第二電晶體之閘極，其中上述第一電晶體之源極以及上述第二電晶體之源極係直接連接於上述第二電源供應節點。
  2. 如申請專利範圍第1項所述之閂鎖電路，其中上述第二放大電路更包括：一第三電晶體，具有耦接於上述第一電源供應節點之源極，耦接於上述第二輸出節點之汲極，以及耦接於上述第一輸出節點之閘極；以及一第四電晶體，具有耦接於上述第一電源供應節點之源極， 耦接於上述第一輸出節點之汲極，以及耦接於上述第二輸出節點之閘極，其中上述第三電晶體與上述第四電晶體為P型電晶體。
  3. 如申請專利範圍第1項所述之閂鎖電路，其中上述第一電晶體與上述第二電晶體為N型電晶體。
  4. 一種正反器電路，包括：一第一電源供應節點，配置為攜帶一第一電源電壓；一第二電源供應節點，配置為攜帶一第二電源電壓；以及一第一閂鎖電路，包括：一第一輸入節點；一第二輸入節點；一第一輸出節點；一第二輸出節點；一第一切換裝置，耦接於上述第一輸出節點以及上述第二輸出節點之間，上述第一切換裝置配置為根據一時脈信號之一第一狀態導通，並根據上述時脈信號之一第二狀態而不導通以處於一高電阻阻抗狀態；一第一放大電路，耦接於上述第二電源供應節點、上述第一輸入節點、上述第二輸入節點、上述第一輸出節點以及上述第二輸出節點，上述第一放大電路配置為根據上述時脈信號的上述第一狀態而基於上述第一輸入節點和上述第二輸入節點的電壓位準而形成施加於上述第一切換裝置之一第一電位差，上述第一電位差之絕對值小於上述第一電源電壓與上述第二電源電壓之間之一第二電位差的絕對值；以及 一第二放大電路，耦接於上述第一電源供應節點、上述第一輸出節點以及上述第二輸出節點，其中上述第二放大電路根據上述時脈信號的上述第二狀態而基於上述第一電位差而形成施加於上述第一切換裝置之一第三電位差；以及一第二閂鎖電路，包括：一第三輸入節點，電性耦接於上述第二輸出節點；一第四輸入節點，電性耦接於上述第一輸出節點；一第三輸出節點；一第四輸出節點；以及一第二切換裝置，耦接於上述第三輸出節點以及上述第四輸出節點之間，上述第二切換裝置配置為根據上述時脈信號之上述第二狀態導通，並根據上述時脈信號之上述第一狀態而不導通，其中上述第一放大電路包括：一第一電晶體，具有源極，耦接於上述第二輸出節點之汲極，以及閘極；一第二電晶體，具有耦接於上述第一電晶體之源極的源極，耦接於上述第一輸出節點之汲極，以及閘極；一第二切換裝置，耦接於上述第一電晶體之閘極以及上述第一輸入節點之間，上述第二切換裝置配置為根據上述時脈信號之上述第一狀態導通，以便提供上述第一輸入信號至上述第一電晶體之閘極，其中上述第二切換裝置配置為根據上述時脈信號之上述第二狀態而不導通，以便停止提供上述第一輸入信號至上述第一電晶體之閘極；以及 一第三切換裝置，耦接於上述第二電晶體之閘極以及上述第二輸入節點之間，上述第三切換裝置配置為根據上述時脈信號之上述第一狀態導通，以便提供上述第二輸入信號至上述第二電晶體之閘極，其中上述第三切換裝置配置為根據上述時脈信號之上述第二狀態而不導通，以便停止提供上述第二輸入信號至上述第二電晶體之閘極，其中上述第一電晶體之源極以及上述第二電晶體之源極係直接連接於上述第二電源供應節點。
  5. 如申請專利範圍第4項所述之正反器電路，其中上述第二閂鎖電路更包括：一第三放大電路，耦接於上述第二電源供應節點、上述第三輸入節點、上述第四輸入節點、上述第三輸出節點以及上述第四輸出節點，上述第三放大電路配置為根據上述時脈信號的上述第二狀態而基於上述第三輸入節點和上述第四輸入節點的電壓位準而形成施加於上述第二切換裝置之一第四電位差，上述第四電位差之絕對值小於上述第二電位差的絕對值；其中上述第三放大電路包括：一第三電晶體，具有耦接於上述第二電源供應節點之源極，耦接於上述第四輸出節點之汲極，以及閘極；一第四電晶體，具有耦接於上述第三電晶體之源極的源極，耦接於上述第三輸出節點之汲極，以及閘極；一第三切換裝置，耦接於上述第三電晶體之閘極以及上述第三輸入節點之間，上述第三切換裝置配置為根據上述時脈信 號之上述第二狀態導通，並根據上述時脈信號之上述第一狀態而不導通；以及一第四切換裝置，耦接於上述第四電晶體之閘極以及上述第四輸入節點之間，上述第四切換裝置配置為根據上述時脈信號之上述第二狀態導通，並根據上述時脈信號之上述第一狀態而不導通。
  6. 一種閂鎖電路操作方法，包括：導通一第一切換裝置，根據一時脈信號之一第一狀態，上述第一切換裝置耦接於一第一閂鎖電路之一第一輸出節點以及上述第一閂鎖電路之一第二輸出節點之間；透過一第一放大電路根據上述時脈信號的上述第一狀態而基於上述第一閂鎖電路之一第一輸入節點和上述第一閂鎖電路之一第二輸入節點的電壓位準於上述第一輸出節點與上述第二輸出節點之間形成一第一電位差；不導通上述第一切換裝置，根據上述時脈信號之一第二狀態；以及透過一第二放大電路根據上述時脈信號的上述第二狀態而基於上述第一電位差於上述第一輸出節點與上述第二輸出節點之間形成一第二電位差，上述第一電位差之絕對值小於上述第二電位差之絕對值，其中上述第一放大電路包括：一第一電晶體，具有源極，耦接於上述第二輸出節點之汲極，以及閘極；一第二電晶體，具有耦接於上述第一電晶體之源極的源極， 耦接於上述第一輸出節點之汲極，以及閘極；一第二切換裝置，耦接於上述第一電晶體之閘極以及上述第一輸入節點之間，上述第二切換裝置配置為根據上述時脈信號之上述第一狀態導通，以便提供一第一輸入信號至上述第一電晶體之閘極，其中上述第二切換裝置配置為根據上述時脈信號之上述第二狀態而不導通，以便停止提供上述第一輸入信號至上述第一電晶體之閘極；以及一第三切換裝置，耦接於上述第二電晶體之閘極以及上述第二輸入節點之間，上述第三切換裝置配置為根據上述時脈信號之上述第一狀態導通，以便提供一第二輸入信號至上述第二電晶體之閘極，其中上述第三切換裝置配置為根據上述時脈信號之上述第二狀態而不導通，以便停止提供上述第二輸入信號至上述第二電晶體之閘極，其中上述第一電晶體之源極以及上述第二電晶體之源極係直接連接於上述第二電源供應節點。
  7. 如申請專利範圍第6項所述之閂鎖電路操作方法，更包括：導通一第四切換裝置，根據上述時脈信號之上述第二狀態，上述第四切換裝置耦接於一第二閂鎖電路之一第一輸出節點以及上述第二閂鎖電路之一第二輸出節點之間；透過上述第二閂鎖電路之一第一放大電路根據上述時脈信號的上述第二狀態而基於上述第一閂鎖電路之上述第一輸出節點和上述第一閂鎖電路之上述第二輸出節點的電壓位準於上述第二閂鎖電路之上述第一輸出節點以及上述第二閂鎖電路之上述第二輸出節點之間形成一第三電位差； 不導通上述第四切換裝置，根據上述時脈信號之上述第一狀態；透過上述第二閂鎖電路之一第二放大電路根據上述時脈信號的上述第一狀態而基於上述第三電位差於上述第二閂鎖電路之上述第一輸出節點以及上述第二閂鎖電路之上述第二輸出節點之間形成一第四電位差，上述第三電位差之絕對值小於上述第四電位差之絕對值；以及導通一第五切換裝置，根據上述時脈信號之上述第一狀態，上述第五切換裝置耦接於上述第二閂鎖電路之一差動對之一共同節點以及一電源輸入節點之間。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102549745B1 (ko) * 2016-09-21 2023-06-30 한국전자통신연구원 전압 비교기, 이의 전압 비교 방법, 그리고 이의 리셋 방법
US10262704B1 (en) * 2017-10-13 2019-04-16 Micron Technology, Inc. Apparatuses and methods for providing multiphase clock signals
TWI660585B (zh) * 2018-07-31 2019-05-21 瑞昱半導體股份有限公司 鎖存器電路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255875B1 (en) * 1997-08-06 2001-07-03 Agere Systems Guardian Corp. High-speed clock-enabled latch circuit
US6819156B1 (en) * 2001-11-26 2004-11-16 Xilinx, Inc. High-speed differential flip-flop
US7570082B2 (en) * 2006-08-15 2009-08-04 International Business Machines Corporation Voltage comparator apparatus and method having improved kickback and jitter characteristics

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247791A (en) * 1978-04-03 1981-01-27 Rockwell International Corporation CMOS Memory sense amplifier
US5034636A (en) * 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
JP3510507B2 (ja) * 1998-11-27 2004-03-29 Ｎｅｃマイクロシステム株式会社 ラッチ回路
JP4030213B2 (ja) 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
US6301179B1 (en) * 1999-06-01 2001-10-09 Bae Systems Information And Electronic Systems Integration, Inc. Self-equalized low power precharge sense amp for high speed SRAMs
US6373292B1 (en) * 1999-12-10 2002-04-16 Sun Microsystems, Inc. Low voltage differential logic
JP2002344304A (ja) * 2001-05-15 2002-11-29 Fujitsu Ltd 差動アンプ回路および半導体集積回路装置
US6828826B1 (en) * 2001-08-09 2004-12-07 Sun Microsystems, Inc. Method for clock control of half-rail differential logic
US6496039B1 (en) * 2001-08-09 2002-12-17 Sun Microsystems, Inc. Clocked half-rail differential logic
US6472920B1 (en) * 2001-09-17 2002-10-29 Agere Systems Inc. High speed latch circuit
US6573775B2 (en) * 2001-10-30 2003-06-03 Integrated Device Technology, Inc. Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
JP2003308693A (ja) * 2002-04-11 2003-10-31 Mitsubishi Electric Corp 半導体記憶装置
JP3852447B2 (ja) * 2003-06-03 2006-11-29 セイコーエプソン株式会社 出力回路及びそれを内蔵する半導体集積回路
KR20070038607A (ko) 2005-10-06 2007-04-11 삼성전자주식회사 래치 회로 및 래치 회로 구동 방법
JP5181737B2 (ja) * 2008-03-07 2013-04-10 ソニー株式会社 駆動回路、駆動方法、固体撮像装置および電子機器
JP5318933B2 (ja) 2011-11-15 2013-10-16 シャープ株式会社 ラッチ回路、分周回路及びｐｌｌ周波数シンセサイザ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255875B1 (en) * 1997-08-06 2001-07-03 Agere Systems Guardian Corp. High-speed clock-enabled latch circuit
US6819156B1 (en) * 2001-11-26 2004-11-16 Xilinx, Inc. High-speed differential flip-flop
US7570082B2 (en) * 2006-08-15 2009-08-04 International Business Machines Corporation Voltage comparator apparatus and method having improved kickback and jitter characteristics

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