CN114866074A - 正交分频电路及其工作方法、cmos结构的锁存器 - Google Patents

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Abstract

一种正交分频电路及其工作方法、CMOS结构的锁存器，其中，正交分频电路包括：第一锁存器和第二锁存器，所述第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管。由于所述第一锁存器和第二锁存器均包括CMOS结构，因此，能够使所述正交分频电路集成度高、在工作中的耗电小、成本低。

Description

正交分频电路及其工作方法、CMOS结构的锁存器
技术领域
本发明涉及集成电路领域，尤其涉及一种正交分频电路及其工作方法、CMOS结构的锁存器。
背景技术
正交四相分频电路被广泛的应用于高速串行电路中，相比采用差分时钟的结构，使用正交四相分频电路的结构具有更高的能效比。
在现有的正交分频电路中，通常采用2个电流模式逻辑锁存器(Current ModeLogic latch，下称CML锁存器)，以实现正交4相分频的功能。
然而，当正交分频电路工作时，由于在CML锁存器的电路中，电源电压端和接地端导通，因此，正交分频电路的电流较大、耗电也大。同时，由于高频工作环境下，对CML锁存器的电路中电阻的限制较大，即，需要采用阻值很小的电阻，导致所述电阻在集成电路中占用面积较大，造成正交分频电路的集成度差。不仅如此，由于CML锁存器的电路中，需要使用电流镜、电阻较等器件，因此，一方面，电流镜的器件占用面积较大，造成正交分频电路的集成度差，另一方面，使用电流镜、电阻等器件也会造成正交分频电路的成本高。
发明内容
本发明解决的技术问题是提供一种正交分频电路及其工作方法、CMOS结构的锁存器，以使正交分频电路集成度高、在工作中的耗电小、成本低。
为解决上述技术问题，本发明的技术方案提供一种正交分频电路，包括：第一锁存器，所述第一锁存器具有第一输入端、第二输入端、第一输出端、第二输出端、以及第一时钟端和第二时钟端，所述第一时钟端和第二时钟端用于输入反相的时钟信号；第二锁存器，所述第二锁存器具有第三输入端、第四输入端、第三输出端、第四输出端、以及第三时钟端和第四时钟端，所述第三时钟端和第四时钟端用于输入反相的时钟信号，且向所述第一时钟端和第三时钟端输入的时钟信号反相；所述第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，其中，所述第一CMOS晶体管的漏端连接第一PMOS晶体管，所述第一CMOS晶体管的源端连接连接第一NMOS晶体管，所述第二CMOS晶体管的漏端连接第二PMOS晶体管，所述第二CMOS晶体管的源端连接第二NMOS晶体管，所述双稳态电路的两端分别与第一CMOS晶体管的输出端以及第二CMOS晶体管的输出端连接，并且，在所述第一锁存器的电路中，双稳态电路的两端还分别与第一输出端及第二输出端耦合，在所述第二锁存器的电路中，双稳态电路的两端还分别与第三输出端及第四输出端耦合；与所述第一输入端和第四输出端连接的第一信号节点；与所述第二输入端和第三输出端连接的第二信号节点；与所述第一输出端和第三输入端连接的第三信号节点；与所述第二输出端和第四输入端连接的第四信号节点。
可选的，在所述第一锁存器的电路中，第一CMOS晶体管的漏端通过第一PMOS晶体管与第一时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第二时钟端耦合，第一CMOS晶体管的输入端与第一输入端耦合，第一CMOS晶体管的输出端与第一输出端耦合，第二CMOS晶体管的漏端通过第二PMOS晶体管与第一时钟端耦合，第二CMOS晶体管的源端通过第二NMOS晶体管与第二时钟端耦合，第二CMOS晶体管的输入端与第二输入端耦合，第二CMOS晶体管的输出端与第二输出端耦合。
可选的，在所述第二锁存器的电路中，第一CMOS晶体管的漏端通过第一PMOS晶体管与第三时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第四时钟端耦合，第一CMOS晶体管的输入端与第三输入端耦合，第一CMOS晶体管的输出端与第三输出端耦合，第二CMOS晶体管的漏端通过第二PMOS晶体管与第三时钟端耦合，第二CMOS晶体管的源端通过第二NMOS晶体管与第四时钟端耦合，第二CMOS晶体管的输入端与第四输入端耦合，第二CMOS晶体管的输出端与第四输出端耦合。
可选的，在所述第一锁存器的电路中，第一PMOS晶体管的漏端连接电源电压，第一PMOS晶体管的源端连接第一CMOS晶体管的漏端，第一PMOS晶体管的栅极与第一时钟端耦合，第二PMOS晶体管的漏端连接电源电压，第二PMOS晶体管的源端连接第二CMOS晶体管的漏端，第二PMOS晶体管的栅极与第一时钟端耦合，第一NMOS晶体管的漏端接地，第一NMOS晶体管的源端连接第一CMOS晶体管的源端，第一NMOS晶体管的栅极与第二时钟端耦合，第二NMOS晶体管的漏端接地，第二NMOS晶体管的源端连接第二CMOS晶体管的源端，第二NMOS晶体管的栅极与第二时钟端耦合。
可选的，在所述第二锁存器的电路中，第一PMOS晶体管的漏端连接电源电压，第一PMOS晶体管的源端连接第一CMOS晶体管的漏端，第一PMOS晶体管的栅极与第三时钟端耦合，第二PMOS晶体管的漏端连接电源电压，第二PMOS晶体管的源端连接第二CMOS晶体管的漏端，第二PMOS晶体管的栅极与第三时钟端耦合，第一NMOS晶体管的漏端接地，第一NMOS晶体管的源端连接第一CMOS晶体管的源端，第一NMOS晶体管的栅极与第四时钟端耦合，第二NMOS晶体管的漏端接地，第二NMOS晶体管的源端连接第二CMOS晶体管的源端，第二NMOS晶体管的栅极与第四时钟端耦合。
可选的，所述第一CMOS晶体管包括：第三PMOS晶体管，第三PMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三PMOS晶体管的源端连接第一CMOS晶体管的输出端，第三PMOS晶体管的漏端连接第一CMOS晶体管的漏端；第三NMOS晶体管，第三NMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三NMOS晶体管的源端连接第一CMOS晶体管的输出端，第三NMOS晶体管的漏端连接第一CMOS晶体管的源端。
可选的，所述第二CMOS晶体管包括：第四PMOS晶体管，第四PMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四PMOS晶体管的源端连接第二CMOS晶体管的输出端，第四PMOS晶体管的漏端连接第二CMOS晶体管的漏端；第四NMOS晶体管，第四NMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四NMOS晶体管的源端连接第二CMOS晶体管的输出端，第四NMOS晶体管的漏端连接第二CMOS晶体管的源端。
可选的，所述双稳态电路包括：第一反相器和第二反相器；在所述第一锁存器的电路中，第一反相器的输入端与第一输出端耦合，第一反相器的输出端与第二输出端耦合，第二反相器的输出端与第一输出端耦合，第二反相器的输入端与第二输出端耦合；在所述第二锁存器的电路中，第一反相器的输入端与第三输出端耦合，第一反相器的输出端与第四输出端耦合，第二反相器的输出端与第三输出端耦合，第二反相器的输入端与第四输出端耦合。
相应的，本发明的技术方案还提供一种CMOS结构的锁存器，所述CMOS结构的锁存器具有第一输入端、第二输入端、第一输出端、第二输出端、以及第一时钟端和第二时钟端，所述第一时钟端和第二时钟端用于输入反相的时钟信号，并且，所述CMOS结构的锁存器包括：第一伪反相锁存器，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，第一CMOS晶体管的漏端通过第一PMOS晶体管与第一时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第二时钟端耦合，第一CMOS晶体管的输入端与第一输入端耦合，第一CMOS晶体管的输出端与第一输出端耦合；第二伪反相锁存器，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，所述第二CMOS晶体管的漏端通过第二PMOS晶体管与第一时钟端耦合，所述第二CMOS晶体管的源端通过第二NMOS晶体管与第二时钟端耦合，所述第二CMOS晶体管的输入端与第二输入端耦合，所述第二CMOS晶体管的输出端与第二输出端耦合；双稳态电路，所述双稳态电路两端分别与第一CMOS晶体管输出端和第二CMOS晶体管的输出端连接，并且，双稳态电路的两端还分别与第一输出端及第二输出端耦合。
可选的，所述第一PMOS晶体管的漏端连接电源电压，第一PMOS晶体管的源端连接第一CMOS晶体管的漏端，第一PMOS晶体管的栅极与第一时钟端耦合，所述第二PMOS晶体管的漏端连接电源电压，第二PMOS晶体管的源端连接第二CMOS晶体管的漏端，第二PMOS晶体管的栅极与第一时钟端耦合，所述第一NMOS晶体管的漏端接地，第一NMOS晶体管的源端连接第一CMOS晶体管的源端，第一NMOS晶体管的栅极与第二时钟端耦合，所述第二NMOS晶体管的漏端接地，第二NMOS晶体管的源端连接第二CMOS晶体管的源端，第二NMOS晶体管的栅极与第二时钟端耦合。
可选的，所述第一CMOS晶体管包括：第三PMOS晶体管，第三PMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三PMOS晶体管的源端连接第一CMOS晶体管的输出端，第三PMOS晶体管的漏端连接第一CMOS晶体管的漏端；第三NMOS晶体管，第三NMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三NMOS晶体管的源端连接第一CMOS晶体管的输出端，第三NMOS晶体管的漏端连接第一CMOS晶体管的源端。
可选的，所述第二CMOS晶体管包括：第四PMOS晶体管，第四PMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四PMOS晶体管的源端连接第二CMOS晶体管的输出端，第四PMOS晶体管的漏端连接第二CMOS晶体管的漏端；第四NMOS晶体管，第四NMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四NMOS晶体管的源端连接第二CMOS晶体管的输出端，第四NMOS晶体管的漏端连接第二CMOS晶体管的源端。
可选的，所述双稳态电路包括：第一反相器，第一反相器的输入端与第一输出端耦合，第一反相器的输出端与第二输出端耦合；第二反相器，第二反相器的输出端与第一输出端耦合，第二反相器的输入端与第二输出端耦合。
相应的，本发明的技术方案还提供一种基于上述正交分频电路的工作方法，包括：在所述第一时钟端和第四时钟端输入第一时钟信号，在所述第二时钟端和第三时钟端输入第二时钟信号，所述第一时钟信号和第二时钟信号反相，且第一时钟信号和第二时钟信号具有周期T；在所述第一输入端输入第一输入信号，在所述第二输入端输入第二输入信号，且所述第一输入信号和第二输入信号反相；所述第一信号节点输出第一信号；所述第二信号节点输出第二信号，所述第一信号和第二信号反相，所述第一信号和第二信号具有周期2T；所述第三信号节点输出第三信号；所述第四信号节点输出第四信号，所述第三信号和第四信号反相，所述第三信号和第四信号具有周期2T，且所述第一信号和第三信号间具有T/2的相位差。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的正交分频电路中，由于第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，且所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，因此，在实现正交4相分频的同时，所述正交分频电路不仅在工作中的功耗小，并且，在集成电路中的占用面积小，使得集成电路的集成度更高，同时，所述正交分频电路的成本低。具体而言，由于第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，因此，能够通过少量的载流子的移动，控制第一锁存器和第二锁存器中的MOS晶体管的开启和关闭，从而，所述正交分频电路在工作中的耗电小。不仅如此，由于通过少量的载流子的移动，控制第一锁存器和第二锁存器中的MOS晶体管的开启和关闭，因此，第一锁存器和第二锁存器中无需采用电阻和电流镜，从而，正交分频电路在集成电路中的占用面积小，使得集成电路的集成度更高，并且，所述正交分频电路的成本也较低。
附图说明
图1是本发明一实施例的正交分频电路的电路结构示意图；
图2是图1中的第一锁存器的电路结构示意图；
图3是图1中的第二锁存器的电路结构示意图；
图4是本发明一实施例的正交分频电路的时序图。
具体实施方式
如背景技术所述，当正交分频电路工作时，由于在CML锁存器的电路中，电源电压端和接地端导通，因此，正交分频电路的电流较大、耗电也大。同时，由于高频工作环境下，对CML锁存器的电路中电阻的限制较大，即，需要采用阻值很小的电阻，导致所述电阻在集成电路中占用面积较大，造成正交分频电路的集成度差。不仅如此，由于CML锁存器的电路中，需要使用电流镜、电阻较等器件，因此，一方面，电流镜的器件占用面积较大，造成正交分频电路的集成度差，另一方面，使用电流镜、电阻等器件也会造成正交分频电路的成本高。
为解决上述技术问题，本发明的技术方案提供一种正交分频电路及其工作方法、CMOS结构的锁存器，其中，所述正交分频电路包括第一锁存器和第二锁存器，由于所述第一锁存器和第二锁存器均包括CMOS结构，因此，能够使所述正交分频电路集成度高、在工作中的耗电小、成本低。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明一实施例的正交分频电路的电路结构示意图，图2是图1中的第一锁存器的电路结构示意图，图3是图1中的第二锁存器的电路结构示意图。
请参考图1至图3，所述正交分频电路包括：第一锁存器，所述第一锁存器具有第一输入端IN1、第二输入端IN2、第一输出端ON1、第二输出端ON2、以及第一时钟端CK1和第二时钟端CK2，所述第一时钟端CK1和第二时钟端CK2用于输入反相的时钟信号；第二锁存器，所述第二锁存器具有第三输入端IN3、第四输入端IN4、第三输出端ON3、第四输出端ON4、以及第三时钟端CK3和第四时钟端CK4，所述第三时钟端CK3和第四时钟端CK4用于输入反相的时钟信号，且向所述第一时钟端CK1和第三时钟端CK3输入的时钟信号反相；与所述第一输入端IN1和第四输出端ON4连接的第一信号节点S1；与所述第二输入端IN2和第三输出端ON3连接的第二信号节点S2；与所述第一输出端ON1和第三输入端IN3连接的第三信号节点S3；与所述第二输出端ON2和第四输入端IN4连接的第四信号节点S4。
具体而言，所述第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路。
所述第一伪反相锁存器包括：第一PMOS晶体管PM1、第一CMOS晶体管CM1和第一NMOS晶体管NM1。
所述第二伪反相锁存器包括：第二PMOS晶体管PM2、第二CMOS晶体管CM2和第二NMOS晶体管NM1。
所述第一CMOS晶体管CM1的漏端连接第一PMOS晶体管PM1，所述第一CMOS晶体管CM1的源端连接连接第一NMOS晶体管NM1，所述第二CMOS晶体管CM2的漏端连接第二PMOS晶体管PM2，所述第二CMOS晶体管CM2的源端连接第二NMOS晶体管NM2，所述双稳态电路的两端分别与第一CMOS晶体管CM1的输出端以及第二CMOS晶体管CM2的输出端连接。
其中，在所述第一锁存器的电路中，双稳态电路的两端还分别与第一输出端ON1及第二输出端ON2耦合。在所述第二锁存器的电路中，双稳态电路的两端还分别与第三输出端ON3及第四输出端耦合ON4。
由于第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，且所述第一伪反相锁存器包括第一PMOS晶体管PM1、第一CMOS晶体管CM1和第一NMOS晶体管NM1，所述第二伪反相锁存器包括第二PMOS晶体管PM2、第二CMOS晶体管CM2和第二NMOS晶体管NM2，因此，在实现正交4相分频的同时，所述正交分频电路不仅在工作中的功耗小，并且，在集成电路中的占用面积小，使得集成电路的集成度更高，同时，所述正交分频电路的成本低。具体而言，由于所述第一伪反相锁存器包括第一PMOS晶体管PM1、第一CMOS晶体管CM1和第一NMOS晶体管NM1，所述第二伪反相锁存器包括第二PMOS晶体管PM2、第二CMOS晶体管CM2和第二NMOS晶体管NM2，因此，能够通过少量的载流子的移动，控制第一锁存器和第二锁存器中的MOS晶体管的开启和关闭，从而，所述正交分频电路在工作中的耗电小。不仅如此，由于通过少量的载流子的移动，控制第一锁存器和第二锁存器中的MOS晶体管的开启和关闭，因此，第一锁存器和第二锁存器中无需采用电阻和电流镜，从而，正交分频电路在集成电路中的占用面积小，使得集成电路的集成度更高，并且，所述正交分频电路的成本也较低。
以下结合附图对所述第一锁存器和第二锁存器的电路结构进行具体说明。
请结合图1参考图2，在所述第一锁存器的电路中，所述第一CMOS晶体管CM1的输出端耦接节点Q2，所述第二CMOS晶体管CM2的输出端耦接节点Q4，所述双稳态电路的一端耦接节点D1，所述双稳态电路的另一端耦接节点D2，并且，所述节点Q2和节点D1耦接，所述节点Q4和节点D2耦接。
从而，在所述第一锁存器的电路中，双稳态电路的两端分别与第一CMOS晶体管CM1的输出端以及第二CMOS晶体管CM2的输出端连接。
在本实施例中，在所述第一锁存器的电路中，第一CMOS晶体管CM1的漏端通过第一PMOS晶体管PM1与第一时钟端CK1耦合，第一CMOS晶体管CM1的源端通过第一NMOS晶体管NM1与第二时钟端CK2耦合，第一CMOS晶体管CM1的输入端与第一输入端IN1耦合，第一CMOS晶体管CM1的输出端与第一输出端ON1耦合，第二CMOS晶体管CM2的漏端通过第二PMOS晶体管PM2与第一时钟端CK1耦合，第二CMOS晶体管CM2的源端通过第二NMOS晶体管NM2与第二时钟端CK2耦合，第二CMOS晶体管CM2的输入端与第二输入端IN2耦合，第二CMOS晶体管CM2的输出端与第二输出端ON2耦合。
具体而言，在本实施例中，在所述第一锁存器的电路中，第一PMOS晶体管PM1的漏端连接电源电压VDD，第一PMOS晶体管PM1的源端连接第一CMOS晶体管CM1的漏端，第一PMOS晶体管PM1的栅极与第一时钟端CK1耦合，第二PMOS晶体管PM2的漏端连接电源电压VDD，第二PMOS晶体管PM2的源端连接第二CMOS晶体管CM2的漏端，第二PMOS晶体管PM2的栅极与第一时钟端CK1耦合，第一NMOS晶体管NM1的漏端接地VSS，第一NMOS晶体管NM1的源端连接第一CMOS晶体管CM1的源端，第一NMOS晶体管NM1的栅极与第二时钟端CK2耦合，第二NMOS晶体管NM2的漏端接地VSS，第二NMOS晶体管NM2的源端连接第二CMOS晶体管CM2的源端，第二NMOS晶体管NM2的栅极与第二时钟端CK2耦合。
在本实施例中，在所述第一锁存器的电路中，所述第一CMOS晶体管CM1包括：第三PMOS晶体管PM3，第三PMOS晶体管PM3的栅极连接第一CMOS晶体管CM1的输入端，第三PMOS晶体管PM3的源端连接第一CMOS晶体管CM1的输出端，第三PMOS晶体管PM3的漏端连接第一CMOS晶体管CM1的漏端；第三NMOS晶体管NM3，第三NMOS晶体管NM3的栅极连接第一CMOS晶体管CM1的输入端，第三NMOS晶体管NM3的源端连接第一CMOS晶体管CM1的输出端，第三NMOS晶体管NM3的漏端连接第一CMOS晶体管CM1的源端。
具体而言，在所述第一锁存器的电路中，第三PMOS晶体管PM3的栅极以及第三NMOS晶体管NM3的栅极耦接节点Q1，第三PMOS晶体管PM3的源端以及第三NMOS晶体管NM3的源端耦接节点Q2。
在本实施例中，在所述第一锁存器的电路中，所述第二CMOS晶体管CM2包括：第四PMOS晶体管PM4，第四PMOS晶体管PM4的栅极连接第二CMOS晶体管CM2的输入端，第四PMOS晶体管PM4的源端连接第二CMOS晶体管CM2的输出端，第四PMOS晶体管PM4的漏端连接第二CMOS晶体管CM2的漏端；第四NMOS晶体管NM4，第四NMOS晶体管NM4的栅极连接第二CMOS晶体管CM2的输入端，第四NMOS晶体管NM4的源端连接第二CMOS晶体管CM2的输出端，第四NMOS晶体管NM4的漏端连接第二CMOS晶体管CM2的源端。
具体而言，在所述第一锁存器的电路中，第四PMOS晶体管PM4的栅极以及第四NMOS晶体管NM4的栅极耦接节点Q3，第四PMOS晶体管PM4的源端以及第四NMOS晶体管NM4的源端耦接节点Q4。
在本实施例中，在所述第一锁存器的电路中，双稳态电路的两端分别与第一输出端ON1及第二输出端ON2耦合。
具体而言，所述双稳态电路的一端通过节点D1与第一输出端ON1耦合，所述双稳态电路的另一端通过节点D2与第二输出端ON2耦合。
在本实施例中，在所述第一锁存器的电路中，所述双稳态电路包括：第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端与第一输出端ON1耦合，第一反相器INV1的输出端与第二输出端ON2耦合，第二反相器INV2的输出端与第一输出端ON1耦合，第二反相器INV2的输入端与第二输出端ON2耦合。
具体而言，在所述第一锁存器的电路中，第一反相器INV1的输入端及第二反相器INV2的输出端耦接节点D1，从而，第一反相器INV1的输入端与第一输出端ON1耦合，第二反相器INV2的输出端与第一输出端ON1耦合。第一反相器INV1的输出端和第二反相器INV2的输入端耦接节点D2，从而，第一反相器INV1的输出端与第二输出端ON2耦合，第二反相器INV2的输入端与第二输出端ON2耦合。
请结合图1参考图3，同样的，在所述第二锁存器的电路中，所述第一CMOS晶体管CM1的输出端耦接节点Q2，所述第二CMOS晶体管CM2的输出端耦接节点Q4，所述双稳态电路的一端耦接节点D1，所述双稳态电路的另一端耦接节点D2，并且，所述节点Q2和节点D1耦接，所述节点Q4和节点D2耦接。
从而，在所述第二锁存器的电路中，双稳态电路的两端分别与第一CMOS晶体管CM1的输出端以及第二CMOS晶体管CM2的输出端连接。
在本实施例中，在所述第二锁存器的电路中，第一CMOS晶体管CM1的漏端通过第一PMOS晶体管PM1与第三时钟端CK3耦合，第一CMOS晶体管CM1的源端通过第一NMOS晶体管NM1与第四时钟端CK4耦合，第一CMOS晶体管CM1的输入端与第三输入端IN3耦合，第一CMOS晶体管CM1的输出端与第三输出端ON3耦合，第二CMOS晶体管CM2的漏端通过第二PMOS晶体管PM2与第三时钟端CK3耦合，第二CMOS晶体管CM2的源端通过第二NMOS晶体管NM2与第四时钟端CK4耦合，第二CMOS晶体管CM2的输入端与第四输入端IN4耦合，第二CMOS晶体管CM2的输出端与第四输出端ON4耦合。
具体而言，在本实施例中，在所述第二锁存器的电路中，第一PMOS晶体管PM1的漏端连接电源电压VDD，第一PMOS晶体管PM1的源端连接第一CMOS晶体管CM1的漏端，第一PMOS晶体管PM1的栅极与第三时钟端CK3耦合，第二PMOS晶体管PM2的漏端连接电源电压VDD，第二PMOS晶体管PM2的源端连接第二CMOS晶体管CM2的漏端，第二PMOS晶体管PM2的栅极与第三时钟端CK3耦合，第一NMOS晶体管NM1的漏端接地VSS，第一NMOS晶体管NM1的源端连接第一CMOS晶体管CM1的源端，第一NMOS晶体管NM1的栅极与第四时钟端CK4耦合，第二NMOS晶体管NM2的漏端接地VSS，第二NMOS晶体管NM2的源端连接第二CMOS晶体管CM2的源端，第二NMOS晶体管NM2的栅极与第四时钟端CK4耦合。
同样的，在所述第二锁存器的电路中，所述第一CMOS晶体管CM1包括：第三PMOS晶体管PM3，第三PMOS晶体管PM3的栅极连接第一CMOS晶体管CM1的输入端，第三PMOS晶体管PM3的源端连接第一CMOS晶体管CM1的输出端，第三PMOS晶体管PM3的漏端连接第一CMOS晶体管CM1的漏端；第三NMOS晶体管NM3，第三NMOS晶体管NM3的栅极连接第一CMOS晶体管CM1的输入端，第三NMOS晶体管NM3的源端连接第一CMOS晶体管CM1的输出端，第三NMOS晶体管NM3的漏端连接第一CMOS晶体管CM1的源端。
具体而言，在所述第二锁存器的电路中，第三PMOS晶体管PM3的栅极以及第三NMOS晶体管NM3的栅极耦接节点Q1，第三PMOS晶体管PM3的源端以及第三NMOS晶体管NM3的源端耦接节点Q2。
同样的，在所述第二锁存器的电路中，所述第二CMOS晶体管CM2包括：第四PMOS晶体管PM4，第四PMOS晶体管PM4的栅极连接第二CMOS晶体管CM2的输入端，第四PMOS晶体管PM4的源端连接第二CMOS晶体管CM2的输出端，第四PMOS晶体管PM4的漏端连接第二CMOS晶体管CM2的漏端；第四NMOS晶体管NM4，第四NMOS晶体管NM4的栅极连接第二CMOS晶体管CM2的输入端，第四NMOS晶体管NM4的源端连接第二CMOS晶体管CM2的输出端，第四NMOS晶体管NM4的漏端连接第二CMOS晶体管CM2的源端。
具体而言，在所述第二锁存器的电路中，第四PMOS晶体管PM4的栅极以及第四NMOS晶体管NM4的栅极耦接节点Q3，第四PMOS晶体管PM4的源端以及第四NMOS晶体管NM4的源端耦接节点Q4。
在本实施例中，在所述第二锁存器的电路中，双稳态电路的两端分别与第三输出端ON3及第四输出端ON4耦合。
具体而言，所述双稳态电路的一端通过节点D1与第三输出端ON3耦合，所述双稳态电路的另一端通过节点D2与第四输出端ON4耦合。
同样的，在所述第二锁存器的电路中，所述双稳态电路包括：第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端与第三输出端ON3耦合，第一反相器INV1的输出端与第四输出端ON4耦合，第二反相器INV2的输出端与第三输出端ON3耦合，第二反相器INV2的输入端与第四输出端ON4耦合。
具体而言，在所述第二锁存器的电路中，第一反相器INV1的输入端及第二反相器INV2的输出端耦接节点D1，从而，第一反相器INV1的输入端与第三输出端ON3耦合，第二反相器INV2的输出端与第三输出端ON3耦合。第一反相器INV1的输出端和第二反相器INV2的输入端耦接节点D2，从而，第一反相器INV1的输出端与第四输出端ON4耦合，第二反相器INV2的输入端与第四输出端ON4耦合。
由于在所述正交分频电路的工作过程中，电源电压VDD和地端VSS间不导通，而是通过少量的载流子的移动，对第一锁存器和第二锁存器中的第一PMOS晶体管PM1、第二PMOS晶体管PM2、第一NMOS晶体管NM1、第二NMOS晶体管NM2、第一CMOS晶体管CM1和第二CMOS晶体管CM2的开启和关闭进行控制，以实现正交4相分频，因此，所述正交分频电路在工作中的耗电小。
不仅如此，由于是通过少量的载流子的移动对所述第一锁存器和第二锁存器中进行控制，因此，所述第一锁存器和第二锁存器中无需采用电阻和电流镜，从而，正交分频电路在集成电路中的占用面积小，使得集成电路的集成度更高，并且，所述正交分频电路的成本也较低。
相应的，本发明一实施例还提供一种用于上述正交分频电路的CMOS结构的锁存器，请继续参考图2，所述CMOS结构的锁存器具有第一输入端IN1、第二输入端IN2、第一输出端ON1、第二输出端ON2、以及第一时钟端CK1和第二时钟端CK2，所述第一时钟端CK1和第二时钟端CK2用于输入反相的时钟信号。
并且，所述CMOS结构的锁存器包括：第一伪反相锁存器，所述第一伪反相锁存器包括第一PMOS晶体管PM1、第一CMOS晶体管CM1和第一NMOS晶体管NM1，第一CMOS晶体管CM1的漏端通过第一PMOS晶体管PM1与第一时钟端CK1耦合，第一CMOS晶体管CM1的源端通过第一NMOS晶体管NM1与第二时钟端CK2耦合，第一CMOS晶体管CM1的输入端与第一输入端IN1耦合，第一CMOS晶体管CM1的输出端与第一输出端ON1耦合。
所述CMOS结构的锁存器还包括：第二伪反相锁存器，所述第二伪反相锁存器包括第二PMOS晶体管PM2、第二CMOS晶体管CM2和第二NMOS晶体管NM2，第二CMOS晶体管CM2的漏端通过第二PMOS晶体管PM2与第一时钟端CK1耦合，第二CMOS晶体管CM2的源端通过第二NMOS晶体管NM2与第二时钟端CK2耦合，第二CMOS晶体管CM2的输入端与第二输入端IN2耦合，第二CMOS晶体管CM2的输出端与第二输出端ON2耦合。
所述CMOS结构的锁存器还包括：双稳态电路，所述双稳态电路两端分别与第一CMOS晶体管CM1输出端和第二CMOS晶体管CM2的输出端连接，并且，双稳态电路的两端还分别与第一输出端ON1及第二输出端ON2耦合。
具体而言，在本实施例中，所述第一CMOS晶体管CM1的输出端耦接节点Q2，所述第二CMOS晶体管CM2的输出端耦接节点Q4，所述双稳态电路的一端耦接节点D1，所述双稳态电路的另一端耦接节点D2，并且，所述节点Q2和节点D1耦接，所述节点Q4和节点D2耦接。
从而，双稳态电路的两端分别与第一CMOS晶体管CM1的输出端以及第二CMOS晶体管CM2的输出端连接。
具体而言，在本实施例中，所述第一PMOS晶体管PM1的漏端连接电源电压VDD，第一PMOS晶体管PM1的源端连接第一CMOS晶体管CM1的漏端，第一PMOS晶体管PM1的栅极与第一时钟端CK1耦合；所述第二PMOS晶体管PM2的漏端连接电源电压VDD，第二PMOS晶体管PM2的源端连接第二CMOS晶体管CM2的漏端，第二PMOS晶体管PM2的栅极与第一时钟端CK1耦合；所述第一NMOS晶体管NM1的漏端接地VSS，第一NMOS晶体管NM1的源端连接第一CMOS晶体管CM1的源端，第一NMOS晶体管NM1的栅极与第二时钟端CK2耦合；所述第二NMOS晶体管NM2的漏端接地VSS，第二NMOS晶体管NM2的源端连接第二CMOS晶体管CM2的源端，第二NMOS晶体管NM2的栅极与第二时钟端CK2耦合。
在本实施例中，所述第一CMOS晶体管CM1包括：第三PMOS晶体管PM3，第三PMOS晶体管PM3的栅极连接第一CMOS晶体管CM1的输入端，第三PMOS晶体管PM3的源端连接第一CMOS晶体管CM1的输出端，第三PMOS晶体管PM3的漏端连接第一CMOS晶体管CM1的漏端；第三NMOS晶体管NM3，第三NMOS晶体管NM3的栅极连接第一CMOS晶体管CM1的输入端，第三NMOS晶体管NM3的源端连接第一CMOS晶体管CM1的输出端，第三NMOS晶体管NM3的漏端连接第一CMOS晶体管CM1的源端。
具体而言，在所述CMOS结构的锁存器的电路中，第三PMOS晶体管PM3的栅极以及第三NMOS晶体管NM3的栅极耦接节点Q1，第三PMOS晶体管PM3的源端以及第三NMOS晶体管NM3的源端耦接节点Q2。
在本实施例中，所述第二CMOS晶体管CM2包括：第四PMOS晶体管PM4，第四PMOS晶体管PM4的栅极连接第二CMOS晶体管CM2的输入端，第四PMOS晶体管PM4的源端连接第二CMOS晶体管CM2的输出端，第四PMOS晶体管PM4的漏端连接第二CMOS晶体管CM2的漏端；第四NMOS晶体管NM4，第四NMOS晶体管NM4的栅极连接第二CMOS晶体管CM2的输入端，第四NMOS晶体管NM4的源端连接第二CMOS晶体管CM2的输出端，第四NMOS晶体管NM4的漏端连接第二CMOS晶体管CM2的源端。
具体而言，在所述CMOS结构的锁存器的电路中，第四PMOS晶体管PM4的栅极以及第四NMOS晶体管NM4的栅极耦接节点Q3，第四PMOS晶体管PM4的源端以及第四NMOS晶体管NM4的源端耦接节点Q4。
具体而言，所述双稳态电路的一端通过节点D1与第一输出端ON1耦合，所述双稳态电路的另一端通过节点D2与第二输出端ON2耦合。
在本实施例中，在所述CMOS结构的锁存器的电路中，所述双稳态电路包括：第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端与第一输出端ON1耦合，第一反相器INV1的输出端与第二输出端ON2耦合，第二反相器INV2的输出端与第一输出端ON1耦合，第二反相器INV2的输入端与第二输出端ON2耦合。
具体而言，在所述CMOS结构的锁存器的电路中，第一反相器INV1的输入端及第二反相器INV2的输出端耦接节点D1，从而，第一反相器INV1的输入端与第一输出端ON1耦合，第二反相器INV2的输出端与第一输出端ON1耦合。第一反相器INV1的输出端和第二反相器INV2的输入端耦接节点D2，从而，第一反相器INV1的输出端与第二输出端ON2耦合，第二反相器INV2的输入端与第二输出端ON2耦合。
图4是本发明一实施例的正交分频电路的时序图。
相应的，本发明一实施例还提供一种基于上述正交分频电路的工作方法，请结合图1至图3参考图4，包括：
在所述第一时钟端CK1和第四时钟端CK4输入第一时钟信号clk，在所述第二时钟端CK2和第三时钟端CK3输入第二时钟信号clkb，所述第一时钟信号clk和第二时钟信号clkb反相，且第一时钟信号clk和第二时钟信号clkb具有周期T；
在所述第一输入端IN1输入第一输入信号，在所述第二输入端IN2输入第二输入信号，且所述第一输入信号和第二输入信号反相；
所述第一信号节点S1输出第一信号；
所述第二信号节点S2输出第二信号，所述第一信号和第二信号反相，所述第一信号和第二信号具有周期2T；
所述第三信号节点S3输出第三信号；
所述第四信号节点S4输出第四信号，所述第三信号和第四信号反相，所述第三信号和第四信号具有周期2T，且所述第一信号和第三信号间具有T/2的相位差。
具体而言，当在所述第一时钟端CK1和第四时钟端CK4输入信号“0”，且在所述第二时钟端CK2和第三时钟端CK3输入信号“1”时，在所述第一锁存器的电路中，所述第一PMOS晶体管PM1、第二PMOS晶体管PM2、第一NMOS晶体管NM1、第二NMOS晶体管NM2均开启。相反的，在所述第二锁存器的电路中，所述第一PMOS晶体管PM1、第二PMOS晶体管PM2、第一NMOS晶体管NM1、第二NMOS晶体管NM2均关闭。
此时，所述第二锁存器为锁存状态。
此时，若在所述第一输入端IN1输入信号“0”，且在所述第二输入端IN2输入信号“1”，在所述第一锁存器的电路中，第三PMOS晶体管PM3开启、第四PMOS晶体管PM4开启、第三NMOS晶体管NM3关闭、第四NMOS晶体管NM4关闭。从而，所述第一信号节点S1输出信号“0”，所述第二信号节点S4输出信号“1”，所述第三信号节点S3输出信号“1”，所述第四信号节点S4输出信号“0”。
此时，若在所述第一输入端IN1输入信号“1”，且在所述第二输入端IN2输入信号“0”，在所述第一锁存器的电路中，第三PMOS晶体管PM3关闭、第四PMOS晶体管PM4关闭、第三NMOS晶体管NM3开启、第四NMOS晶体管NM4开启。从而，所述第一信号节点S1输出信号“1”，所述第二信号节点S4输出信号“0”，所述第三信号节点S3输出信号“0”，所述第四信号节点S4输出信号“1”。
当在所述第一时钟端CK1和第四时钟端CK4输入信号“1”，且在所述第二时钟端CK2和第三时钟端CK3输入信号“0”时，在所述第二锁存器的电路中，所述第一PMOS晶体管PM1、第二PMOS晶体管PM2、第一NMOS晶体管NM1、第二NMOS晶体管NM2均开启。相反的，在所述第一锁存器的电路中，所述第一PMOS晶体管PM1、第二PMOS晶体管PM2、第一NMOS晶体管NM1、第二NMOS晶体管NM2均关闭。
此时，所述第一锁存器为锁存状态。
若所述第三信号节点S3输出信号“1”，所述第四信号节点S4输出信号“0”，则在所述第三输入端IN3输入信号“1”，且在所述第四输入端IN4输入信号“0”。此时，在所述第二锁存器的电路中，第三PMOS晶体管PM3关闭、第四PMOS晶体管PM4关闭、第三NMOS晶体管NM3开启、第四NMOS晶体管NM4开启。从而，所述第一信号节点S1输出信号“1”，所述第二信号节点S4输出信号“0”。
若所述第三信号节点S3输出信号“0”，所述第四信号节点S4输出信号“1”，则在所述第三输入端IN3输入信号“0”，且在所述第四输入端IN4输入信号“1”。此时，在所述第二锁存器的电路中，第三PMOS晶体管PM3开启闭、第四PMOS晶体管PM4开启、第三NMOS晶体管NM3关闭、第四NMOS晶体管NM4关闭。从而，所述第一信号节点S1输出信号“0”，所述第二信号节点S4输出信号“1”。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种正交分频电路，其特征在于，包括：
第一锁存器，所述第一锁存器具有第一输入端、第二输入端、第一输出端、第二输出端、以及第一时钟端和第二时钟端，所述第一时钟端和第二时钟端用于输入反相的时钟信号；
第二锁存器，所述第二锁存器具有第三输入端、第四输入端、第三输出端、第四输出端、以及第三时钟端和第四时钟端，所述第三时钟端和第四时钟端用于输入反相的时钟信号，且向所述第一时钟端和第三时钟端输入的时钟信号反相；
所述第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，其中，所述第一CMOS晶体管的漏端连接第一PMOS晶体管，所述第一CMOS晶体管的源端连接连接第一NMOS晶体管，所述第二CMOS晶体管的漏端连接第二PMOS晶体管，所述第二CMOS晶体管的源端连接第二NMOS晶体管，所述双稳态电路的两端分别与第一CMOS晶体管的输出端以及第二CMOS晶体管的输出端连接，并且，在所述第一锁存器的电路中，双稳态电路的两端还分别与第一输出端及第二输出端耦合，在所述第二锁存器的电路中，双稳态电路的两端还分别与第三输出端及第四输出端耦合；
与所述第一输入端和第四输出端连接的第一信号节点；
与所述第二输入端和第三输出端连接的第二信号节点；
与所述第一输出端和第三输入端连接的第三信号节点；
与所述第二输出端和第四输入端连接的第四信号节点。
2.如权利要求1所述的正交分频电路，其特征在于，在所述第一锁存器的电路中，第一CMOS晶体管的漏端通过第一PMOS晶体管与第一时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第二时钟端耦合，第一CMOS晶体管的输入端与第一输入端耦合，第一CMOS晶体管的输出端与第一输出端耦合，第二CMOS晶体管的漏端通过第二PMOS晶体管与第一时钟端耦合，第二CMOS晶体管的源端通过第二NMOS晶体管与第二时钟端耦合，第二CMOS晶体管的输入端与第二输入端耦合，第二CMOS晶体管的输出端与第二输出端耦合。
3.如权利要求1所述的正交分频电路，其特征在于，在所述第二锁存器的电路中，第一CMOS晶体管的漏端通过第一PMOS晶体管与第三时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第四时钟端耦合，第一CMOS晶体管的输入端与第三输入端耦合，第一CMOS晶体管的输出端与第三输出端耦合，第二CMOS晶体管的漏端通过第二PMOS晶体管与第三时钟端耦合，第二CMOS晶体管的源端通过第二NMOS晶体管与第四时钟端耦合，第二CMOS晶体管的输入端与第四输入端耦合，第二CMOS晶体管的输出端与第四输出端耦合。
4.如权利要求1所述的正交分频电路，其特征在于，在所述第一锁存器的电路中，第一PMOS晶体管的漏端连接电源电压，第一PMOS晶体管的源端连接第一CMOS晶体管的漏端，第一PMOS晶体管的栅极与第一时钟端耦合，第二PMOS晶体管的漏端连接电源电压，第二PMOS晶体管的源端连接第二CMOS晶体管的漏端，第二PMOS晶体管的栅极与第一时钟端耦合，第一NMOS晶体管的漏端接地，第一NMOS晶体管的源端连接第一CMOS晶体管的源端，第一NMOS晶体管的栅极与第二时钟端耦合，第二NMOS晶体管的漏端接地，第二NMOS晶体管的源端连接第二CMOS晶体管的源端，第二NMOS晶体管的栅极与第二时钟端耦合。
5.如权利要求1所述的正交分频电路，其特征在于，在所述第二锁存器的电路中，第一PMOS晶体管的漏端连接电源电压，第一PMOS晶体管的源端连接第一CMOS晶体管的漏端，第一PMOS晶体管的栅极与第三时钟端耦合，第二PMOS晶体管的漏端连接电源电压，第二PMOS晶体管的源端连接第二CMOS晶体管的漏端，第二PMOS晶体管的栅极与第三时钟端耦合，第一NMOS晶体管的漏端接地，第一NMOS晶体管的源端连接第一CMOS晶体管的源端，第一NMOS晶体管的栅极与第四时钟端耦合，第二NMOS晶体管的漏端接地，第二NMOS晶体管的源端连接第二CMOS晶体管的源端，第二NMOS晶体管的栅极与第四时钟端耦合。
6.如权利要求1所述的正交分频电路，其特征在于，所述第一CMOS晶体管包括：第三PMOS晶体管，第三PMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三PMOS晶体管的源端连接第一CMOS晶体管的输出端，第三PMOS晶体管的漏端连接第一CMOS晶体管的漏端；第三NMOS晶体管，第三NMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三NMOS晶体管的源端连接第一CMOS晶体管的输出端，第三NMOS晶体管的漏端连接第一CMOS晶体管的源端。
7.如权利要求1所述的正交分频电路，其特征在于，所述第二CMOS晶体管包括：第四PMOS晶体管，第四PMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四PMOS晶体管的源端连接第二CMOS晶体管的输出端，第四PMOS晶体管的漏端连接第二CMOS晶体管的漏端；第四NMOS晶体管，第四NMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四NMOS晶体管的源端连接第二CMOS晶体管的输出端，第四NMOS晶体管的漏端连接第二CMOS晶体管的源端。
8.如权利要求1所述的正交分频电路，其特征在于，所述双稳态电路包括：第一反相器和第二反相器；在所述第一锁存器的电路中，第一反相器的输入端与第一输出端耦合，第一反相器的输出端与第二输出端耦合，第二反相器的输出端与第一输出端耦合，第二反相器的输入端与第二输出端耦合；在所述第二锁存器的电路中，第一反相器的输入端与第三输出端耦合，第一反相器的输出端与第四输出端耦合，第二反相器的输出端与第三输出端耦合，第二反相器的输入端与第四输出端耦合。
9.一种CMOS结构的锁存器，其特征在于，所述CMOS结构的锁存器具有第一输入端、第二输入端、第一输出端、第二输出端、以及第一时钟端和第二时钟端，所述第一时钟端和第二时钟端用于输入反相的时钟信号，并且，所述CMOS结构的锁存器包括：第一伪反相锁存器，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，第一CMOS晶体管的漏端通过第一PMOS晶体管与第一时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第二时钟端耦合，第一CMOS晶体管的输入端与第一输入端耦合，第一CMOS晶体管的输出端与第一输出端耦合；第二伪反相锁存器，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，所述第二CMOS晶体管的漏端通过第二PMOS晶体管与第一时钟端耦合，所述第二CMOS晶体管的源端通过第二NMOS晶体管与第二时钟端耦合，所述第二CMOS晶体管的输入端与第二输入端耦合，所述第二CMOS晶体管的输出端与第二输出端耦合；双稳态电路，所述双稳态电路两端分别与第一CMOS晶体管输出端和第二CMOS晶体管的输出端连接，并且，双稳态电路的两端还分别与第一输出端及第二输出端耦合。
10.如权利要求9所述的CMOS结构的锁存器，其特征在于，所述第一PMOS晶体管的漏端连接电源电压，第一PMOS晶体管的源端连接第一CMOS晶体管的漏端，第一PMOS晶体管的栅极与第一时钟端耦合，所述第二PMOS晶体管的漏端连接电源电压，第二PMOS晶体管的源端连接第二CMOS晶体管的漏端，第二PMOS晶体管的栅极与第一时钟端耦合，所述第一NMOS晶体管的漏端接地，第一NMOS晶体管的源端连接第一CMOS晶体管的源端，第一NMOS晶体管的栅极与第二时钟端耦合，所述第二NMOS晶体管的漏端接地，第二NMOS晶体管的源端连接第二CMOS晶体管的源端，第二NMOS晶体管的栅极与第二时钟端耦合。
11.如权利要求9所述的CMOS结构的锁存器，其特征在于，所述第一CMOS晶体管包括：第三PMOS晶体管，第三PMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三PMOS晶体管的源端连接第一CMOS晶体管的输出端，第三PMOS晶体管的漏端连接第一CMOS晶体管的漏端；第三NMOS晶体管，第三NMOS晶体管的栅极连接第一CMOS晶体管的输入端，第三NMOS晶体管的源端连接第一CMOS晶体管的输出端，第三NMOS晶体管的漏端连接第一CMOS晶体管的源端。
12.如权利要求9所述的CMOS结构的锁存器，其特征在于，所述第二CMOS晶体管包括：第四PMOS晶体管，第四PMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四PMOS晶体管的源端连接第二CMOS晶体管的输出端，第四PMOS晶体管的漏端连接第二CMOS晶体管的漏端；第四NMOS晶体管，第四NMOS晶体管的栅极连接第二CMOS晶体管的输入端，第四NMOS晶体管的源端连接第二CMOS晶体管的输出端，第四NMOS晶体管的漏端连接第二CMOS晶体管的源端。
13.如权利要求9所述的CMOS结构的锁存器，其特征在于，所述双稳态电路包括：第一反相器，第一反相器的输入端与第一输出端耦合，第一反相器的输出端与第二输出端耦合；第二反相器，第二反相器的输出端与第一输出端耦合，第二反相器的输入端与第二输出端耦合。
14.一种基于权利要求1至8任一所述的正交分频电路的工作方法，其特征在于，包括：
在所述第一时钟端和第四时钟端输入第一时钟信号，在所述第二时钟端和第三时钟端输入第二时钟信号，所述第一时钟信号和第二时钟信号反相，且第一时钟信号和第二时钟信号具有周期T；
在所述第一输入端输入第一输入信号，在所述第二输入端输入第二输入信号，且所述第一输入信号和第二输入信号反相；
所述第一信号节点输出第一信号；
所述第二信号节点输出第二信号，所述第一信号和第二信号反相，所述第一信号和第二信号具有周期2T；
所述第三信号节点输出第三信号；
所述第四信号节点输出第四信号，所述第三信号和第四信号反相，所述第三信号和第四信号具有周期2T，且所述第一信号和第三信号间具有T/2的相位差。
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