JP3482926B2 - 多値論理回路 - Google Patents
多値論理回路Info
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- JP3482926B2 JP3482926B2 JP30756299A JP30756299A JP3482926B2 JP 3482926 B2 JP3482926 B2 JP 3482926B2 JP 30756299 A JP30756299 A JP 30756299A JP 30756299 A JP30756299 A JP 30756299A JP 3482926 B2 JP3482926 B2 JP 3482926B2
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Description
【０００１】
【発明の属する技術分野】本発明は高速かつ回路専有面
積の小さな汎用的多値論理ゲートに関するものである。
積の小さな汎用的多値論理ゲートに関するものである。
【０００２】
【従来の技術】Ｔゲートはこれ１種類のみで任意の多値
論理回路網を構成できるというユニバーサルロジックモ
ジュールの一つであり、構造化設計に有用であるなどの
特徴を有している。
論理回路網を構成できるというユニバーサルロジックモ
ジュールの一つであり、構造化設計に有用であるなどの
特徴を有している。
【０００３】また、任意の多値論理回路網を実現する基
本ブロックとして、多値Ｔゲートは、その汎用性、設計
用意性、回路実現上の利点、故障検査用意性等の点で、
優れた特徴を有していることが知られている。
本ブロックとして、多値Ｔゲートは、その汎用性、設計
用意性、回路実現上の利点、故障検査用意性等の点で、
優れた特徴を有していることが知られている。
【０００４】このＴゲートをＮＭＯＳトランジスタによ
り実現する回路が亀山らにより提案されている。この回
路については、特開昭６０−２３５５２７『多値Ｔゲー
トのＮＭＯＳ集積回路』に記述されている。
り実現する回路が亀山らにより提案されている。この回
路については、特開昭６０−２３５５２７『多値Ｔゲー
トのＮＭＯＳ集積回路』に記述されている。
【０００５】この従来のＴゲート回路の構成と動作を、
その構成図をもとに簡単に説明する。図５に従来の４値
Ｔゲート回路の構成図を示す。
その構成図をもとに簡単に説明する。図５に従来の４値
Ｔゲート回路の構成図を示す。
【０００６】この従来の回路において、Ｍ１からＭ１４
までのトランジスタによって構成された部分は異なるし
きい値を有するインバーター回路を基本要素として、図
中の入力端子ＩＮへ入力された信号レベルの検出を行
う。
までのトランジスタによって構成された部分は異なるし
きい値を有するインバーター回路を基本要素として、図
中の入力端子ＩＮへ入力された信号レベルの検出を行
う。
【０００７】各トランジスタのしきい値は、５種類の異
なった値を持ち、これらは多レベルイオン注入により設
定できる。
なった値を持ち、これらは多レベルイオン注入により設
定できる。
【０００８】図６にＩＮ端子への入力電圧に対する端子
ａ、ｂ、ｃおよびｄにおける電圧を示す。図に示すよう
に、入力電圧の値に応じて、各端子電圧のうち一つだけ
がハイレベルとなっている。それぞれの端子はパストラ
ンジスタ１５から１８の制御端子に接続されているの
で、入力端子ＩＮに加えられた信号レベルに応じて、１
５から１８の入力端子に接続された選択入力のどれか一
つが、出力端子ＯＵＴに伝達される。
ａ、ｂ、ｃおよびｄにおける電圧を示す。図に示すよう
に、入力電圧の値に応じて、各端子電圧のうち一つだけ
がハイレベルとなっている。それぞれの端子はパストラ
ンジスタ１５から１８の制御端子に接続されているの
で、入力端子ＩＮに加えられた信号レベルに応じて、１
５から１８の入力端子に接続された選択入力のどれか一
つが、出力端子ＯＵＴに伝達される。
【０００９】
【発明が解決しようとする課題】従来例に示す多値Ｔゲ
ート回路により、任意の多値組合せ回路が実現できる。
しかしながら、上記Ｔゲートにおいてはラッチ機能を有
していないため、多値順序回路を構成するには出力の一
部を入力側に戻すフィードバックループを形成する必要
があり、動作が複雑となる。
ート回路により、任意の多値組合せ回路が実現できる。
しかしながら、上記Ｔゲートにおいてはラッチ機能を有
していないため、多値順序回路を構成するには出力の一
部を入力側に戻すフィードバックループを形成する必要
があり、動作が複雑となる。
【００１０】しかも、もし入力レベルと出力レベルが一
致していない場合、レベル再生回路をフィードバックル
ープ内に挿入する必要があり、回路の素子数および占有
面積の増大を招く。
致していない場合、レベル再生回路をフィードバックル
ープ内に挿入する必要があり、回路の素子数および占有
面積の増大を招く。
【００１１】本発明の目的は、素子数をより低減し、高
速、かつ、回路面積の縮小に寄与し得る多値論理回路を
提供することにある。
速、かつ、回路面積の縮小に寄与し得る多値論理回路を
提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の多値論理回路においては、Ｒを３以上の整
数値とし、論理値０からＲ−１で構成されるＲ値多値論
理回路において、第１から第Ｒまでの異なるＲ個のリテ
ラルゲ−トと第１から第ＲまでのＲ個の転送ゲ−トから
なる多値論理回路であって、第ｉ(ｉ＝１〜Ｒ)のリテラ
ルゲ−トは一つの論理入力ｉ−１に対してのみその出力
値がＲ−１となり、それ以外の入力値に対しては出力が
０となり、かつ、それらの出力値をラッチできる機能を
有する論理ゲ−トであり、Ｒ個のリテラルゲ−トの入力
端子を共通化し、一方、第ｉのリテラルゲ−トの出力は
それぞれ上記第ｉの転送ゲ−トの制御端子に接続され、
さらに上記Ｒ個の転送ゲ−トの入力端子にはＲ個の選択
入力を加え、各転送ゲ−トの他端を出力端に接続するこ
とによって得られることを特徴とする。
め、本発明の多値論理回路においては、Ｒを３以上の整
数値とし、論理値０からＲ−１で構成されるＲ値多値論
理回路において、第１から第Ｒまでの異なるＲ個のリテ
ラルゲ−トと第１から第ＲまでのＲ個の転送ゲ−トから
なる多値論理回路であって、第ｉ(ｉ＝１〜Ｒ)のリテラ
ルゲ−トは一つの論理入力ｉ−１に対してのみその出力
値がＲ−１となり、それ以外の入力値に対しては出力が
０となり、かつ、それらの出力値をラッチできる機能を
有する論理ゲ−トであり、Ｒ個のリテラルゲ−トの入力
端子を共通化し、一方、第ｉのリテラルゲ−トの出力は
それぞれ上記第ｉの転送ゲ−トの制御端子に接続され、
さらに上記Ｒ個の転送ゲ−トの入力端子にはＲ個の選択
入力を加え、各転送ゲ−トの他端を出力端に接続するこ
とによって得られることを特徴とする。
【００１３】さらに、前記多値回路において、前記第１
のリテラルゲ−トとして、２つの主端子間で負性微分抵
抗特性を呈する第１および第２の素子の直列接続回路で
あって、少なくとも第２の素子が、その素子電流の値を
制御する制御端子を入力端子として有し、前記直列接続
回路の両端にクロック信号を加え、両素子の接続点を出
力端子とすることを特徴とし、前記第Ｒのリテラルゲ−
トとして、２つの主端子間で負性微分抵抗特性を呈する
第３および第４の素子の直列接続回路であって、少なく
とも第３の素子が、その素子電流の値を制御する制御端
子を入力端子として有し、前記直列接続回路の両端にク
ロック信号を加え、両素子の接続点を出力端子とするこ
とを特徴とし、さらに、前記第２から第Ｒ−１のリテラ
ルゲ−トとして、２つの主端子間で負性微分抵抗特性を
呈する第５、第６および第７の素子の直列接続回路であ
って、少なくとも第６および第７の素子が、その素子電
流の値を制御する制御端子を入力端子として有し、前記
直列接続回路の両端にクロック信号を加え、第６と第７
の素子の接続点を出力端子とすることを特徴とする。
のリテラルゲ−トとして、２つの主端子間で負性微分抵
抗特性を呈する第１および第２の素子の直列接続回路で
あって、少なくとも第２の素子が、その素子電流の値を
制御する制御端子を入力端子として有し、前記直列接続
回路の両端にクロック信号を加え、両素子の接続点を出
力端子とすることを特徴とし、前記第Ｒのリテラルゲ−
トとして、２つの主端子間で負性微分抵抗特性を呈する
第３および第４の素子の直列接続回路であって、少なく
とも第３の素子が、その素子電流の値を制御する制御端
子を入力端子として有し、前記直列接続回路の両端にク
ロック信号を加え、両素子の接続点を出力端子とするこ
とを特徴とし、さらに、前記第２から第Ｒ−１のリテラ
ルゲ−トとして、２つの主端子間で負性微分抵抗特性を
呈する第５、第６および第７の素子の直列接続回路であ
って、少なくとも第６および第７の素子が、その素子電
流の値を制御する制御端子を入力端子として有し、前記
直列接続回路の両端にクロック信号を加え、第６と第７
の素子の接続点を出力端子とすることを特徴とする。
【００１４】
【実施例】図１に本発明の第１の実施例を示す。
【００１５】図１において図５と同じ記号は図５と同等
の機能を果たすものである。
の機能を果たすものである。
【００１６】この回路は、負性微分抵抗素子１と、素子
電流の値を制御できる制御端子を有した負性微分抵抗素
子２からなる第１のリテラル回路１１と、負性微分抵抗
素子３と素子電流の値を制御できる制御端子を有した負
性微分抵抗素子４および５からなる第２のリテラル回路
１２と、負性微分抵抗素子６と素子電流の値を制御でき
る制御端子を有した負性微分抵抗素子７および８からな
る第３のリテラル回路１３と、素子電流の値を制御でき
る制御端子を有した負性微分抵抗素子９と負性微分抵抗
素子１０からなる第４のリテラル回路１４と、第１から
第４までの転送ゲート１５、１６、１７および１８、か
らなる４値多値論理回路である。
電流の値を制御できる制御端子を有した負性微分抵抗素
子２からなる第１のリテラル回路１１と、負性微分抵抗
素子３と素子電流の値を制御できる制御端子を有した負
性微分抵抗素子４および５からなる第２のリテラル回路
１２と、負性微分抵抗素子６と素子電流の値を制御でき
る制御端子を有した負性微分抵抗素子７および８からな
る第３のリテラル回路１３と、素子電流の値を制御でき
る制御端子を有した負性微分抵抗素子９と負性微分抵抗
素子１０からなる第４のリテラル回路１４と、第１から
第４までの転送ゲート１５、１６、１７および１８、か
らなる４値多値論理回路である。
【００１７】以下では負性微分抵抗素子１、３、６およ
び１０として共鳴トンネルダイオード、素子電流の値を
制御できる制御端子を有した負性微分抵抗素子２、４、
５、７、８、および９として共鳴トンネルダイオードと
ＦＥＴの並列接続、転送ゲートを構成する素子１５、１
６、１７、および１８としてＮチャンネルＦＥＴを用い
た例について説明する。
び１０として共鳴トンネルダイオード、素子電流の値を
制御できる制御端子を有した負性微分抵抗素子２、４、
５、７、８、および９として共鳴トンネルダイオードと
ＦＥＴの並列接続、転送ゲートを構成する素子１５、１
６、１７、および１８としてＮチャンネルＦＥＴを用い
た例について説明する。
【００１８】第１から第４のリテラル回路の両端にはク
ロック信号もしくは、クロック信号に同期した振動電圧
を印加する。クロック電圧ＶＤＤを増していくと直列に
繋がった負性微分抵抗素子がそのピーク電流値の小さい
ものから順次ＯＮ状態からＯＦＦ状態にスイッチする。
ここで、負性微分抵抗素子がピーク電圧以下にバイアス
されている状態をＯＮ、それ以上にバイアスされている
状態をＯＦＦと定義する。
ロック信号もしくは、クロック信号に同期した振動電圧
を印加する。クロック電圧ＶＤＤを増していくと直列に
繋がった負性微分抵抗素子がそのピーク電流値の小さい
ものから順次ＯＮ状態からＯＦＦ状態にスイッチする。
ここで、負性微分抵抗素子がピーク電圧以下にバイアス
されている状態をＯＮ、それ以上にバイアスされている
状態をＯＦＦと定義する。
【００１９】すなわち、出力端子とアース間に接続され
ている負性微分抵抗素子２、５、８、および１０がＯＮ
のとき出力電圧は'Ｌｏｗ'、ＯＦＦのとき'Ｈｉｇｈ'と
なる。
ている負性微分抵抗素子２、５、８、および１０がＯＮ
のとき出力電圧は'Ｌｏｗ'、ＯＦＦのとき'Ｈｉｇｈ'と
なる。
【００２０】今、負性微分抵抗素子１から１０のピーク
電流値が入力電圧に対して、図２に示す関係になるよう
に、各素子のサイズを調整する。その結果、クロック電
圧を０Ｖから負性微分抵抗素子のスイッチング電圧まで
掃引すると、各リテラルゲートの出力は入力電圧に対し
て図６と同様の関係が得られる。
電流値が入力電圧に対して、図２に示す関係になるよう
に、各素子のサイズを調整する。その結果、クロック電
圧を０Ｖから負性微分抵抗素子のスイッチング電圧まで
掃引すると、各リテラルゲートの出力は入力電圧に対し
て図６と同様の関係が得られる。
【００２１】これらの出力端子は、転送ゲートの制御端
子に接続されているので、入力電圧に応じて、制御端子
がＨｉｇｈになっている転送ゲートが一つだけ開き、そ
こに接続されている選択入力が出力端子に伝達される。
子に接続されているので、入力電圧に応じて、制御端子
がＨｉｇｈになっている転送ゲートが一つだけ開き、そ
こに接続されている選択入力が出力端子に伝達される。
【００２２】図３に第１のリテラル回路の動作負荷曲線
を示す。図３(a)はクロック電圧が立ち下がっている状
態、図３(b)は立ち上がっている状態に対応している。
を示す。図３(a)はクロック電圧が立ち下がっている状
態、図３(b)は立ち上がっている状態に対応している。
【００２３】クロック電圧が立ち上がった状態では、二
つの安定状態が存在し、この状態で、入力電圧が変化し
ても動作点はスイッチせず、以前の状態を保持し続け
る。
つの安定状態が存在し、この状態で、入力電圧が変化し
ても動作点はスイッチせず、以前の状態を保持し続け
る。
【００２４】以上この負性微分抵抗素子の直列接続回路
からなるリテラル回路の動作をまとめると、(１)出力値
はクロック電圧の立ち上がり時の入力電圧値により決定
される、(２)クロック電圧が立ち上がっている間は、こ
の出力値は保持され、この間に入力電圧が変化しても出
力値は変化しない、(３)クロック電圧が立ちさがってい
る間は、出力電圧は入力値に関わらず、常に０となる、
という特徴を有する。
からなるリテラル回路の動作をまとめると、(１)出力値
はクロック電圧の立ち上がり時の入力電圧値により決定
される、(２)クロック電圧が立ち上がっている間は、こ
の出力値は保持され、この間に入力電圧が変化しても出
力値は変化しない、(３)クロック電圧が立ちさがってい
る間は、出力電圧は入力値に関わらず、常に０となる、
という特徴を有する。
【００２５】第ｉ(ｉ＝１，２，３，４）の転送ゲート
の入力端子に論理値ｉ−１の電位を選択入力値として加
えることにより、ここで示した回路はポジティブエッジ
トリガー型４値Ｄフリップフロップ回路となる。
の入力端子に論理値ｉ−１の電位を選択入力値として加
えることにより、ここで示した回路はポジティブエッジ
トリガー型４値Ｄフリップフロップ回路となる。
【００２６】まず、クロックの立ち上がり時に、リテラ
ル回路に加えられる入力値に応じて、第１から第４のリ
テラル回路のうち、一つの出力がＨｉｇｈとなり、そこ
に繋がっている転送ゲートが開く。入力論理値がｉ−１
のとき、第ｉのリテラルゲートの出力がＨｉｇｈとなる
ため、第ｉの転送ゲートが開く。
ル回路に加えられる入力値に応じて、第１から第４のリ
テラル回路のうち、一つの出力がＨｉｇｈとなり、そこ
に繋がっている転送ゲートが開く。入力論理値がｉ−１
のとき、第ｉのリテラルゲートの出力がＨｉｇｈとなる
ため、第ｉの転送ゲートが開く。
【００２７】この転送ゲートには選択入力として、論理
値ｉ−１が接続されているため、出力端ＯＵＴの電位も
論理値ｉ−１となる。クロックが立ち上がっている間
は、たとえ、入力端ＩＮの値が変化しても、リテラル回
路の出力端の電位は保持されているため、結果として出
力端の電位は保持される。
値ｉ−１が接続されているため、出力端ＯＵＴの電位も
論理値ｉ−１となる。クロックが立ち上がっている間
は、たとえ、入力端ＩＮの値が変化しても、リテラル回
路の出力端の電位は保持されているため、結果として出
力端の電位は保持される。
【００２８】また、クロックが立ち下がると全てのリテ
ラル回路の出力端の電位は０になるが、このとき、全て
の転送ゲートが閉じ、出力端ＯＵＴは周りから切り離さ
れる。この出力端の電位は次のクロックの立ち上がりに
よりどれかの転送ゲートが開くまでダイナミックに保持
されるため、この回路は端子ＩＮを入力、端子ＯＵＴを
出力とするポジティブエッジトリガー型ダイナミックＤ
フリップフロップとして動作する。
ラル回路の出力端の電位は０になるが、このとき、全て
の転送ゲートが閉じ、出力端ＯＵＴは周りから切り離さ
れる。この出力端の電位は次のクロックの立ち上がりに
よりどれかの転送ゲートが開くまでダイナミックに保持
されるため、この回路は端子ＩＮを入力、端子ＯＵＴを
出力とするポジティブエッジトリガー型ダイナミックＤ
フリップフロップとして動作する。
【００２９】このように本発明の実施例によれば、出力
を入力側にフィードバックせずとも、順序回路が形成で
きる。さらに、従来例では出力を入力側にフィードバッ
クしてもレベルトリガー型のラッチ回路が形成できるだ
けであり、本発明のようにエッジトリガー型のフリップ
フロップを形成するにはその素子数は２倍以上必要とな
る。
を入力側にフィードバックせずとも、順序回路が形成で
きる。さらに、従来例では出力を入力側にフィードバッ
クしてもレベルトリガー型のラッチ回路が形成できるだ
けであり、本発明のようにエッジトリガー型のフリップ
フロップを形成するにはその素子数は２倍以上必要とな
る。
【００３０】図４に本発明の第２の実施例を示す。回路
構成は第１の実施例と同様で、転送ゲートに印加する選
択入力値のみが異なる。第ｉ(ｉ＝１，２，３，４）の
転送ゲートに論理値４−ｉの入力を加える。第１の実施
例同様、入力ＩＮの論理値がｉ−１のとき、第ｉのリテ
ラルゲートの出力値がＨｉｇｈとなり、この結果、第ｉ
の転送ゲートが開く。該転送ゲートには論理値４−ｉの
入力が加えられているため、入力論理値の反転信号がク
ロックの立ち上がりとともに出力され、それが次のクロ
ックの立ち上がりまで保持する論理回路が形成できる。
構成は第１の実施例と同様で、転送ゲートに印加する選
択入力値のみが異なる。第ｉ(ｉ＝１，２，３，４）の
転送ゲートに論理値４−ｉの入力を加える。第１の実施
例同様、入力ＩＮの論理値がｉ−１のとき、第ｉのリテ
ラルゲートの出力値がＨｉｇｈとなり、この結果、第ｉ
の転送ゲートが開く。該転送ゲートには論理値４−ｉの
入力が加えられているため、入力論理値の反転信号がク
ロックの立ち上がりとともに出力され、それが次のクロ
ックの立ち上がりまで保持する論理回路が形成できる。
【００３１】以上、本発明の第１および第２の実施例で
は、第ｉの転送ゲートへの選択入力として、ｉ−１およ
び４−ｉを加えた場合について示したが、これ以外の関
数型も可能である。また、今回は４値システムについて
示したが、４値以外のシステムへの拡張も可能である。
さらに、本発明の第１および第２の実施例においては負
性微分抵抗素子として共鳴トンネルダイオードとＦＥＴ
を用いた例を示したが、共鳴トンネルダイオードの変わ
りに他の負性微分抵抗素子、例えばバンド間トンネルダ
イオードを用いても同様の回路が構成できる。さらに、
電流の値を制御できる制御端子を有する負性微分抵抗素
子として、例えば、馬場による特願平３−１９６３２１
『半導体装置』記載のトンネルトランジスタを用いるこ
とも可能である。
は、第ｉの転送ゲートへの選択入力として、ｉ−１およ
び４−ｉを加えた場合について示したが、これ以外の関
数型も可能である。また、今回は４値システムについて
示したが、４値以外のシステムへの拡張も可能である。
さらに、本発明の第１および第２の実施例においては負
性微分抵抗素子として共鳴トンネルダイオードとＦＥＴ
を用いた例を示したが、共鳴トンネルダイオードの変わ
りに他の負性微分抵抗素子、例えばバンド間トンネルダ
イオードを用いても同様の回路が構成できる。さらに、
電流の値を制御できる制御端子を有する負性微分抵抗素
子として、例えば、馬場による特願平３−１９６３２１
『半導体装置』記載のトンネルトランジスタを用いるこ
とも可能である。
【００３２】
【発明の効果】本発明の構成を用いることにより、従来
例に比べ、回路の素子数を低減でき、回路の占有面積に
して、約５０％程度縮小することができる。さらに素子
数の低減に伴い、低消費電力特性が得られるとともに、
配線遅延時間が低減され、高速動作も可能となる。
例に比べ、回路の素子数を低減でき、回路の占有面積に
して、約５０％程度縮小することができる。さらに素子
数の低減に伴い、低消費電力特性が得られるとともに、
配線遅延時間が低減され、高速動作も可能となる。
【図１】本発明の第１の実施例
【図２】負性微分抵抗素子のピーク電流の入力電圧依存
性
性
【図３】本発明を構成する第１のリテラル回路の動作負
荷曲線
荷曲線
【図４】本発明の第２の実施例
【図５】従来例
【図６】従来例における入力電圧に対する端子ａ、ｂ、
ｃおよびｄの電圧
ｃおよびｄの電圧
１〜１０負性微分抵抗素子
１１第１のリテラル回路
１２第２のリテラル回路
１３第３のリテラル回路
１４第４のリテラル回路
１５第１の転送ゲート
１６第２の転送ゲート
１７第３の転送ゲート
１８第４の転送ゲート
ＣＬＫクロック信号
ＩＮ入力端子
ＯＵＴ出力端子
ＶＤＤ電源電圧
ｐ０第１の転送ゲートの入力信号
ｐ１第２の転送ゲートの入力信号
ｐ２第３の転送ゲートの入力信号
ｐ３第４の転送ゲートの入力信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−235527（ＪＰ，Ａ)
特開 平11−261404（ＪＰ，Ａ)
特開 平６−177402（ＪＰ，Ａ)
特開 平９−321610（ＪＰ，Ａ)
特開 平10−308669（ＪＰ，Ａ)
特開 平10−276082（ＪＰ，Ａ)
特開 平10−112647（ＪＰ，Ａ)
特開 平10−308657（ＪＰ，Ａ)
特開 平10−336017（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8234
H01L 27/088
H03K 19/08
H03K 19/20 101
Claims (5)
- 【請求項１】 Ｒを３以上の整数値とし、論理値０から
Ｒ−１で構成されるＲ値多値論理回路において、第１か
ら第Ｒまでの異なるＲ個のリテラルゲ−トと第１から第
ＲまでのＲ個の転送ゲ−トからなる多値論理回路であっ
て、第ｉ(ｉ＝１〜Ｒ)のリテラルゲ−トは一つの論理入
力ｉ−１に対してのみその出力値がＲ−１となり、それ
以外の入力値に対しては出力が０となり、かつ、それら
の出力値をラッチできる機能を有する論理ゲ−トであ
り、Ｒ個のリテラルゲ−トの入力端子を共通化し、一
方、第ｉのリテラルゲ−トの出力はそれぞれ上記第ｉの
転送ゲ−トの制御端子に接続され、さらに上記Ｒ個の転
送ゲ−トの入力端子にはＲ個の選択入力を加え、各転送
ゲ−トの他端を出力端に接続することによって得られる
多値論理回路。 - 【請求項２】 前記第１のリテラルゲ−トとして、２つ
の主端子間で負性微分抵抗特性を呈する第１および第２
の素子の直列接続回路であって、少なくとも第２の素子
が、その素子電流の値を制御する制御端子を入力端子と
して有し、前記直列接続回路の両端にクロック信号を加
え、両素子の接続点を出力端子とすることを特徴とし、
前記第Ｒのリテラルゲ−トとして、２つの主端子間で負
性微分抵抗特性を呈する第３および第４の素子の直列接
続回路であって、少なくとも第３の素子が、その素子電
流の値を制御する制御端子を入力端子として有し、前記
直列接続回路の両端にクロック信号を加え、両素子の接
続点を出力端子とすることを特徴とし、さらに、前記第
２から第Ｒ−１のリテラルゲ−トとして、２つの主端子
間で負性微分抵抗特性を呈する第５、第６および第７の
素子の直列接続回路であって、少なくとも第６および第
７の素子が、その素子電流の値を制御する制御端子を入
力端子として有し、前記直列接続回路の両端にクロック
信号を加え、第６と第７の素子の接続点を出力端子とす
ることを特徴とした、請求項１記載の多値論理回路。 - 【請求項３】 前記第ｉの転送ゲ−トの入力端子に任意
のＲ値１変数論理関数の入力論理値ｉ−１に対する出力
値に相当する信号を加えることを特徴とする請求項１お
よび２記載の多値論理回路。 - 【請求項４】 前記第ｉの転送ゲ−トの入力端子に論理
値ｉ−１の一定入力信号を加えることを特徴とする請求
項１および２記載の多値論理回路。 - 【請求項５】 前記第ｉの転送ゲ−トの入力端子に論理
値Ｒ−ｉの一定入力信号を加えることを特徴とする請求
項１および２記載の多値論理回路。
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| JP30756299A JP3482926B2 (ja) | 1999-10-28 | 1999-10-28 | 多値論理回路 |
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| JP2001127170A JP2001127170A (ja) | 2001-05-11 |
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1999
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| JP2001127170A (ja) | 2001-05-11 |
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