JPH03244214A - 多数決論理回路 - Google Patents
多数決論理回路Info
- Publication number
- JPH03244214A JPH03244214A JP4144290A JP4144290A JPH03244214A JP H03244214 A JPH03244214 A JP H03244214A JP 4144290 A JP4144290 A JP 4144290A JP 4144290 A JP4144290 A JP 4144290A JP H03244214 A JPH03244214 A JP H03244214A
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- JP
- Japan
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- majority
- decoder
- input
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010586 diagram Methods 0.000 description 5
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 3
- 238000007792 addition Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個の入力のうちの予め定められた個数の
入力が論理値“１”になったことを検出する多数決論理
回路に関する。
入力が論理値“１”になったことを検出する多数決論理
回路に関する。
従来、この種の多数決論理回路は、４個の入力のうち２
個以上の人力が論理値“ｌ″になったことを検出する多
数決論理回路（所謂２／４多数決論理回路）を例にとれ
ば、第３図に示すように、４個の入力端子１〜４に加わ
る論理値を人力して図示する如き所定の入力間で論理積
条件信号をとるＡＮＤ回路ｌＯと、このＡＮＤ回路１０
の出力の論理和条件信号をとって出力端子７に出力する
ＯＲ回路１１との組み合わせで構成されていた。
個以上の人力が論理値“ｌ″になったことを検出する多
数決論理回路（所謂２／４多数決論理回路）を例にとれ
ば、第３図に示すように、４個の入力端子１〜４に加わ
る論理値を人力して図示する如き所定の入力間で論理積
条件信号をとるＡＮＤ回路ｌＯと、このＡＮＤ回路１０
の出力の論理和条件信号をとって出力端子７に出力する
ＯＲ回路１１との組み合わせで構成されていた。
第３図に示した従来の多数決論理回路は、多数決条件が
２７４の如く１つであればそれに適した構成が採用でき
て有効なものであるが、多数決条件の追加に対する柔軟
性に乏しく、あえて多数決条件を追加する場合には複雑
な回路構成の追加が必要になるという問題点がある０例
えば、第３図の多数決論理回路に３／４多数決条件を追
加するには、第４図に示すようなＡＮＤ回路１２とＯＲ
回路１３とから構成される新たな多数決論理部の追加が
必要となる。
２７４の如く１つであればそれに適した構成が採用でき
て有効なものであるが、多数決条件の追加に対する柔軟
性に乏しく、あえて多数決条件を追加する場合には複雑
な回路構成の追加が必要になるという問題点がある０例
えば、第３図の多数決論理回路に３／４多数決条件を追
加するには、第４図に示すようなＡＮＤ回路１２とＯＲ
回路１３とから構成される新たな多数決論理部の追加が
必要となる。
そこで本発明の目的は、多数決条件の追加を僅かな論理
素子の追加で対処することができる多数決論理回路、お
よび、そのような多数決条件の追加を行った多数決論理
回路を提供することにある。
素子の追加で対処することができる多数決論理回路、お
よび、そのような多数決条件の追加を行った多数決論理
回路を提供することにある。
［課題を解決するための手段］
本発明は、多数決条件の追加を僅かな論理素子の追加で
対処し得るようにするため、 Ｎ個の入力端子と１個の出力端子とを有し、前記Ｎ個の
入力端子のうち多数決条件で定まる判定個数以上の入力
端子に論理値“１”が入力されたとき前記出力端子から
論理値“１”を出力する１多数決条件型の多数決論理回
路を、 人力が前記Ｎ個の入力端子に接続されたＮヒフ１人カー
Ｍ （Ｍ＝２Ｎ ）ピント出力のデコーダと、このデコ
ーダのＮビット入力のうち前記判定個数以上が論理値“
１”となる各入力ビットの組み合わせに対応するデコー
ダの出力ピントを全て入力し、その論理和条件信号を前
記出力端子に出力するＯＲ回路とで構成している。
対処し得るようにするため、 Ｎ個の入力端子と１個の出力端子とを有し、前記Ｎ個の
入力端子のうち多数決条件で定まる判定個数以上の入力
端子に論理値“１”が入力されたとき前記出力端子から
論理値“１”を出力する１多数決条件型の多数決論理回
路を、 人力が前記Ｎ個の入力端子に接続されたＮヒフ１人カー
Ｍ （Ｍ＝２Ｎ ）ピント出力のデコーダと、このデコ
ーダのＮビット入力のうち前記判定個数以上が論理値“
１”となる各入力ビットの組み合わせに対応するデコー
ダの出力ピントを全て入力し、その論理和条件信号を前
記出力端子に出力するＯＲ回路とで構成している。
そして、Ｎ個の入力端子と各々の多数決条件毎に設けら
れた出力端子とを有し、前記Ｎ個の入力端子のうち各多
数決条件毎に定まる判定個数以上の入力端子に論理値“
１″が入力されたとき前記複数個の出力端子のうちの対
応する出力端子から論理値“１”を出力する複数多数決
条件型の多数決論理回路は、 人力が前記Ｎ個の入力端子に接続されたＮビット入力−
Ｍ （Ｍ＝２’ ）ビット出力のデコーダと、各々の多
数決条件毎に設けられ、前記デコーダのＮビット入力の
うち自多数決条件で定まる判定個数以上が論理値“ｌ”
となる各入力ビットの組み合わせに対応するデコーダの
出力ビットを全て入力し、その論理和条件信号を自多数
決条件に対応する出力端子に出力するＯＲ回路とで構成
される。
れた出力端子とを有し、前記Ｎ個の入力端子のうち各多
数決条件毎に定まる判定個数以上の入力端子に論理値“
１″が入力されたとき前記複数個の出力端子のうちの対
応する出力端子から論理値“１”を出力する複数多数決
条件型の多数決論理回路は、 人力が前記Ｎ個の入力端子に接続されたＮビット入力−
Ｍ （Ｍ＝２’ ）ビット出力のデコーダと、各々の多
数決条件毎に設けられ、前記デコーダのＮビット入力の
うち自多数決条件で定まる判定個数以上が論理値“ｌ”
となる各入力ビットの組み合わせに対応するデコーダの
出力ビットを全て入力し、その論理和条件信号を自多数
決条件に対応する出力端子に出力するＯＲ回路とで構成
される。
本発明の１多数決条件型の多数決論理回路においては、
デコーダが、Ｎ個の入力端子に加わるＮ個のビットをデ
コードしてＭ （Ｍ＝２Ｎ ）個のビットを出力し、Ｏ
Ｒ回路が、このデコーダのＮビット入力のうち判定個数
以上が論理値“１”となる各入力ビットの組み合わせに
対応するデコーダの出カビノドを全て人力し、その論理
和条件信号を出力端子に出力する。
デコーダが、Ｎ個の入力端子に加わるＮ個のビットをデ
コードしてＭ （Ｍ＝２Ｎ ）個のビットを出力し、Ｏ
Ｒ回路が、このデコーダのＮビット入力のうち判定個数
以上が論理値“１”となる各入力ビットの組み合わせに
対応するデコーダの出カビノドを全て人力し、その論理
和条件信号を出力端子に出力する。
また、本発明の複数多数決条件型の多数決論理回路にお
いては、デコーダが、Ｎ個の入力端子に加わるＮ個のビ
ットをデコードしてＭ （Ｍ＝２’ ）個のビットを出
力し、各々の多数決条件毎に設けられたＯＲ回路が、前
記デコーダのＮビット入力のうち自多数決条件で定まる
判定個数以上が論理値“ｌ”となる各入力ビットの組み
合わせに対応するデコーダの出力ビットを全て入力し、
その論理和条件信号を自多数決条件に対応する出力端子
に出力する。
いては、デコーダが、Ｎ個の入力端子に加わるＮ個のビ
ットをデコードしてＭ （Ｍ＝２’ ）個のビットを出
力し、各々の多数決条件毎に設けられたＯＲ回路が、前
記デコーダのＮビット入力のうち自多数決条件で定まる
判定個数以上が論理値“ｌ”となる各入力ビットの組み
合わせに対応するデコーダの出力ビットを全て入力し、
その論理和条件信号を自多数決条件に対応する出力端子
に出力する。
〔実施例〕
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例の回路図であり、４個の入力
のうち２個以上の入力が論理値“ｌ”になったことを検
出する２／４多数決論理回路に本発明を適用したもので
ある０本実施例の多数決論理回路は、同図に示すように
、４個の入力端子１〜４と、１個の出力端子７と、人力
Ａ−Ｄが４個の入力端子１〜４に接続された４人カー１
６出力のデコーダ５と、デコーダ５の１６個の出力０Ｕ
ＴＯ−ＯＵＴ１５のうちの所定の１１個の出力を入力し
その論理和条件信号を出力端子７に出力するＯＲ回路６
とで構成されている。ここで、デコーダ５の出力とＯＲ
回路６の入力との関係は２／４多数決を多数決条件とす
る本実施例の場合、次のようになる。
のうち２個以上の入力が論理値“ｌ”になったことを検
出する２／４多数決論理回路に本発明を適用したもので
ある０本実施例の多数決論理回路は、同図に示すように
、４個の入力端子１〜４と、１個の出力端子７と、人力
Ａ−Ｄが４個の入力端子１〜４に接続された４人カー１
６出力のデコーダ５と、デコーダ５の１６個の出力０Ｕ
ＴＯ−ＯＵＴ１５のうちの所定の１１個の出力を入力し
その論理和条件信号を出力端子７に出力するＯＲ回路６
とで構成されている。ここで、デコーダ５の出力とＯＲ
回路６の入力との関係は２／４多数決を多数決条件とす
る本実施例の場合、次のようになる。
デコーダ５の４個の入力Ａ、Ｂ、Ｃ，Ｄのうち２個以上
が論理値“ｌ”となる（ＡＢＣＤ）の組み合わせは、以
下の１１通りである。
が論理値“ｌ”となる（ＡＢＣＤ）の組み合わせは、以
下の１１通りである。
（００１１）、（０１０１）、（０１１０）（０１１１
）、（１００１）、（１０１０）（１０１１）、（１１
００）、（１１０１）（１１１０）、（１１１１） 従って、上記各組み合わせに対応するデコーダ５のデコ
ード出力が出力０ＵＴ３．５，６．７．９゜１０．１１
，１２，１３，１４．１５の合計１１個であるとすると
、これら１１個のデコード出力を第１図に示す如＜ＯＲ
回路６に入力するものである。
）、（１００１）、（１０１０）（１０１１）、（１１
００）、（１１０１）（１１１０）、（１１１１） 従って、上記各組み合わせに対応するデコーダ５のデコ
ード出力が出力０ＵＴ３．５，６．７．９゜１０．１１
，１２，１３，１４．１５の合計１１個であるとすると
、これら１１個のデコード出力を第１図に示す如＜ＯＲ
回路６に入力するものである。
本実施例の多数決論理回路は上述した構成を有するため
、入力端子１〜４のうち２個以上の入力端子が論理値“
１”になると、デコーダ５の出力０ＵＴ３．５，６．７
，９，１０．１！、１２゜１３．１４．１５の何れか１
つが論理値“１”となってＯＲ回路６により出力端子７
が論理値“１”にされる、入力端子１〜４の何れもが論
理値“０”か、または１個だけが論理値“１”になった
場合は、それに対応するデコーダ５の出力０ＵＴ０゜１
．２，４．８がＯＲ回路６に入力されていないため、出
力端子７は論理値“０″のままとなる。
、入力端子１〜４のうち２個以上の入力端子が論理値“
１”になると、デコーダ５の出力０ＵＴ３．５，６．７
，９，１０．１！、１２゜１３．１４．１５の何れか１
つが論理値“１”となってＯＲ回路６により出力端子７
が論理値“１”にされる、入力端子１〜４の何れもが論
理値“０”か、または１個だけが論理値“１”になった
場合は、それに対応するデコーダ５の出力０ＵＴ０゜１
．２，４．８がＯＲ回路６に入力されていないため、出
力端子７は論理値“０″のままとなる。
よって、２／４多数決論理回路として動作する。
第２図は本発明の別の実施例の回路図であり、２／４多
数決条件を持つ第１図の多数決論理回路に、更に３／４
多数決条件を追加した複数多数決型の多数決論理回路を
示す、この実施例の多数決論理回路は、第１図の多数決
論理回路に５人力のＯＲ回路８を追加し、３／４多数決
条件のために必要なデコーダ５の出力０ＵＴ６，１１，
１３゜１４．１５をＯＲ回路８に入力し、出力端子９か
らＯＲ回路８の出力を取り出すようにしたものである。
数決条件を持つ第１図の多数決論理回路に、更に３／４
多数決条件を追加した複数多数決型の多数決論理回路を
示す、この実施例の多数決論理回路は、第１図の多数決
論理回路に５人力のＯＲ回路８を追加し、３／４多数決
条件のために必要なデコーダ５の出力０ＵＴ６，１１，
１３゜１４．１５をＯＲ回路８に入力し、出力端子９か
らＯＲ回路８の出力を取り出すようにしたものである。
デコーダ５の４個の入力Ａ、Ｂ、Ｃ，Ｄのうち３個以上
が論理値“１″となる（ＡＢＣＤ）の組み合わせは、 （０１１１）、 （１０１１）、 （１１０１）（
１１１０）、 （１１１１） の合計５個であり、各場合にデコーダ５の出力０ＵＴ６
，１１，１３，１４．１５は論理値″１″となるので、
上述したＯＲ回路８を新たに追加するだけで、２／４と
３／４との２つの多数決条件を持つ多数決論理回路を実
現することができる。
が論理値“１″となる（ＡＢＣＤ）の組み合わせは、 （０１１１）、 （１０１１）、 （１１０１）（
１１１０）、 （１１１１） の合計５個であり、各場合にデコーダ５の出力０ＵＴ６
，１１，１３，１４．１５は論理値″１″となるので、
上述したＯＲ回路８を新たに追加するだけで、２／４と
３／４との２つの多数決条件を持つ多数決論理回路を実
現することができる。
以上、本発明を幾つかの実施例を挙げて説明したが、本
発明は以上の実施例にのみ限定されずその他各種の付加
変更が可能である０例えば、入力数は４に限られず２個
以上の任意の数Ｎで良く、また出力数も１以上の任意の
数にすることができる。更に、多数決条件を判定する個
数にはＮ以下。
発明は以上の実施例にのみ限定されずその他各種の付加
変更が可能である０例えば、入力数は４に限られず２個
以上の任意の数Ｎで良く、また出力数も１以上の任意の
数にすることができる。更に、多数決条件を判定する個
数にはＮ以下。
１以上の任意の数にすることができ、多数決条件数も１
以上の任意の数にすることができる。
以上の任意の数にすることができる。
以上説明したように、本発明の多数決論理回路によれば
、Ｎビット入力−Ｍビット出力のデコーダを使用したこ
とにより、ＯＲ回路を追加するだけで多数決条件の追加
が可能となる。従って、多数決条件を複数にした場合で
も回路構成要素の増加が少なく、簡単な回路構成要素の
増設で複数多数決条件型の多数決論理回路を実現できる
利点がある。
、Ｎビット入力−Ｍビット出力のデコーダを使用したこ
とにより、ＯＲ回路を追加するだけで多数決条件の追加
が可能となる。従って、多数決条件を複数にした場合で
も回路構成要素の増加が少なく、簡単な回路構成要素の
増設で複数多数決条件型の多数決論理回路を実現できる
利点がある。
第１図は本発明の一実施例の回路図、
第２図は本発明の別の実施例の回路図、第３図および第
４図は従来の多数決論理回路の回路図である。 図において、 １〜４・・・入力端子 ５・・・４人カー１６出力のデコーダ ６・・・１１人力のＯＲ回路 ７・・・２／４多数決出力用の出力端子８・・・５人力
のＯＲ回路 ９・・・３／４多数決出力用の出力端子Ａ−Ｄ・・・デ
コーダ５の入力
４図は従来の多数決論理回路の回路図である。 図において、 １〜４・・・入力端子 ５・・・４人カー１６出力のデコーダ ６・・・１１人力のＯＲ回路 ７・・・２／４多数決出力用の出力端子８・・・５人力
のＯＲ回路 ９・・・３／４多数決出力用の出力端子Ａ−Ｄ・・・デ
コーダ５の入力
Claims (2)
- （１）Ｎ個の入力端子と１個の出力端子とを有し、前記
Ｎ個の入力端子のうち多数決条件で定まる判定個数以上
の入力端子に論理値“１”が入力されたとき前記出力端
子から論理値“１”を出力する１多数決条件型の多数決
論理回路において、入力が前記Ｎ個の入力端子に接続さ
れたＮビット入力−Ｍ（Ｍ＝２＾Ｎ）ビット出力のデコ
ーダと、該デコーダのＮビット入力のうち前記判定個数
以上が論理値“１”となる各入力ビットの組み合わせに
対応するデコーダの出力ビットを全て入力し、その論理
和条件信号を前記出力端子に出力するＯＲ回路とを含む
ことを特徴とする多数決論理回路。 - （２）Ｎ個の入力端子と各々の多数決条件毎に設けられ
た出力端子とを有し、前記Ｎ個の入力端子のうち各多数
決条件毎に定まる判定個数以上の入力端子に論理値“１
”が入力されたとき前記複数個の出力端子のうちの対応
する出力端子から論理値“１”を出力する複数多数決条
件型の多数決論理回路において、 入力が前記Ｎ個の入力端子に接続されたＮビット入力−
Ｍ（Ｍ＝２＾Ｎ）ビット出力のデコーダと、各々の多数
決条件毎に設けられ、前記デコーダのＮビット入力のう
ち自多数決条件で定まる判定個数以上が論理値“１”と
なる各入力ビットの組み合わせに対応するデコーダの出
力ビットを全て入力し、その論理和条件信号を自多数決
条件に対応する出力端子に出力するＯＲ回路とを含むこ
とを特徴とする多数決論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144290A JPH03244214A (ja) | 1990-02-22 | 1990-02-22 | 多数決論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144290A JPH03244214A (ja) | 1990-02-22 | 1990-02-22 | 多数決論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03244214A true JPH03244214A (ja) | 1991-10-31 |
Family
ID=12608486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144290A Pending JPH03244214A (ja) | 1990-02-22 | 1990-02-22 | 多数決論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03244214A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101023A (ja) * | 1987-10-14 | 1989-04-19 | Fujitsu Ltd | 多数決判定回路 |
-
1990
- 1990-02-22 JP JP4144290A patent/JPH03244214A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101023A (ja) * | 1987-10-14 | 1989-04-19 | Fujitsu Ltd | 多数決判定回路 |
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