JPS62142418A - 多数決回路 - Google Patents
多数決回路Info
- Publication number
- JPS62142418A JPS62142418A JP28370785A JP28370785A JPS62142418A JP S62142418 A JPS62142418 A JP S62142418A JP 28370785 A JP28370785 A JP 28370785A JP 28370785 A JP28370785 A JP 28370785A JP S62142418 A JPS62142418 A JP S62142418A
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- JP
- Japan
- Prior art keywords
- circuit
- adder
- majority
- comparator
- resistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多数決回路において、例えば拘束長が（ｎ ＋１）のビ
タビ復号器よりの２″個の“ｌ”又は“０”の符号を直
接及び反転して、同一の抵抗値Ｐを持つｎ個の抵抗器で
構成された第１及び第２の加算器で加算する。そして加
算結果を比較器で比較して多数決を取る様にしたので、
拘束長が大きくても回路規模はそれ程大きくならない。
タビ復号器よりの２″個の“ｌ”又は“０”の符号を直
接及び反転して、同一の抵抗値Ｐを持つｎ個の抵抗器で
構成された第１及び第２の加算器で加算する。そして加
算結果を比較器で比較して多数決を取る様にしたので、
拘束長が大きくても回路規模はそれ程大きくならない。
本発明は、例えばビタビ復号器に使用される多数決回路
の改良に関するものである。
の改良に関するものである。
一般に、ビタビ復号器では拘束長を（ｎ ＋１）とする
と２個の同一出力が得られるので、この中の１個を取出
さなければならないが、多数決を取る場合は、これを行
わない場合に比較して誤り訂正能力が高（なる。この訂
正能力は拘束長が大きくなる程増加するが、多数決を取
るべき対象の出力数も増大するので、ディジタル的に処
理する多数決回路は大規模なものとなる。
と２個の同一出力が得られるので、この中の１個を取出
さなければならないが、多数決を取る場合は、これを行
わない場合に比較して誤り訂正能力が高（なる。この訂
正能力は拘束長が大きくなる程増加するが、多数決を取
るべき対象の出力数も増大するので、ディジタル的に処
理する多数決回路は大規模なものとなる。
そこで、拘束長が大きくても回路規模の小さな多数決回
路が要望されている。
路が要望されている。
第４図は従来例のブロック図を示し、拘束長が４の場合
である。
である。
この従来例は、本出願人が昭和５９年２月２０日に出願
した特願昭５９−０２９７５３で提案したもので、動作
の概要は次の様である。
した特願昭５９−０２９７５３で提案したもので、動作
の概要は次の様である。
図において、入力端子ｌＮ−１〜ｌＮ−８から入力する
“１”又は“０”の符号の内、任意の各２個づつを１ビ
ツト半加算器１００１〜１００４で加算し、ｌビット半
加算器１００１．１００２の２個の出力と１００３．１
００４の２個の出力とをそれぞれ２ビツト半加算器２０
０１と２００２で加算する。
“１”又は“０”の符号の内、任意の各２個づつを１ビ
ツト半加算器１００１〜１００４で加算し、ｌビット半
加算器１００１．１００２の２個の出力と１００３．１
００４の２個の出力とをそれぞれ２ビツト半加算器２０
０１と２００２で加算する。
そして、この２ビツト半加算器の出力の上位第１桁同志
の論理和をオア回路３００１で求め、出力の上位第２桁
同志の論理積をアンド回路３００２で求め、２ビツト半
加算器２００１の上位第２桁及び第３桁と、２ビツト半
加算器２００２の上位第３桁との論理積をアンド回路３
００３で求め、２ビツト半加算器２００１の上位第３桁
と、２ビツト半加算器２００２の上位第２桁及び第３桁
との論理積をアンド回路３００４で求め、オア回路３０
０１．アンド回路３００２〜３００４の出力をオア回路
３００５に入力して論理和を求め、この結果を出力する
様にし、出力の論理値が“１”なら“ｌ”の入力符号が
多いと判定し、“０”ならば“０”の入力符号が多いと
判定する。
の論理和をオア回路３００１で求め、出力の上位第２桁
同志の論理積をアンド回路３００２で求め、２ビツト半
加算器２００１の上位第２桁及び第３桁と、２ビツト半
加算器２００２の上位第３桁との論理積をアンド回路３
００３で求め、２ビツト半加算器２００１の上位第３桁
と、２ビツト半加算器２００２の上位第２桁及び第３桁
との論理積をアンド回路３００４で求め、オア回路３０
０１．アンド回路３００２〜３００４の出力をオア回路
３００５に入力して論理和を求め、この結果を出力する
様にし、出力の論理値が“１”なら“ｌ”の入力符号が
多いと判定し、“０”ならば“０”の入力符号が多いと
判定する。
ビタビ復号器は拘束長が大きくなると誤り訂正能力は高
くなるが、回路規模は指数函数的に大きくなる。拘束長
を大きくすることによる能力の改善率と回路規模との関
係は拘束長が７程度までは回路規模に見合う改善率が得
られるが、８以上になると拘束長を大きくした割には能
力の改善が僅かでメリフトがなくなってしまう。
くなるが、回路規模は指数函数的に大きくなる。拘束長
を大きくすることによる能力の改善率と回路規模との関
係は拘束長が７程度までは回路規模に見合う改善率が得
られるが、８以上になると拘束長を大きくした割には能
力の改善が僅かでメリフトがなくなってしまう。
一方、多数決をとるべき入力符号の数は拘束長が１つ大
きくなると２倍に増加するが、最も効率的な拘束長であ
る７では入力符号の数は６４となり、多数決回路の規模
が１０００８Ｃ以上（Ｂａｓｉｃ Ｃｅ１ｌの略で、ナ
ンド回路を１０００個相当使用する規模と云うことを示
す）になると云う問題点がある。
きくなると２倍に増加するが、最も効率的な拘束長であ
る７では入力符号の数は６４となり、多数決回路の規模
が１０００８Ｃ以上（Ｂａｓｉｃ Ｃｅ１ｌの略で、ナ
ンド回路を１０００個相当使用する規模と云うことを示
す）になると云う問題点がある。
この為、ビタビ復号ＬＳＩにこの回路を付加する場合、
ＬＳＩの規模が１ランク高くなる可能性がある。
ＬＳＩの規模が１ランク高くなる可能性がある。
上記の問題点は第１図に示す如く、２”個の２値符号を
等しい抵抗値Ｒを持つｎ個の抵抗器で加算する第１の加
算器２と、該２″個の２値符号を反転する反転回路３と
、該反転回路の出方を加算する第１の加算回路と同一構
成の第２の加算器４と、該第１及び第２の加算器の出力
を比較する比較器５とから構成された本発明の多数決回
路により解決される。
等しい抵抗値Ｒを持つｎ個の抵抗器で加算する第１の加
算器２と、該２″個の２値符号を反転する反転回路３と
、該反転回路の出方を加算する第１の加算回路と同一構
成の第２の加算器４と、該第１及び第２の加算器の出力
を比較する比較器５とから構成された本発明の多数決回
路により解決される。
本発明は、ダ個の２値符号をアナログ的に処理して多数
決を取る様にした。
決を取る様にした。
即ち、を個の“ｌ”又は“０°゛の入力符号を直接及び
反転回路３で反転した後、等しい抵抗値Ｒを持つｎ個の
抵抗器で構成された加算器２゛、４で加算した後、比較
回路５で比較して、例えば比較器出力が“１”であれば
人力符号は“１”が多く、Ｏ”であれば“０″が多いと
判定する様にしたので、回路規模が小さくなる。
反転回路３で反転した後、等しい抵抗値Ｒを持つｎ個の
抵抗器で構成された加算器２゛、４で加算した後、比較
回路５で比較して、例えば比較器出力が“１”であれば
人力符号は“１”が多く、Ｏ”であれば“０″が多いと
判定する様にしたので、回路規模が小さくなる。
第１図は本発明の実施例の回路図、第２図は第１図の動
作説明図を示す。尚、全図を通じて同一記号は同一対象
物を示す。
作説明図を示す。尚、全図を通じて同一記号は同一対象
物を示す。
そこで、第２図を参照して第１図の動作を説明する。
第１図において、入力端子ｌＮ−１〜ＩＮ−ｎに加えら
れた２値の多数決判定すべき符号は、同一特性でｎ個の
ＣＭＯＳインバータで構成された反転回路１の対応する
インバータに加えられ、符号が反転された後、第１の加
算器２と、反転回路３に加えられる。
れた２値の多数決判定すべき符号は、同一特性でｎ個の
ＣＭＯＳインバータで構成された反転回路１の対応する
インバータに加えられ、符号が反転された後、第１の加
算器２と、反転回路３に加えられる。
前者は等しい抵抗値Ｒを持つｎ個の抵抗器で構成されて
いるが、それぞれ対応する抵抗器を介して加算され、電
圧ｅ。が比較器５の端子ａに加えられる。
いるが、それぞれ対応する抵抗器を介して加算され、電
圧ｅ。が比較器５の端子ａに加えられる。
後者は反転回路１と同一の回路で、更に反転された後、
第１の加算器と同一の第２の加算器４で加算され、電圧
孔が比較器５の端子す加えられる。
第１の加算器と同一の第２の加算器４で加算され、電圧
孔が比較器５の端子す加えられる。
ここで、２つの入力電圧ｅ。２ 菟は次の式で示される
。
。
ｅｏ＝Ｖｍａｘ（ｍ／ｎ） ｔｔｌ、 ｅＧ−Ｖｍａ
ｘ （（ｎ−ｍ）八〕（２）尚、 Ｖｍａｘ：反転回路１に全て“Ｏ”の符号が人力した時
の６９の値とする。
ｘ （（ｎ−ｍ）八〕（２）尚、 Ｖｍａｘ：反転回路１に全て“Ｏ”の符号が人力した時
の６９の値とする。
ｍ：ｎ個の入力符号のうち“′０“の符号の数である。
又、反転回路１に全て“ｌ”の符号が入力した時のｅ、
、 ｅ、の値は０としである。
、 ｅ、の値は０としである。
そこで、（１１，（２１より、
ｅ、−ｅｏ＝Ｖｍａｘ （（２ｍ−ｎ）／ｎ） ＋３
１（３）式は第２図に示す様に、ｍ＝ｎ／２を境として
比較器５の出力が変化し、例えば入力符号の“ １”の
数が多い時は“１”が出力され、反対に“０”の数が多
い時は“０”が出力される。
１（３）式は第２図に示す様に、ｍ＝ｎ／２を境として
比較器５の出力が変化し、例えば入力符号の“ １”の
数が多い時は“１”が出力され、反対に“０”の数が多
い時は“０”が出力される。
尚、しきい値ｖｔｈはｎが奇数の時はｍ・（ｎ ＋ １
）／２とｍ＝（ｎｌ）／２の中間にくるので判定は問題
ないが、偶数の時はｍ＝ｎ／２と一致するので、この点
において多数決の判定が出来なくなる。この様な場合に
は、第１図に示す様にａ点又はｂ点を２Ｒの抵抗器を介
して＋Ｖの電源又はアースに接続してオフセットを与え
て強制的に“１”又は“０”とすればよい。
）／２とｍ＝（ｎｌ）／２の中間にくるので判定は問題
ないが、偶数の時はｍ＝ｎ／２と一致するので、この点
において多数決の判定が出来なくなる。この様な場合に
は、第１図に示す様にａ点又はｂ点を２Ｒの抵抗器を介
して＋Ｖの電源又はアースに接続してオフセットを与え
て強制的に“１”又は“０”とすればよい。
この様な構成により、拘束長７の場合の回路規模は、イ
ンバータ１２８個、抵抗器１２８個、比較器１個、その
他となりディジタル処理を行う場合のナンド回路１００
０個以上と比較して大幅な削減となる。
ンバータ１２８個、抵抗器１２８個、比較器１個、その
他となりディジタル処理を行う場合のナンド回路１００
０個以上と比較して大幅な削減となる。
第２図は本発明の別の実施例の回路図でｅに相当する電
圧を抵抗器６，７．８により発生させて加える。この様
な回路構成にすれば、第１図よりも更に回路規模が削減
できるが、第１図の構成に比較して、素子の特性のバラ
ツキや変動に対して若干弱くなる。
圧を抵抗器６，７．８により発生させて加える。この様
な回路構成にすれば、第１図よりも更に回路規模が削減
できるが、第１図の構成に比較して、素子の特性のバラ
ツキや変動に対して若干弱くなる。
以上詳細に説明した様に、２″個の２値符号の多数決を
アナログ的に処理して判定する様にしたので、回路規模
が大幅に削減できると云う効果がある。
アナログ的に処理して判定する様にしたので、回路規模
が大幅に削減できると云う効果がある。
尚、既製のＬＳＩ化されたビタビ復号器の外部に容易に
付加することもできるので、この復号器の性能が向上す
る。
付加することもできるので、この復号器の性能が向上す
る。
第４図は従来例のブロック図を示す。
図において、
１．３は反転回路、
２は第１の加算器、
４は第２の加算器、
５は比較回路を示す。
１ト
７ホ、ン宍［ａフラし 方色１ンりの ｎすＸイシ図第
１ 図
１ 図
Claims (1)
- 【特許請求の範囲】 ２個の２値符号を等しい抵抗値を持つｎ個の抵抗器で加
算する第１の加算器（２）と、該２＾ｎ個の２値符号を
反転する反転回路（３）と、 該反転回路の出力を加算する第１の加算回路と同一構成
の第２の加算器（４）と、該第１及び第２の加算器の出
力を比較する比較器（５）とから構成されたことを特徴
とする多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28370785A JPS62142418A (ja) | 1985-12-17 | 1985-12-17 | 多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28370785A JPS62142418A (ja) | 1985-12-17 | 1985-12-17 | 多数決回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62142418A true JPS62142418A (ja) | 1987-06-25 |
Family
ID=17669038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28370785A Pending JPS62142418A (ja) | 1985-12-17 | 1985-12-17 | 多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838166A (en) * | 1996-05-31 | 1998-11-17 | Nec Corporation | Compact and high-speed judging circuit using misfets |
| JP2007336269A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | 多数決回路 |
-
1985
- 1985-12-17 JP JP28370785A patent/JPS62142418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838166A (en) * | 1996-05-31 | 1998-11-17 | Nec Corporation | Compact and high-speed judging circuit using misfets |
| JP2007336269A (ja) * | 2006-06-15 | 2007-12-27 | Toppan Printing Co Ltd | 多数決回路 |
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