JP2007336269A - 多数決回路 - Google Patents

Abstract

【課題】構成が簡素で高精度な判定性能を有する多数決回路を提供する。
【解決手段】本発明に係る多数決回路は、差動対をなす第一及び第二トランジスタを有する差動アンプと、一方の電極に第一デジタル信号のビット信号が印加されると共に他方の電極が前記第一トランジスタのゲートに共通接続された複数の第一キャパシタと、一方の電極に第二デジタル信号のビット信号が印加されると共に他方の電極が前記第二トランジスタのゲートに共通接続された複数の第二キャパシタとを備える。
【選択図】図１

Description

本発明は、多数決回路に関し、特に簡素な構成で精度を向上するための技術に関するものである。

現在、異なるＩＣ間でデータを受け渡すための技術として、データ線を複数パラレルに接続したデータバスを用いたパラレル転送技術が半導体システムの多くで採用されている。データバスでは、データの論理が反転する時に電力を消費し、反転するビットが多くなるのに比例して消費電流が増大する。

電子機器、特に、携帯機器では、低消費電力の要求が高まっており、この要求を満たす技術として、データインバージョン機能が考えられている。このデータインバージョン機能は、データバスに論理が正論理か負論理かを示すインバージョン線を加え、すべてのビットの半数以上が論理反転する場合に、正論理と負論理とを切り替えることによって、実際に反転するビットの数を少なく抑える技術である。

このデータインバージョン機能は、メモリの出力部にも用いられている。それは、多ビット出力（例えば３２ビット出力）を持つメモリの場合、信号が切り替わる際の出力バッファーにおけるノイズを減らすために、出力ビットの半数以上が論理反転する場合には、信号を出力する前にそれを検知し、期待値に対して正論理と負論理とを反転した信号を出力してノイズを軽減させ、且つ、反転したことを示す信号を出力するものである。

このデータインバージョン機能を実現するために、半数以上のビットが論理反転したか否かを判定する多数決回路が採用されている。多数決回路は、レイアウトサイズが小さく高速な回路が望まれている。このため、多数決回路のレイアウトサイズを小さくする事を目的とした従来技術が提案されている（特許文献１参照）。
この従来技術においては、トランジスタと抵抗を使用して簡略化されたデジタル−アナログ変換回路を利用した多数決回路を提案し、レイアウトサイズを小型化している。
特開２００４−０１５４３４号公報

しかしながら、上述の従来技術に係る多数決回路によれば、判定精度の向上を図る場合にはトランジスタを多用した複雑な回路構成となり、レイアウトサイズが増加する。また、複数のトランジスタと抵抗で比較器に入力されるアナログ電圧を決定しているので、比較対象信号のビット数が多い（例えば３２ビット）場合には抵抗値を小さくする必要があり、消費電流が増加するという問題があるので、数十ビット以上の分解能が必要な場合には、実用的ではない。

本発明は上記事情を考慮してなされたもので、その目的は、構成が簡素で高精度な判定性能を有する多数決回路を提供する事である。

本発明は上記の課題を解決するためになされたもので、本発明に係る多数決回路は、差動対をなす第一及び第二トランジスタを有する差動アンプと、一方の電極に第一デジタル信号のビット信号が印加されると共に他方の電極が前記第一トランジスタのゲートに共通接続された複数の第一キャパシタと、一方の電極に第二デジタル信号のビット信号が印加されると共に他方の電極が前記第二トランジスタのゲートに共通接続された複数の第二キャパシタとを備える。

上記多数決回路において、前記第一トランジスタのゲートと前記第一キャパシタの他方の電極との間に、該第一キャパシタの他方の電極に現れる電圧を前記差動アンプの入力特性に適合した電圧に変換する第一電圧変換部と、前記第二トランジスタのゲートと前記第二キャパシタの他方の電極との間に、該第二キャパシタの他方の電極に現れる電圧を前記差動アンプの入力特性に適合した電圧に変換する第二電圧変換部とを更に備えたことを特徴とする。

上記多数決回路において、前記第一トランジスタと第二トランジスタは、半導体基板の主表面に形成されたソース及びドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記第一キャパシタと第二キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面にデジタル信号入力端子として形成された不純物領域からなる一方の電極と、前記不純物領域上に絶縁膜を介して前記一方の電極と対向するように前記ゲートと一体的に形成された他方の電極とから構成された事を特徴とする。

上記多数決回路において、前記第一トランジスタと第二トランジスタは、半導体基板の主表面に形成されたソース及びドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記第一キャパシタと第二キャパシタは、前記ゲート上に絶縁膜を介してデジタル信号入力端子として形成された一方の電極と、前記ゲートと一体的に形成された他方の電極とから構成された事を特徴とする。

上記多数決回路において、前記第一キャパシタの前記他方の電極における電子量を調整する第一電子量調整部と、前記第二キャパシタの前記他方の電極における電子量を調整する第二電子量調整部とを更に備えたことを特徴とする。

上記多数決回路において、前記第一電子量調整部は、前記第一トランジスタとゲート同士が接続される第三トランジスタからなり、前記第二電子量調整部は、前記第二トランジスタとゲート同士が接続される第四トランジスタからなり、前記第一トランジスタと前記第二トランジスタは、半導体基板の主表面に形成された第一ソース及び第一ドレインと、前記第一ソースと前記第一ドレインとの間の前記主表面上に絶縁膜を介して形成された第一ゲートと、から構成され、前記第三トランジスタと前記第四トランジスタは、前記半導体基板の主表面に形成された第二ソース及び第二ドレインと、前記第二ソースと前記第二ドレインとの間の前記主表面上に絶縁膜を介して前記第一ゲートと一体的に形成された第二ゲートと、から構成され、複数の前記第一キャパシタと前記第二キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面にデジタル信号入力端子として形成された不純物領域からなる一方の電極と、前記不純物領域上に絶縁膜を介して前記一方の電極と対向するように前記第一及び第二ゲートと一体的に形成された他方の電極と、から構成される事を特徴とする。

上記多数決回路において、前記第三トランジスタと前記第四トランジスタは、初期値の書き込み時に、各々複数の前記デジタル信号入力端子のすべてには論理ハイレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第一の正電圧が印加され、初期値の消去時に、各々複数の前記デジタル信号入力端子のすべてには論理ローレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第二の正電圧が印加され、多数決判定時に、前記第二ソースと前記第二ドレインと前記第一ソースには接地電圧が印加され、前記第一ドレインには所定の第三の正電圧が印加され、前記デジタル信号入力端子には多数決判定すべきデジタル信号の各ビット信号が印加される事を特徴とする。

本発明によれば、デジタル入力信号の各ビットに応じた複数のキャパシタにおける電荷の再分配を利用してトランジスタのゲート電圧を制御するようにしたので、このゲート電圧を精度良く比較することが可能になる。従って、構成が簡素で高精度な判定性能を有する多数決回路が提供できる。

＜第一の実施形態＞
以下、図面を参照して本発明の第一の実施形態について説明する。
図１は、本発明の第一の実施形態に係る多数決回路の回路図である。
本多数決回路は、２組のデジタル−アナログ変換器１００ａ、１００ｂと、それらの有するＭＯＳトランジスタＴｒａ、Ｔｒｂが入力段の差動対トランジスタとして共通に用いられるカレントミラー型アンプ１０１（差動アンプ）と、インバータ２０４とから構成されている。

デジタル−アナログ変換器１００ａは、ＭＯＳトランジスタＴｒａと、ｎ個のカップリングキャパシタＣ１ａ〜Ｃｎａとから構成される。カップリングキャパシタＣ１ａ〜Ｃｎａのそれぞれの一端は、ＭＯＳトランジスタＴｒａのフローティングゲートＦＧａ（ゲート）と共通接続され、他端はｎ個のデジタル信号入力端子φ１ａ〜φｎａである。
デジタル−アナログ変換器１００ｂは、ＭＯＳトランジスタＴｒｂと、ｎ個のカップリングキャパシタＣ１ｂ〜Ｃｎｂとから構成される。カップリングキャパシタＣ１ｂ〜Ｃｎｂのそれぞれの一端（一方の電極）は、ＭＯＳトランジスタＴｒｂのフローティングゲートＦＧｂ（ゲート）と共通接続され、他端（他方の電極）はｎ個のデジタル信号入力端子φ１ｂ〜φｎｂである。
デジタル信号入力端子φ１ａ〜φｎａ、φ１ｂ〜φｎｂには、２組のデジタル信号のビット信号が印加される。

カレントミラー型アンプ１０１は、入力段の差動対であるＭＯＳトランジスタＴｒａ、Ｔｒｂと、負荷であるｐ型ＭＯＳトランジスタ２０１、２０２と、定電流源であるｎ型ＭＯＳトランジスタ２０３とから構成される。
ｎ型ＭＯＳトランジスタ２０３のゲートには、任意の一定電流を流すために例えば約１Ｖ程度のバイアス信号ＢＩＡＳが入力される。カレントミラー型アンプ１０１の出力ＯＵＴａｍｐは、インバータ２０４に入力され、その出力信号は整形されて信号ＯＵＴとして出力される。ｎ型ＭＯＳトランジスタ２０３のソースはグランド（ＶＳＳ）に接続され、ｐ型ＭＯＳトランジスタ２０１、２０２のソースは電源（ＶＤＤ）に接続される。

概略的には、本多数決回路は、２組のデジタル信号入力端子φ１ａ〜φｎａ、φ１ｂ〜φｎｂに入力された２組のデジタル入力信号によってフローティングゲートＦＧａ、ＦＧｂの電圧が決定され、その２つの電圧を差動アンプで比較する事により、２組のデジタル入力信号の内の論理ハイレベルの多い組を判定するものである。

ここで、本実施形態に係る多数決回路に用いられるデジタル−アナログ変換器１００の構成と動作について説明する。
図２（ａ）は、本実施形態に係る多数決回路に用いられるデジタル−アナログ変換器の平面図である。図２（ｂ）は、図２（ａ）のＡ−Ａ’に沿った断面図であり、図２（ｃ）は、図２（ａ）のＢ−Ｂ’に沿った断面図であり、図２（ｄ）は、図２（ａ）のＣ−Ｃ’に沿った断面図である。

まず、本デジタル−アナログ変換器のデバイス構造を、図２を用いて説明する。
同図において、１は、ｐ型半導体基板、２は、トランジスタＴｒのゲート部、３は、フローティングゲートＦＧ（ゲート）となるポリシリコン、４は、トランジスタＴｒのドレインＤとなるｎ+拡散層、５は、メタル配線６とｎ＋拡散層４とを接続するコンタクト、６は、ドレインＤに接続されるメタル配線、７は、トランジスタＴｒのソースＳとなるｎ＋拡散層、８は、メタル配線９とｎ＋拡散層７とを接続するコンタクト、９は、ソースＳに接続されるメタル配線、１０は、ｐ型半導体基板１中に形成されたｎ型半導体領域であるｎ−ｗｅｌｌ（不純物領域）、１１は、キャパシタ部、１２は、ｎ−ｗｅｌｌ１０中に形成されたｎ＋拡散層、１３は、ｎ＋拡散層１２とメタル配線１４とを接続するコンタクト、１４は、メタル配線、１５は、素子分離用のフィールド酸化膜、１６は、トランジスタＴｒのゲート酸化膜及びカップリングキャパシタＣｐの絶縁層となる薄い酸化膜を表す。なお、ゲート部２は、ポリシリコン３のうち、トランジスタＴｒのゲートとして機能する部分を指している。

ここで、ポリシリコン３（ゲート部２）と、ｎ+拡散層４と、コンタクト５と、メタル配線６と、ｎ＋拡散層７と、コンタクト８と、メタル配線９と、薄い酸化膜１６とから検知用のｎ型ＭＯＳ構造のトランジスタＴｒが構成され、この構造はロジックＩＣのＭＯＳトランジスタ構造と同一である。

又、ポリシリコン３を上部電極（他方の電極）とし、薄い酸化膜１６を挟んで対向する様にｎ−ｗｅｌｌ１０を下部電極（一方の電極）としてカップリングキャパシタＣ１が構成される。カップリングキャパシタＣ１の下部電極であるｎ−ｗｅｌｌ１０中に形成されるｎ＋拡散層１２と、コンタクト１３とを用いて、ｎ−ｗｅｌｌ１０をメタル配線１４に接続してデジタル信号入力端子φ１とする。
そして、上部電極であるポリシリコン３は共通に使用して、下部電極であるｎ−ｗｅｌｌ１０と、ｎ＋拡散層１２と、コンタクト１３と、メタル配線１４とを互いに電気的に絶縁される様に複数組用い、カップリングキャパシタＣ１と同一構造のカップリングキャパシタＣ２〜Ｃｎが構成される。それぞれのｎ−ｗｅｌｌ及びメタル配線が、デジタル信号入力端子となる。カップリングキャパシタの数は、デジタル入力信号の数と同数である。

ここで、ＭＯＳトランジスタＴｒのポリシリコン３を共通に用いてカップリングキャパシタＣ１〜Ｃｎの上部電極とＭＯＳトランジスタＴｒのゲート部２を構成しているため、ポリシリコン３は周囲を絶縁体に囲まれており、電気的にどこにも接続されないフローティング状態となる。このポリシリコン３が、フローティングゲートＦＧとなる。

図３は、本多数決回路に用いられるデジタル−アナログ変換器の等価回路図である。
本デジタル−アナログ変換器は、上述したデバイス構造から明らかな様に、検知用のＭＯＳトランジスタＴｒと複数のカップリングキャパシタＣ１〜Ｃｎとから構成される。ＭＯＳトランジスタＴｒは、電極としてドレインＤと、ソースＳと、フローティングゲートＦＧとを備え、カップリングキャパシタＣ１〜Ｃｎは、それぞれの一端がフローティングゲートＦＧに共通接続され、他端はデジタル信号入力端子φ１〜φｎとして働き、これらがデジタル−アナログ変換器１００を構成する。

次に、本多数決回路に用いられるデジタル−アナログ変換器の動作原理を説明する。
概略的には、本デジタル−アナログ変換器は、デジタル入力信号の各ビットに応じて複数のキャパシタ間で電荷の再分配を行い、これによりトランジスタのゲート電圧を制御することにより、このトランジスタのドレイン電流を精度良く制御する。このドレイン電流をアナログ出力信号として取り出せば、デジタル入力信号を精度良くアナログ信号に変換することが可能になる。

更に詳細に本デジタル−アナログ変換器の動作原理を説明する。
図４は、本多数決回路に用いられるデジタル−アナログ変換器のフローティングゲートＦＧに対する容量系の等価回路図である。
本デジタル−アナログ変換器は、複数のカップリングキャパシタＣ１〜Ｃｎを備えるが、ここでは説明を簡略化するために、カップリングキャパシタＣ１、Ｃ２、Ｃｎの３つがフローティングゲートＦＧに接続されている場合を考える。フローティングゲートＦＧには、それらに加えてＭＯＳトランジスタＴｒのゲート容量やフローティングゲートＦＧの寄生容量を加算した寄生容量Ｃｐが対接地（ＶＳＳ）に付加される。

ここで、カップリングキャパシタＣ１、Ｃ２、Ｃｎに入力されるデジタル入力信号の電圧をそれぞれＶφ１、Ｖφ２、Ｖφｎとし、フローティングゲートＦＧの電圧をＶＦＧとする。
その場合には、図示した容量系の電荷の総量は０であるため、
Ｃ１（ＶＦＧ−Ｖφ１）＋Ｃ２（ＶＦＧ−Ｖφ２）＋Ｃｎ（ＶＦＧ−Ｖφｎ）
＋Ｃｐ（ＶＦＧ−ＶＳＳ）＝０
が成立する。

さらに、Ｃ１＋Ｃ２＋Ｃｎ＋Ｃｐ＝ＣＴ、ＶＳＳ＝０とすると、フローティングゲートの電圧ＶＦＧは、
ＶＦＧ＝（Ｃ１／ＣＴ）×Ｖφ１＋（Ｃ２／ＣＴ）×Ｖφ２＋（Ｃｎ／ＣＴ）×Ｖφｎ
と表せる。
即ち、フローティングゲートの電圧ＶＦＧは、カップリングキャパシタＣ１〜Ｃｎの容量とデジタル入力信号の電圧Ｖφ１〜Ｖφｎのみで決定される。上式は、カップリングキャパシタの個数がｎ個の場合に拡張しても、同様に成り立つ。

次に、図５を用いて本デジタル−アナログ変換器の電気的特性を説明する。
図５（ａ）は、本多数決回路に用いられるデジタル−アナログ変換器のＩｄ−Ｖｄ特性図であり、図５（ｂ）は、本多数決回路に用いられるデジタル−アナログ変換器のドレインに負荷抵抗Ｒを設けた回路図である。

ここでは、Ｃ１＝Ｃ２＝・・・＝Ｃｎの条件において、デジタル信号入力端子に印加される信号がφ１からφ２、φ３、・・・φｎと順番に一本ずつ論理ローレベル“０”から論理ハイレベル“１”に切り替わった場合を考える。なお、論理ハイレベルの電圧は、すべて同一（例えば電源電圧である３Ｖ）とし、ＭＯＳトランジスタＴｒのソースＳは接地されているものとする。
この場合、本デジタル−アナログ変換器のフローティングゲートの電圧ＶＦＧが前述の様に各デジタル信号入力端子に印加される電圧に応じて変化するため、デジタル信号入力端子の電圧が一本ずつ論理ハイレベルになると、それに応じてフローティングゲートの電圧ＶＦＧは正確にΔＶずつ上昇する。

以下に、フローティングゲートの電圧ＶＦＧの決定のされ方をより詳細に説明する。
前述した式によると、Ｖφ１が論理ハイレベル（電圧ＶＨとする）、Ｖφ２＝Ｖφ３＝・・・＝Ｖφｎ＝０の場合、ＶＦＧ＝（Ｃ１／ＣＴ）×ＶＨである。
次に、その状態からさらにＶφ２が論理ハイレベルに変化した場合、ＶＦＧ＝（Ｃ１／ＣＴ）×ＶＨ＋（Ｃ２／ＣＴ）×ＶＨとなり、Ｃ１＝Ｃ２であるため、ＶＦＧ＝２（Ｃ１／ＣＴ）×ＶＨと表せる。

即ち、フローティングゲートの電圧ＶＦＧは、デジタル信号入力端子の電圧が１本ずつ論理ハイレベルになるに従いΔＶ＝（Ｃ１／ＣＴ）×ＶＨずつ一定間隔で増加する事が分かる。その結果として、ＭＯＳトランジスタＴｒのＩｄ−Ｖｄ特性は、図５（ａ）に示した様に飽和領域において電流が等間隔に増加する複数本のグラフを示す。

具体的には、デジタル信号入力端子φ１〜φｎ＝“０”の場合、フローティングゲートの電圧ＶＦＧは初期値であるため、ドレイン電流は初期値であるＩｄ−Ｖｄ特性４０１を示す。次に、φ１＝“１”、φ２〜φｎ＝“０”の場合、フローティングゲートの電圧ＶＦＧが初期値からΔＶＦＧ＝ΔＶ増加し、その結果としてドレイン電流は飽和領域においてΔＩ増加したＩｄ−Ｖｄ特性４０２を示す。

同様に、ドレイン電流は、φ１＝φ２＝“１”、φ３〜φｎ＝“０”の場合、Ｉｄ−Ｖｄ特性４０３を示し、φ１〜φ３＝“１”、φ４〜φｎ＝“０”の場合、Ｉｄ−Ｖｄ特性４０４を示し、φ１〜φ４＝“１”、φ５〜φｎ＝“０”の場合、Ｉｄ−Ｖｄ特性４０５を示す。そして、φ１〜φｎ＝“１”（全入力電圧が論理ハイレベル）の場合には、ドレイン電流はＩｄ−Ｖｄ特性４０６を示す。それぞれの状態において、フローティングゲートの電圧ＶＦＧがΔＶＦＧ＝ΔＶずつ増加し、ドレイン電流はΔＩずつ増加している。即ち、デジタル入力信号の論理ハイレベルの数に比例してドレイン電流が増加し、高精度にデジタル−アナログ変換処理が行われた事になる。

ここで、図５（ｂ）に示した様に、電圧出力を得る目的でＭＯＳトランジスタＴｒのドレインに抵抗負荷Ｒを設けた場合には、抵抗負荷Ｒによる負荷線が図５（ａ）のＩｄ−Ｖｄ特性のグラフに重ねて表示される。そして、各デジタル入力信号に対応したＩｄ−Ｖｄ特性のグラフと負荷線との交点が出力電圧Ｖｉとなる。ドレイン電流Ｉｄがデジタル入力信号の論理ハイレベルの数に比例して正確にΔＩずつ増加するため、出力電圧Ｖｉは、ｖ１、ｖ２、ｖ３、ｖ４、・・・ｖｎと正確に等間隔で減少する電圧となる。つまり、高精度にデジタル−アナログ変換処理が行われた事になる。

次に、上述のデジタル−アナログ変換動作を表に基づいて説明する。
表１は、デジタル入力信号に対応した各部の電圧である。

状態１ではＶφ１＝Ｖφ２＝・・・＝Ｖφｎ＝０Ｖであるため、フローティングゲートＦＧの電圧は初期状態であり、例えばαＶを有している。そして、出力はｖ１となる。
状態２では、デジタル信号入力端子φ１のみが論理ハイレベル“１”（例えば電源電圧の３Ｖ）となり、他のデジタル信号入力端子は論理ローレベル“０”（０Ｖ）であるため、フローティングゲートＦＧの電圧は容量系の比で決まるΔＶ分だけ上昇する。そして、出力はｖ２となる。

同様にして、状態３〜状態７に示した様に、順次デジタル信号入力端子φ２、φ３、・・・φｎが一つずつ論理ハイレベル“１”（即ち３Ｖ）に切り替わると、それに対応してフローティングゲートＦＧの電圧も順次ΔＶ分ずつ正確に上昇する。そして、出力は、ｖ３〜ｖｎとなる。

上述の説明ではデジタル入力信号が順次切り替わる例を示したが、順次切り替わるという規則性は必ずしも必要ではない。例えば、状態９に示した様に、φ１、φ３、φ５のみが論理ハイレベル“１”であり、他が論理ローレベル“０”である場合も、フローティングゲートＦＧの電圧はα＋２ΔＶとなるため出力電圧がｖ３となり、状態３と同一になる。同様に、状態１０では、デジタル入力信号２本が“１”になった場合を示しており、この場合は状態４と同じ出力電圧ｖ４となる。即ち、出力電圧は、何本のデジタル入力信号が論理ハイレベル“１”であるかに依存して決定される。

又、応用例として、カップリングキャパシタＣ１〜Ｃｎの容量値を調整する事によって、より高精度のドレイン電流制御（すなわち出力電圧制御）が行える。あるいは、容量値の大きなカップリングキャパシタと小さなカップリングキャパシタを組み合わせる事によって、入力信号に対して非線形に変化する様にドレイン電流制御を行う事も可能であり、応用性が広いデジタル−アナログ変換器が提供できる。

さらに、カップリングキャパシタの容量値を変化させるその他の例として、４つのカップリングキャパシタの容量値を８：４：２：１の比に設定する事が考えられる。そして、４ビットの２進デジタル入力信号のＭＳＢを８の容量値のカップリングキャパシタに入力し、ＬＳＢを１の容量値のカップリングキャパシタに入力し、その間のビットを順次容量値４と２のカップリングキャパシタに入力する。

つまり、デジタル入力信号が“０００１”の時には、容量値１のみが選択され、フローティングゲートＦＧの電圧はα＋ΔＶとなるが、デジタル入力信号が“０１０１”の時には、容量値４＋１が選択され、フローティングゲートＦＧの電圧はα＋５ΔＶとなり、それぞれに対応したドレイン電流や出力電圧が得られる。この方法を用いると、簡単な構成により２進デジタル入力信号をアナログ値に直接的に変換する事が可能となる。

この方法によっても、入力信号のビット数に応じた複数個の容量を用意して複数ビットのデジタル−アナログ変換が実現可能である。
さらに、本デジタル−アナログ変換器は、他に付属する回路が不要であり、非常にレイアウト面積が小さく、簡素な構成で変換器が実現できる。

次に、図面を参照して別のカップリングキャパシタ形成方法により作製したデジタル−アナログ変換器について説明する。
図６（ａ）は、カップリングキャパシタをポリシリコンで作製したデジタル−アナログ変換器の平面図である。図６（ｂ）は、図６（ａ）のＡ−Ａ’面に沿った断面図であり、図６（ｃ）は、Ｂ−Ｂ’面に沿った断面図である。

本デジタル−アナログ変換器は、図に示した様に、カップリングキャパシタが２層目のポリシリコン２０と１層目のポリシリコン３によって形成されている。前述したｎ−ｗｅｌｌを下部電極として利用したカップリングキャパシタの代わりに、２層目のポリシリコン２０をフローティングゲートＦＧである１層目のポリシリコン３の上に酸化膜を介して交差させることによって、交差する部分をカップリングキャパシタとして利用する。２層目のポリシリコン２０は、デジタル信号入力端子として複数本配置され、複数個のカップリングキャパシタが構成される。カップリングキャパシタ以外の構成及び動作は、前述したデジタル−アナログ変換器と同一であるため、説明は省略する。

本デジタル−アナログ変換器の実現のためには、標準ＣＭＯＳプロセスに２層目のポリシリコン製造工程を追加する必要があるが、ｎ−ｗｅｌｌやｎ＋拡散層をそれぞれのカップリングキャパシタに対して形成する必要がないため、カップリングキャパシタ周囲の面積が非常に小さく出来る。そのため、デジタル入力信号のビット数が多く、カップリングキャパシタを多数用いる場合には面積削減効果が大きい。

なお、図に示した例では、フローティングゲートＦＧは１層目のポリシリコンで構成し、カップリングキャパシタのデジタル入力端子となる上部電極は２層目のポリシリコンで構成しているが、逆に構成しても良い。つまり、１層目のポリシリコンを用いてカップリングキャパシタのデジタル入力端子となる下部電極を形成した後、２層目のポリシリコンを用いてキャパシタの上部電極となるフローティングゲートＦＧを形成しても良い。この構成を採用することにより、フローティングゲートＦＧのシリコン基板に対する寄生容量を減らすことができる。

次に、上述してきたデジタル−アナログ変換器の動作原理を踏まえて、本多数決回路の動作を説明する。
本多数決回路は、入力ａ側のデジタル入力信号φ１ａ〜φｎａと、入力ｂ側のデジタル入力信号φ１ｂ〜φｎｂのうち、論理ハイレベルである信号の本数が多い入力側を高精度に検知出来る。例えば、入力ａ側がφ１ａ＝“１”、φ２ａ〜φｎａ＝“０”、入力ｂ側がφ１ｂ＝φ２ｂ＝“１”、φ３ｂ〜φｎｂ＝“０”の場合を考えると、入力ｂ側の方が論理ハイレベルである信号の本数が多い。

この場合、前述したデジタル−アナログ変換器の動作原理から、入力ａ側のフローティングゲートＦＧａの電圧は、入力ｂ側のフローティングゲートＦＧｂの電圧よりも小さい。その結果、カレントミラー型アンプ１０１の出力ＯＵＴａｍｐから出力される信号は、高い電圧となる。そして、その信号は、インバータ２０４に入力され論理ローレベルの信号ＯＵＴとして出力される。

同様な動作原理から、入力ａ側の方が入力ｂ側よりも論理ハイレベルである信号の本数が多い場合には、入力ａ側のフローティングゲートＦＧａの電圧は、入力ｂ側のフローティングゲートＦＧｂの電圧よりも大きくなり、信号ＯＵＴは論理ハイレベルの信号となる。
この様に、本多数決回路は、簡単な回路構成であるため小さいレイアウト面積で実現でき、２組のデジタル入力信号の論理ハイレベルの数の大小を高精度に判定可能である。また、消費される電流は、カレントミラー型アンプに流れる電流のみであるため、非常に小さく出来る。なお、デジタル入力信号のビット数を増やす場合には、カップリングキャパシタの数を増やすだけで良く、それに伴う消費電流の増加はない。
なお、本発明をデータインバージョン回路に用いる場合は、複数ビットが変化することを検知するために、各ビットの出力に、一般的にアドレス変化を検知するときに用いられるアドレストランジェションディテクタ（ＡＴＤ）と同等の回路を用いたデータトランジェションディテクタを用い、この出力を本発明の入力信号として用いれば、データが変化する信号の本数を比較できる。

＜第二の実施形態＞
次に、図面を参照して本発明の第二の実施形態について説明する。
図７は、初期値を設定可能な多数決回路の回路図である。図１と共通の構成要素には同一符号を付け、説明は省略する。
本多数決回路は、後述する初期値の書き込み及び消去が可能なデジタル−アナログ変換器を基本にして構成されている。

具体的には、本多数決回路は、２組の初期値の書き込み及び消去が可能なデジタル−アナログ変換器１０１ａ、１０１ｂと、それらの有するＭＯＳトランジスタＴｒａ、Ｔｒｂが入力段の差動対トランジスタであるカレントミラー型アンプ１０１（差動アンプ）と、インバータ２０４とから構成される。

初期値の書き込み及び消去が可能なデジタル−アナログ変換器１０１ａは、ＭＯＳトランジスタＴｒａ、Ｔｒａ２と、ｎ個のカップリングキャパシタＣ１ａ〜Ｃｎａとから構成される。ＭＯＳトランジスタＴｒａとＭＯＳトランジスタＴｒａ２のゲート同士は共通接続されフローティングゲートＦＧａとなり、カップリングキャパシタＣ１ａ〜Ｃｎａのそれぞれの一端は、フローティングゲートＦＧａと共通接続され、他端はｎ個のデジタル信号入力端子φ１ａ〜φｎａである。
初期値の書き込み及び消去が可能なデジタル−アナログ変換器１０１ｂは、ＭＯＳトランジスタＴｒｂ、Ｔｒｂ２と、ｎ個のカップリングキャパシタＣ１ｂ〜Ｃｎｂとから構成される。ＭＯＳトランジスタＴｒｂとＭＯＳトランジスタＴｒｂ２のゲート同士は共通接続されフローティングゲートＦＧｂとなり、カップリングキャパシタＣ１ｂ〜Ｃｎｂのそれぞれの一端は、フローティングゲートＦＧｂと共通接続され、他端はｎ個のデジタル信号入力端子φ１ｂ〜φｎｂである。
カレントミラー型アンプ１０１の構成は第一の実施形態と同一である。

概略的には、本多数決回路は、予めＭＯＳトランジスタＴｒａ、Ｔｒｂを用いてフローティングゲートＦＧａ、ＦＧｂに電荷を注入する事によりそれらの初期電圧にオフセットを持たせておき、その後２組のデジタル信号入力端子φ１ａ〜φｎａ、φ１ｂ〜φｎｂに入力された２組のデジタル入力信号によってフローティングゲートＦＧａ、ＦＧｂの電圧がそのオフセットに基づいて決定され、その２つの電圧を差動アンプで比較する事により、２組のデジタル入力信号の内の論理ハイレベルの多い組を判定する判定条件にオフセットを持つものである。

以下に、図面を参照して初期値の書き込み及び消去が可能なデジタル−アナログ変換器について説明する。
図８は、本多数決回路に用いられる初期値の書き込み及び消去が可能なデジタル−アナログ変換器の平面図である。前出のデジタル−アナログ変換器と共通の構成要素には同一の符号を付け、説明は省略する。

本初期値の書き込み及び消去が可能なデジタル−アナログ変換器は、前出のデジタル−アナログ変換器の構成に加えて、フローティングゲートＦＧへの電子の注入と放出を行うための書き込み及び消去用のＭＯＳトランジスタＴｒ２（電子量調整部）を設けたものである。ＭＯＳトランジスタＴｒ２の素子構造は、読み出し用のＭＯＳトランジスタＴｒ１と同じであり、ゲート部３０と、ドレイン部３１と、ソース部３２とで構成される。そして、ＭＯＳトランジスタＴｒ２のゲートはポリシリコン３を利用して形成する。

この様に、本初期値の書き込み及び消去が可能なデジタル−アナログ変換器は特別な構造を必要としないため、ロジックＩＣの製造に用いられる様な標準的なＣＭＯＳプロセスで作製可能である。
又、本初期値の書き込み及び消去が可能なデジタル−アナログ変換器はＭＯＳトランジスタＴｒａ２、Ｔｒｂ２を有するため、それを用いてフローティングゲートＦＧａ，ＦＧｂ（即ちカップリングキャパシタＣ１ａ〜Ｃｎａ，Ｃ１ｂ〜Ｃｎｂの他方の電極）に対して電荷を注入して電子量を調整し、フローティングゲートＦＧａ，ＦＧｂの各電圧を変化させる事によってアナログ出力の初期値を所望の値に変更する事が可能である。動作の詳細については後述する。

図９は、本多数決回路に用いられる初期値の書き込み及び消去が可能なデジタル−アナログ変換器の等価回路図である。
前述の通り、デジタル−アナログ変換器のフローティングゲートＦＧは、書き込み及び消去用のＭＯＳトランジスタＴｒ２のゲートに共通接続されている。

表２は、本初期値の書き込み及び消去が可能なデジタル−アナログ変換器の書き込み、消去及び読み出しに関する動作表である。
説明を簡略化するために、デジタル信号入力端子はφ１、φ２、φｎのみを示している。

初期値の書き込み時には、ドレインＤ２に例えば５Ｖを印加し、ソースＳ２を接地し、デジタル信号入力端子φ１、φ２、φｎを論理ハイレベル（例えば電源電圧３Ｖ）に設定する。その結果、フローティングゲートＦＧの電圧は、カップリングキャパシタＣ１、Ｃ２、Ｃｎにより例えば２Ｖになる。そして、Ｔｒ２は飽和領域で動作し、ドレインＤ２の電圧が高いために過電流が流れてホットエレクトロンが発生し、電子がフローティングゲートＦＧに注入される。

即ち、ドレインＤ２の電圧等を制御する事によって、初期状態におけるフローティングゲートＦＧに注入される電荷量を調整することが出来るので、フローティングゲートＦＧの電圧を任意に設定出来る。換言すると、初期状態におけるドレイン電流値を任意に設定出来る。
なお、表に示した電圧は一例であり、書き込みが行える電圧であればそれに限定されるものではない。特に本実施形態では、書き込みの目的が初期値を決定するためであるので多量の電子を注入する必要は無く、そのため小さいドレイン電圧で書き込みを行っても良い。

初期値の消去時には、ドレインＤ２に７Ｖを印加し、ソースＳ２を接地し、デジタル信号入力端子φ１、φ２、φｎを論理ローレベルに設定する。この状態ではフロ−ティングゲートＦＧの電圧は、カップリングキャパシタによってほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとドレインＤ２との電位差が約７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからドレインＤ２へ電子が放出され、消去が行われる。
なお、消去が行える電圧であれば、表に記載された電圧に限定されるものではない。

読み出し時には、ドレインＤ２とソースＳ２とソースＳ１を接地し、ドレインＤ１に所定の電圧を印加して、デジタル信号入力端子φ１〜φｎに所定のデジタル信号を入力する事により、第一の実施形態で説明した様にＭＯＳトランジスタＴｒ１を用いてデジタル−アナログ変換を行う事が出来る。予め書き込みが行われていた場合、ＭＯＳトランジスタＴｒ１のドレインＤ１を流れるドレイン電流は、入力信号がすべて論理ローレベルの際には書き込み量に対応する初期値を示し、デジタル入力信号が入力されると初期値を基準にしてデジタル入力信号の論理ハイレベルの数に比例して一定量ずつ増加する。

上述の様な構成を用いる事によって、デジタル−アナログ変換においてデジタル入力信号がすべて論理ローレベルである場合の出力電流値（初期値）を自由に設定する事が出来る。なお、デジタル−アナログ変換器を構成するカップリングキャパシタは、ｎ−ｗｅｌｌを用いる構成でも良く、第二層のポリシリコンを用いる構成でも良い。

次に、上述してきた初期値の書き込み及び消去が可能なデジタル−アナログ変換器の動作原理を踏まえて、本実施形態に係る多数決回路の動作を説明する。
多数決の判定動作は、前述の第一の実施形態と同一である。その基本動作に加えて、本多数決回路は、書き込み及び消去用ＭＯＳトランジスタＴｒａ２、Ｔｒｂ２を備えているため、上述の様にすべてのデジタル入力信号φ１ａ〜φｎａ、φ１ｂ〜φｎｂが論理ローレベルの場合に、入力ａ側と入力ｂ側とでフローティングゲートＦＧａとＦＧｂとの電圧の初期値に差を付ける事が出来る。

従って、一例として予めフローティングゲートＦＧａの電圧がフローティングゲートＦＧｂの電圧よりも小さくなる様に初期値の書き込みを行う事により、入力ａ側の論理ハイレベルの信号数が入力ｂ側の論理ハイレベルの信号数よりも１本多い場合にはフローティングゲートＦＧａの電圧はフローティングゲートＦＧｂの電圧よりも小さく、信号ＯＵＴは論理ローレベルの信号となり、入力ａ側の論理ハイレベルの信号数が入力ｂ側の論理ハイレベルの信号数よりも２本以上多い場合に限りフローティングゲートＦＧａの電圧はフローティングゲートＦＧｂの電圧よりも大きくなり信号ＯＵＴが論理ハイレベルの信号となる様に多数決の判定にオフセットを設定する事が出来る。

この機能は、予め片方の入力に書き込みを行って意図的に切り替わりをアンバランスにする場合や、差動アンプの入力部を構成するＭＯＳトランジスタＴｒａ、Ｔｒｂの備える閾値のオフセットを補正するために、チップ毎に書き込み値を変更して切り替わりを微調整する場合等に利用可能である。

＜第三の実施形態＞
次に、図面を参照して本発明の第三の実施形態について説明する。
図１０は、デジタル−アナログ変換器による基本ユニットの回路図である。図３と共通の構成要素には同一符号を付け、説明は省略する。
本基本ユニット１０２は、前述してきたデジタル−アナログ変換器１００を構成するＭＯＳトランジスタＴｒのドレインに抵抗Ｒの一端が接続されて構成される。そのドレインは、出力端子Ｖｉとなる。ＭＯＳトランジスタＴｒと抵抗Ｒは、電圧変換部を構成する。また、抵抗Ｒの他端は電源ＶＤＤに接続され、ＭＯＳトランジスタＴｒのソースは、グランドＶＳＳに接続される。
なお、デジタル−アナログ変換器を構成するカップリングキャパシタは、ｎ−ｗｅｌｌを用いる構成でも良く、第二層のポリシリコンを用いる構成でも良い。

本基本ニット１０２は、図5を用いて説明した動作と同一の動作をする。つまり、本基本ユニット１０２は、デジタル入力信号の各ビットに応じて複数のキャパシタ間で電荷の再分配を行い、これによりＭＯＳトランジスタのゲート電圧を制御することにより、このＭＯＳトランジスタのドレイン電流を精度良く制御する。このドレイン電流は、抵抗Ｒにより電圧に変換されてアナログ出力信号として取り出され、デジタル入力信号が精度良くアナログ信号に変換される。

図１１は、基本ユニットを差動アンプに接続した多数決回路の回路図である。
本多数決回路は、２組の基本ユニット１０２ａ、１０２ｂを用いて、それぞれの出力端子Ｖｉａ、Ｖｉｂを差動アンプであるカレントミラー型アンプ１０３の２つの入力端子に接続している。
カレントミラー型アンプ１０３は、前述した第一の実施形態に係るカレントミラー型アンプ１０１と同一構造の差動アンプである。なお、この差動アンプは、入力された２つのアナログ信号の電圧の比較が行えればどの様な回路でも良く、図示した差動アンプの構成に限られるものではない。

次に、本多数決回路の動作を説明する。
本多数決回路は、第一の実施形態と同様に論理ハイレベルである信号の本数が多い入力側を高精度に検知出来る。例えば、入力ａ側がφ１ａ＝“１”、φ２ａ〜φｎａ＝“０”、入力ｂ側がφ１ｂ＝φ２ｂ＝“１”、φ３ｂ〜φｎｂ＝“０”の場合を考えると、入力ｂ側の方が論理ハイレベルである信号の本数が多い。

この場合、前述したデジタル−アナログ変換器の動作原理から、入力ａ側のフローティングゲートＦＧａの電圧は、入力ｂ側のフローティングゲートＦＧｂの電圧よりも小さい。その結果、ＭＯＳトランジスタＴｒａを流れる電流は、ＭＯＳトランジスタＴｒｂを流れる電流よりも小さくなる。そして、抵抗Ｒａ、Ｒｂによる電圧降下によって、基本ユニット１０２ａの出力端子Ｖｉａの電圧は、基本ユニット１０２ｂの出力端子Ｖｉｂの電圧よりも大きくなる。

この様な大小関係を持った２つの電圧がカレントミラー型アンプ１０３に入力されると、カレントミラー型アンプ１０３の出力ＯＵＴａｍｐから出力される信号は、低電圧の信号となる。そして、その信号は、インバータ２０４に入力されて論理ハイレベルの信号ＯＵＴとして出力される。
同様に、入力ａ側の方が入力ｂ側よりも論理ハイレベルである信号の本数が多い場合には、信号ＯＵＴは論理ローレベルの信号となる。

基本ユニット１０２の電圧変換部は、カップリングキャパシタのデジタル信号入力端子とは他方の電極（ＭＯＳトランジスタのゲート）に現れる電圧を差動アンプの入力特性に適合した電圧に変換する。
従って、本実施形態に係る多数決回路は、各種の一般的な差動アンプにデジタル−アナログ変換器からなる基本ユニット１０２を接続して抵抗Ｒの値を調整するだけで簡単に実現する事が出来る。
なお、本実施形態に係る多数決回路において、第二の実施形態と同様に書き込み及び消去用のＭＯＳトランジスタ（電子量調節部）を基本ユニット１０２のＭＯＳトランジスタＴｒとゲート同士が共通接続される様に設ける事によって、初期値の書き込みを行って多数決の判定にオフセットを付ける事も出来る。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、ｎ型半導体基板を用いて本多数決回路を構成しても良い。
また、本発明ではキャパシタとして、ＭＯＳトランジスタの閾値分の影響が出ないように、ｎ型半導体基板上に形成してアキュミュレーション(accumulation)状態で用いたが、初期値でＭＯＳトランジスタの閾値分の電位を与えて反転層が出来るレベルに設定しておけば、通常のＭＯＳトランジスタを用いることは本発明の趣旨を逸脱しない。

本発明は、多数決回路に用いて好適である。

本発明の第一の実施形態に係る多数決回路の回路図である。 同上の多数決回路に用いられるデジタル−アナログ変換器の構造図である。 同上の多数決回路に用いられるデジタル−アナログ変換器の等価回路図である。 同上の多数決回路に用いられるデジタル−アナログ変換器のフローティングゲートＦＧに対する容量系の等価回路図である。 同上の多数決回路に用いられるデジタル−アナログ変換器のＩｄ−Ｖｄ特性図である。 同上の多数決回路に用いられるカップリングキャパシタをポリシリコンで作製したデジタル−アナログ変換器の構造図である。 本発明の第二の実施形態に係る初期値を設定可能な多数決回路の回路図である。 同上の多数決回路に用いられる初期値の書き込み及び消去が可能なデジタル−アナログ変換器の平面図である。 同上の多数決回路に用いられる初期値の書き込み及び消去が可能なデジタル−アナログ変換器の等価回路図である。 本発明の第三の実施形態に係るデジタル−アナログ変換器による基本ユニットの回路図である。 同上の基本ユニットを差動アンプに接続した多数決回路の回路図である。

符号の説明

１ ｐ型半導体基板、２ ゲート部２、３ ポリシリコン、４ ｎ+拡散層、５ コンタクト、６ メタル配線、７ ｎ＋拡散層、８ コンタクト、９ メタル配線、１０ ｎ−ｗｅｌｌ、１１ キャパシタ部、１２ ｎ＋拡散層、１３ コンタクト、１４ メタル配線、１５ 素子分離用のフィールド酸化膜、１６ 薄い酸化膜、Ｔｒ ＭＯＳトランジスタ、Ｄ ドレイン、Ｓ ソース、ＦＧ フローティングゲート、Ｃ１〜Ｃｎ カップリングキャパシタ、φ１〜φｎ デジタル信号入力端子、Ｖφ１〜Ｖφｎ デジタル入力信号の電圧、ＶＦＧ フローティングゲートの電圧、Ｒ、Ｒａ、Ｒｂ 負荷抵抗、４０１〜４０６ Ｉｄ−Ｖｄ特性、２０ ２層目のポリシリコン、３０ ゲート部、３１ ドレイン部、３２ ソース部、Ｔｒａ、Ｔｒｂ、Ｔｒａ２、Ｔｒｂ２、Ｔｒ２、２０３、２０５、２０６ ｎ型ＭＯＳトランジスタ、２０１、２０２ ｐ型ＭＯＳトランジスタ、１０１、１０３ カレントミラー型アンプ、２０４ インバータ、１００、１００ａ、１００ｂ デジタル−アナログ変換器、１０１ａ、１０１ｂ 初期値の書き込み及び消去が可能なデジタル−アナログ変換器、１０２、１０２ａ、１０２ｂ 基本ユニット

Claims (7)

1. 差動対をなす第一及び第二トランジスタを有する差動アンプと、
   一方の電極に第一デジタル信号のビット信号が印加されると共に他方の電極が前記第一トランジスタのゲートに共通接続された複数の第一キャパシタと、
   一方の電極に第二デジタル信号のビット信号が印加されると共に他方の電極が前記第二トランジスタのゲートに共通接続された複数の第二キャパシタと
   を備えた多数決回路。
2. 請求項１に記載の多数決回路において、
   前記第一トランジスタのゲートと前記第一キャパシタの他方の電極との間に、該第一キャパシタの他方の電極に現れる電圧を前記差動アンプの入力特性に適合した電圧に変換する第一電圧変換部と、
   前記第二トランジスタのゲートと前記第二キャパシタの他方の電極との間に、該第二キャパシタの他方の電極に現れる電圧を前記差動アンプの入力特性に適合した電圧に変換する第二電圧変換部と
   を更に備えたことを特徴とする多数決回路。
3. 請求項１又は２の何れかに記載の多数決回路において、
   前記第一トランジスタと第二トランジスタは、
   半導体基板の主表面に形成されたソース及びドレインと、
   前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、
   から構成され、
   複数の前記第一キャパシタと第二キャパシタは、
   互いに電気的に絶縁されて前記半導体基板の主表面にデジタル信号入力端子として形成された不純物領域からなる一方の電極と、
   前記不純物領域上に絶縁膜を介して前記一方の電極と対向するように前記ゲートと一体的に形成された他方の電極と
   から構成された事を特徴とする多数決回路。
4. 請求項１又は２の何れかに記載の多数決回路において、
   前記第一トランジスタと第二トランジスタは、
   半導体基板の主表面に形成されたソース及びドレインと、
   前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、
   から構成され、
   複数の前記第一キャパシタと第二キャパシタは、
   前記ゲート上に絶縁膜を介してデジタル信号入力端子として形成された一方の電極と、
   前記ゲートと一体的に形成された他方の電極と
   から構成された事を特徴とする多数決回路。
5. 請求項１又は２の何れかに記載の多数決回路において、
   前記第一キャパシタの前記他方の電極における電子量を調整する第一電子量調整部と、
   前記第二キャパシタの前記他方の電極における電子量を調整する第二電子量調整部と
   を更に備えたことを特徴とする多数決回路。
6. 請求項５に記載の多数決回路において、
   前記第一電子量調整部は、前記第一トランジスタとゲート同士が接続される第三トランジスタからなり、
   前記第二電子量調整部は、前記第二トランジスタとゲート同士が接続される第四トランジスタからなり、
   前記第一トランジスタと前記第二トランジスタは、
   半導体基板の主表面に形成された第一ソース及び第一ドレインと、
   前記第一ソースと前記第一ドレインとの間の前記主表面上に絶縁膜を介して形成された第一ゲートと、
   から構成され、
   前記第三トランジスタと前記第四トランジスタは、
   前記半導体基板の主表面に形成された第二ソース及び第二ドレインと、
   前記第二ソースと前記第二ドレインとの間の前記主表面上に絶縁膜を介して前記第一ゲートと一体的に形成された第二ゲートと、
   から構成され、
   複数の前記第一キャパシタと前記第二キャパシタは、
   互いに電気的に絶縁されて前記半導体基板の主表面にデジタル信号入力端子として形成された不純物領域からなる一方の電極と、
   前記不純物領域上に絶縁膜を介して前記一方の電極と対向するように前記第一及び第二ゲートと一体的に形成された他方の電極と、
   から構成される事を特徴とする多数決回路。
7. 請求項６に記載の多数決回路において、前記第三トランジスタと前記第四トランジスタは、
   初期値の書き込み時に、各々複数の前記デジタル信号入力端子のすべてには論理ハイレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第一の正電圧が印加され、
   初期値の消去時に、各々複数の前記デジタル信号入力端子のすべてには論理ローレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第二の正電圧が印加され、
   多数決判定時に、前記第二ソースと前記第二ドレインと前記第一ソースには接地電圧が印加され、前記第一ドレインには所定の第三の正電圧が印加され、前記デジタル信号入力端子には多数決判定すべきデジタル信号の各ビット信号が印加される事を特徴とする多数決回路。

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