CN103107797A - 多数判定电路 - Google Patents

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Abstract

本发明提供一种多数判定电路，包括：多数判定单元，所述多数判定单元被配置为将第一数据与第二数据进行比较，以判定所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特；以及偏移量施加单元，所述偏移量施加单元被配置为控制所述多数判定单元，使得在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等的情况下，如果偏移量为第一阶段中的第一设定值则所述多数判定单元判定所述第一数据有更多具有所述第一逻辑值的比特，而如果所述偏移量为第二阶段中的第二设定值则所述多数判定单元判定所述第二数据有更多具有所述第一逻辑值的比特。

Description

多数判定电路
相关申请的交叉引用
本申请要求于2011年11月9日提交的韩国专利申请No.10-2011-0116205的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种多数判定(majority decision)电路。
背景技术
多数判定电路将两个输入数据(具有1个比特或更多个比特数据的数字信号)进行比较以判定这两个输入数据中的任何一个是否有更多的具有特定逻辑值(例如，“1”或“0”)的比特。模拟多数判定电路或数字多数判定电路可以作为多数判定电路。
图1说明现有的模拟多数判定电路的配置。
如图1所示，模拟多数判定电路包括接收第一数据D1<0:3>的第一电流源110、接收第二数据D2<0:3>的第二电流源120、以及第一节点N1和第二节点N2，所述第一节点N1和第二节点N2每个都在节点处具有被确定作为各个第一数据D1<0:3>和第二数据D2<0:3>之中的逻辑值为“1”(或“0”)的比特数目的比较结果的电压。此外，模拟多数判定电路包括与公共节点COM连接的公共晶体管T_COM，所述公共晶体管T_COM由使能信号EN接通或关断。
第一电流源110响应于第一数据D1<0:3>来确定流入第一节点N1的电流量，其中，第一节点N1的电压通过在第一电阻R1中由电流而出现的电压降来确定。另外，第二电流源120响应于第二数据D2<0:3>来确定流入第二节点N2的电流量，其中第二节点N2的电压通过在第二电阻R2中由电流而生成的电压降来决定。根据一个例子，第一电流源110包括多个第一晶体管T1_0至T1_3，所述多个第一晶体管T1_0至T1_3每个都根据输入给其的在多个第一数据D1<0:3>之中的相应比特的逻辑值而接通/关断，第二电流源120包括多个第二晶体管T2_0至T2_3，所述多个第二晶体管T2_0至T2_3每个都根据输入给其的在多个第二数据D2<0:3>之中的相应比特的逻辑值而接通/关断。
模拟多数判定电路由使能信号EN激活或去激活。如果公共晶体管T_COM通过使能信号EN的激活(“高”)而接通，则分别由第一电流源110和第二电流源120经由公共节点COM而使电流流入第一节点N1和第二节点N2，因此模拟多数判定电路对输入的第一数据D1<0:3>和第二数据D2<0:3>执行多数判定操作。如果公共晶体管T_COM通过使能信号EN(“低”)的去激活而关断，则电流不流经公共节点COM，因此不会出现由第一电阻R1和第二电阻R2所引起的电压降。因此，模拟多数判定电路不执行多数判定操作。这里，多数判定操作是指判定输入数据D1<0:3>和D2<0:3>中的任何一个是否有更多的具有特定逻辑值的比特的操作。
图1所示的模拟多数判定电路的操作如下。
如果确定第一数据D1<0:3>之中具有逻辑值“1”的比特的数目大于第二数据D2<0:3>之中具有逻辑值“1”的比特的数目，则多个第一晶体管T1_0至T1_3之中接通的晶体管数目大于多个第二晶体管T2_0至T2_3之中接通的晶体管数目，从而流入第一节点N1的电流大于流入第二节点N2的电流。因此，与在第二电阻器R2中相比在第一电阻器R1中出现更大的电压降，从而第一节点N1的电压小于第二节点N2的电压。换言之，如果第一数据D1<0:3>之中具有逻辑“1”的比特数目大于第二数据D2<0:3>中具有逻辑“1”的比特数目，则第一节点N1的电压处于“低”电平而第二节点N2的电压处于“高”电平。另一方面，如果第二数据D2<0:3>之中具有逻辑值“1”的比特数目大于第一数据D1<0:3>之中具有逻辑值“1”的比特数目，则第一节点N1的电压处于“高”电平而第二节点N2的电压处于“低”电平。
这里，当使能信号EN为时钟信号时，模拟多数判定电路在时钟信号的“高”电平时段被激活(执行多数判定操作)，而在时钟信号的“低”电平时段被去激活(第一节点N1和第二节点N2都处于“高”电平)。
模拟多数判定电路能够在实现高速操作的同时减少晶体管数目、减小电路面积和降低功耗。然而，模拟多数判定电路不会输出如下信号，该信号指示在一个输入数据之中具有逻辑值“1”的比特数目与在另一个输入数据之中具有逻辑值“1”的比特数目相等的情况。
另一方面，数字多数判定电路使用两个加法器，所述两个加法器将第一数据D1<0:3>之中具有逻辑值“1”的比特数目相加并输出，以及将第二数据D2<0:3>之中具有逻辑值“1”的比特数目相加并输出。然后，数字多数判定电路使用比较器来对所述加法器输出的结果进行比较以判定多数。当所述加法器输出的结果相同时，比较器激活一信号，所述信号表示在一个输入数据之中具有逻辑值“1”的比特数目与在另一输入数据之中具有逻辑值“1”的比特数目相等。然而，加法器和比较器的实现是复杂的，并且要使用大量的晶体管，使得电路面积可能增加。
发明内容
本发明的一个实施例针对一种多数判定电路，所述多数判定电路能够在简化配置和减小面积的同时输出在两个输入数据的每个比特之中表示特定逻辑值的比特的数目的比较结果，并输出一信号，该信号表示在一个输入数据的每个比特之中表示特定逻辑值的比特的数目与在另一输入数据的每个比特之中表示特定逻辑值的比特的数目相等。
根据本发明的一个实施例，一种多数判定电路包括：多数判定单元，所述多数判定单元被配置为将第一数据与第二数据进行比较，以判定所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特；以及偏移量施加单元，所述偏移量施加单元被配置为控制所述多数判定单元，使得在所述第一数据之中具有所述第一逻辑值的比特数目与所述第二数据之中具有所述第一逻辑值的比特数目相等的情况下如果偏移量为在第一阶段中的第一设定值则所述多数判定单元判定，所述第一数据有更多具有所述第一逻辑值的比特，而如果所述偏移量为在第二阶段中的第二设定值则所述多数判定单元判定，所述第二数据有更多具有所述第一逻辑值的比特。
根据本发明的另一个实施例，一种多数判定电路包括：第一电阻性元件，所述第一电阻性元件与第一节点连接；第二电阻性元件，所述第二电阻性元件与第二节点连接；第一电流源，所述第一电流源被配置为向所述第一节点提供由所述第一数据确定的电流；第二电流源，所述第二电流源被配置为向所述第二节点提供由所述第二数据确定的电流；第一附加电流源，所述第一附加电流源被配置为：当偏移量在第一阶段中被设定为第一设定值时向所述第一节点提供附加电流；以及第二附加电流源，所述第二附加电流源被配置为：当所述偏移量在第二阶段中被设定为第二设定值时向所述第二节点提供附加电流。
根据本发明的另一个实施例，一种多数判定电路包括：第一多数判定单元，所述第一多数判定单元被配置为将第一数据与第二数据进行比较以输出关于所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特的判定结果，并在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时输出逻辑值；第二多数判定单元，所述第二多数判定单元被配置为将第一数据与第二数据进行比较以输出关于所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特的判定结果，并在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时输出与从所述第一多数判定单元输出的逻辑值反相的逻辑值；以及相等信号发生器，所述相等信号发生器被配置为在从所述第一多数判定单元输出的逻辑值与从所述第二多数判定单元输出的逻辑值不同时激活相等信号，所述相等信号表示所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等。
附图说明
图1是现有的模拟多数判定电路的配置图。
图2是根据本发明一个实施例的多数判定电路的配置图。
图3是用于描述图2的多数判定电路的操作的波形图。
图4是根据本发明另一实施例的多数判定电路的配置图。
图5是用于描述图4所示的多数判定电路的操作的波形图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
下文中，“低”电平是指逻辑值“0”，而“高”电平是指逻辑值“1”。对于每个信号，信号的激活电平和去激活电平可以改变为“高”电压电平或“低”电压电平，或者可以根据不同的设计需求而改变。而且，特定节点的电压处于“高”电平或处于“低”电平是指特定节点的电压所表示的逻辑值处于“高”电平或处于“低”电平。
图2是根据本发明实施例的多数判定电路的配置图。
如图2所示，多数判定电路包括多数判定单元210，所述多数判定单元210通过将第一数据D1<0:3>与第二数据D2<0:3>进行比较来判定具有更多带有第一逻辑值的比特的数据。当第一数据D1<0:3>之中具有第一逻辑值的比特的数目与第二数据D2<0:3>之中具有第一逻辑值的比特的数目相等时，偏移量施加单元220将多数判定单元210使能，以便如果偏移量OFF<0:1>为第一设定值则判定第一数据D1<0:3>具有更多带有第一逻辑值的比特，而如果偏移量OFF<0:1>为第二设定值则判定第二数据D2<0:3>具有更多带有第一逻辑值的比特。这里，偏移量OFF<0:1>在第一阶段被设定为第一设定值，而在第二阶段被设定为第二设定值。
这里，第一逻辑值可以是“1”(或“高”)或“0”(或“低”)。在下文，将描述第一逻辑值为“1”的情况。
参考图2将描述多数判定电路。将单独地描述输入至多数判定电路的在第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同和相同的情况。
(1)第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同的情况
当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同时，多数判定单元210在第一阶段中的多数判定结果与多数判定单元210在第二阶段中的多数判定结果相同。
多数判定单元210接收第一数据D1<0:3>和第二数据D2<0:3>以判定第一数据D1<0:3>和第二数据D2<0:2>中的任何数据是否具有更多为“1”的比特。根据多数判定单元210的多数判定结果来如下确定第一节点N1和第二节点N2的电压。如果第一数据D1<0:3>之中具有逻辑值“1”的比特的数目大于第二数据D2<0:3>之中具有逻辑值“1”的比特的数目，则第一节点N1的电压处于“低”电平而第二节点N2的电压处于“高”电平。另一方面，如果第二数据D2<0:3>之中具有逻辑值“1”的比特的数目大于第一数据D1<0:3>之中具有逻辑值“1”的比特的数目，则第一节点N1的电压处于“高”电平而第二节点N2的电压处于“低”电平。如果第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同，则与偏移量OFF<0:1>的值无关，偏移量施加单元220不影响多数判定单元210的判定(即，第一节点N1的电压和第二节点N2的电压)，原因如下所述。
根据一个实例，多数判定单元210包括与第一节点N2连接以引起电压降的第一电阻性元件R1、与第二节点N2连接以引起电压降的第二电阻性元件R2、使第一数据D1<0:3>所确定的正电流在第一节点N1处流动的第一电流源211、使第二数据D2<0:3>所确定的正电流在第二节点N2处流动的第二电流源212。这里，第一电阻性元件R1的电阻值可以与第二电阻性元件R2的电阻值相等。
第一电流源211可以包括多于一个的第一晶体管T1_0至T1_3(在图2中假设为4个)，所述第一晶体管T1_0至T1_3响应于第一数据的比特D1<0>至D1<3>而接通或关断，第二电流源212可以包括多于一个的第二晶体管T2_0至T2_3，所述第二晶体管T2_0至T2_3响应于第二数据的比特D2<0>至D2<3>而接通或关断。如果第一数据的比特D1<0>至D1<3>中的各个比特为“1”则每个第一晶体管T1_0至T1_3都接通，而如果第一数据的比特D1<0>至D1<3>中的各个比特为“0”则每个第一晶体管T1_0至T1_3都关断。如果第二数据的比特D2<0>至D2<3>中的各个比特为“1”则每个第二晶体管T2_0至T2_3都接通，而如果第二数据的比特D2<0>至D2<3>中的各个比特为“0”则每个第二晶体管T2_0至T2_3都关断。这里，当多于一个的晶体管接通时，从每个晶体管T1_0至T1_3和T2_0至T2_3流出的电流量可以相同。
因此，如果确定第一数据D1<0:3>之中具有逻辑值“1”的比特的数目大于第二数据D2<0:3>之中具有逻辑值“1”的比特的数目，则接通的第一晶体管T1_0至T1_3的数目大于接通的第二晶体管T2_0至T2_3的数目，使得在第一节点N1处流动的电流量大于在第二节点N2处流动的电流量。因此，由第一电阻性元件R1引起的电压降大于由第二电阻性元件R2引起的电压降，于是第一节点N1的电压处于“低”电平而第二节点N2的电压处于“高”电平。此外，在另一方面，如果第二数据D2<0:3>之中具有逻辑值“1”的比特的数目大于第一数据D1<0:3>之中具有逻辑值“1”的比特的数目，则第一节点N1的电压处于“高”电平，而第二节点N2的电压处于“低”电平。
偏移量施加单元220包括响应于为第一设定值(OFF<0>和OFF<1>分别为(1，0))或第二设定值(OFF<0>和OFF<1>分别为(0，1))的偏移量信号OFF<0:1>而接通或关断的第一偏置(offset)晶体管T1_OFF(响应于OFF<0>而接通/关断)和第二偏置晶体管T2_OFF(响应于OFF<1>而接通/或关断)。
这里，第一偏置晶体管T1_OFF接通时流动的电流量小于单个第一晶体管T1_0至T1_3或单个第二晶体管T2_0至T2_3接通时流动的电流量。此外，第二偏置晶体管T2_OFF接通时流动的电流量也小于单个第一晶体管T1_0至T1_3或单个第二晶体管T2_0至T2_3接通时流动的电流量。即，从第一偏置晶体管T1_OFF和第二偏置晶体管T2_OFF中的任何一个流出的电流小于从经晶体管T1_0至T1_3和T2_0至T2_3中的每个流出的电流(幅度小)。
因此，由于第一偏置晶体管T1_OFF或第二偏置晶体管T2_OFF出现的电压降小于由于单个第一晶体管T1_0至T1_3或单个第二晶体管T2_0至T2_3出现的电压降。结果是，当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同时，第一节点N1的电压和第二节点N1的电压所表示的逻辑值即使在偏移量OFF<0:1>的值改变时也不会改变(即，偏移量OFF<0:1>的值不影响多数判定单元210的判定)。
因此，当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同时，第一节点N1的电压和第二节点N2的电压所表示的逻辑值不会改变，而无论偏移量OFF<0:1>为第一阶段中的第一设定值还是偏移量OFF<0:1>为第二阶段中的第二设定值。例如，如果第一数据D1<0:3>之中具有逻辑值“1”的比特的数目大于第二数据D2<0:3>之中具有逻辑值“1”的比特的数目，则第一节点N1的电压在第一阶段和第二阶段中处于“低”电平而第二节点N2的电压处于“高”电平。
(2)第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等的情况。
当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等时，多数判定单元210在第一阶段中的多数判定结果与多数判定单元210在第二阶段中的多数判定结果不同。
从第一电流源211流至第一节点N1的电流量与从第二电流源212流至第二节点N2的电流量相同，并且因此，由于第一电流源211出现的电压降与由于第二电流源212出现的电压降相同。因此，在此情况下，由偏移量OFF<0:1>的值来确定第一节点N1和第二节点N2的电压。
如果偏移量OFF<0:1>是第一阶段中的第一设定值，即分别为1和0，则第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等，第一节点N1的电压处于“低”电平而第二节点N2的电压处于“高”电平。另一方面，如果偏移量OFF<0:1>为第二阶段中的第二设定值，即分别为0和1，则第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等，第一节点N1的电压处于“高”电平而第二节点N2处于“低”电平。
因此，当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等时，第一节点N1和第二节点N2的电压在第一阶段中所表示的逻辑值以及第一节点N1和第二节点N2在第二阶段中所表示的逻辑值每个都在偏移量OFF<0:1>为第一阶段中的第一设定值以及偏移量OFF<0:1>为第二阶段中的第二设定值时改变。在第一阶段中，第一节点N1的电压处于“低”电平而第二节点N2的电压处于“高”电平(在第一阶段，判定第一数据D1<0:3>具有比第二数据D2<0:3>具有逻辑值“1”的比特的数目更多的具有逻辑值“1”的比特的数目)，而在第二阶段中，第一节点N1的电压处于“高”电平而第二节点的电压处于“低”电平(在第二阶段，判定第二数据D2<0:3>具有比第一数据D1<0:3>具有逻辑值“1”的比特的数目更多的具有逻辑值“1”的比特的数目)。
根据本发明实施例的为模拟多数判定电路的多数判定电路可以容易地判定要进行比较的数据之中具有逻辑值“1”的比特的数目是否相等。
下文中，将参考图2描述根据本发明实施例的多数判定电路。
如图2所示，多数判定电路包括与第一节点N1连接以引起电压降的第一电阻性元件R1、与第二节点N2连接以引起电压降的第二电阻性元件R2、使第一数据D1<0:3>所确定的正电流在第一节点N1处流动的第一电流源211、使第二数据D2<0:3>所确定的正电流在第二节点N2处流动的第二电流源212、如果偏移量OFF<0:1>为第一设定值(OFF<0>和OFF<1>为(1，0))则使附加的电流在第一节点N1处流动的第一附加电流源T1_OFF、以及如果偏移量OFF<0:1>为第二设定值(OFF<0>和OFF<1>为(0，1))则使附加电流在第二节点N2处流动的第二附加电流源T2_OFF，其中，偏移量(OFF<0:1>)在第一阶段中被设定为第一设定值，而在第二阶段中被设定为第二设定值。在此配置中，第一附加电流源T1_OFF对应于前述偏移量施加单元220的第一偏置晶体管T1_OFF，第二附加电流源T2_OFF对应于前述偏移量施加单元220的第二偏置晶体管T2_OFF。
图2的多数判定电路还包括：公共节点COM，所述公共节点COM与第一电流源211、第二电流源212、第一附加电流源T1_OFF(第一偏置晶体管)、第二附加电流源T2_OFF(第二偏置晶体管)全部连接；以及公共电流源T_COM，所述公共电流源T_COM与公共节点COM相连并使电流在公共节点COM处流动。
公共电流源T_COM由使能信号EN激活或去激活，所述使能信号EN将多数判定电路激活或去激活。如果使能信号EN被激活(“高”)，则公共电流源T_COM使电流在公共节点COM流动，从而多数判定电路执行前述的多数判定操作(多数判定电路被激活)。另一方面，如果使能信号EN被去激活(“低”)，则公共电流源T_COM不使电流在公共节点COM流动。因此，由于电阻性元件R1和R2不引起电压降，第一节点N1和第二节点N2的电压处于“高”电平，多数判定电路不执行多数判定操作(多数判定电路被去激活)。
根据图2，晶体管T1_0至T1_3、T2_0至T2_3、T1_OFF、T2_OFF和公共晶体管T_COM每个都是NMOS晶体管，并且电阻性元件R1和R2、晶体管T1_0至T1_3、T2_0至T2_3、T1_OFF、T2_OFF和公共晶体管T_COM顺序地从电源VDD级连接至接地电源VSS级，但本发明并不局限于所公开的实施例。
晶体管T1_0至T1_3、T2_0至T2_3、T1_OFF、T2_OFF和T_COM中的至少一个可以是PMOS晶体管。在此情况下，PMOS晶体管响应于“0”(或“低”)而接通并有电流移动。在此情况下，第一节点N1和第二节点N2的电压可以由第一数据D1<0:1>之中具有逻辑值“0”的比特的数目以及在第二数据D2<0:1>中具有逻辑值“0”的比特的数目来确定(即，第一逻辑值可以是“0”)。
电阻性元件R1和R2、晶体管T1_0至T1_3、T2_0至T2_3、T1_OFF、T2_OFF和公共晶体管T_COM的连接顺序可以根据不同的设计需求而改变。例如，第一电阻性元件R1和晶体管T1_0至T1_3及T1_OFF的位置可以改变，并且第二电阻性元件R2和晶体管T2_0至T2_3及T2_OFF的位置可以改变(第一节点N1和第二节点N2的位置可以分别位于第一电阻性元件R1与晶体管T1_0至T1_3及T1_OFF之间，以及第二电阻性元件R2与晶体管T2_0至T2_3及T2_OFF之间)。第一节点N1和第二节点N1的电压取决于第一数据D1<0:3>之中具有逻辑值“1”的比特的数目和第二数据D2<0:3>之中具有逻辑值“1”的比特的数目。
而且，电阻性元件R1和R2以及公共晶体管T_COM的位置可以改变。在此情况下，公共节点COM以及第一节点N1和第二节点N2的位置也可以改变，并且第一节点N1和第二节点N2的电压取决于第一数据D1<0:3>之中具有逻辑值“1”的比特的数目和第二数据D2<0:3>之中具有逻辑值“1”的比特的数目。
图3是用于描述图2的多数判定电路的操作的波形图。
图3说明向图2的多数判定电路施加彼此具有相反相位的偏移量OFF<0:1>的每个比特OFF<0>和OFF<1>的时钟信号。即，施加至第一偏置晶体管T1OFF的栅极的信号OFF<0>和施加至第二偏置晶体管T2_OFF的栅极的信号OFF<1>是具有相同周期(或频率)和相反相位的时钟信号。在图2的描述中，前述的第一阶段对应于“OFF<0>”变为“高”而“OFF<1>”变为“低”的时段P1，而第二阶段对应于“OFF<0>”变为“低”而“OFF<1>”变为“高”的时段P2。
在第一数据D1<0:3>和第二数据D2<0:3>的波形图中所述的数字表示第一数据D1<0:3>之中具有逻辑值“1”的比特的数目以及在第二数据D2<0:3>之中具有逻辑值“1”的比特的数目。也就是说，在图3中，第一数据D1<0:3>之中具有逻辑值“1”的比特的数目在第一部分S1中为3个，在第二部分S2中为2个，在第三部分S3中为1个。此外，第二数据D2<0:3>之中具有逻辑值“1”的比特的数目在第一部分S1中为1个，在第二部分S1中为2个，在第三部分S3中为3个。
在第一部分S1和第三部分S3中，第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同，并且因此，偏移量OFF<0:1>的值不影响第一节点N1和第二节点N2的电压所表示的逻辑值。由于在第一部分S1中第一数据D1<0:3>之中具有逻辑值“1”的比特的数目大于第二数据D2<0:3>中具有逻辑值“1”的比特的数目，因此第一节点N1处于“低”电平而第二节点N2处于“高”电平。由于在第三部分S3中第二数据D2<0:3>之中具有逻辑值“1”的比特的数目大于在第一数据D1<0:3>之中具有逻辑值“1”的比特的数目，因此第一节点N1处于“高”电平而第二节点N2处于“低”电平。
由于在第二部分S2中第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与在第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等，因此第一节点N1和第二节点N2的电压由偏移量OFF<0:1>的值决定。因此。如图3所示，第一节点N1和第二节点N2在第一阶段中的电压以及第一节点N1和第二节点N2在第二阶段中的电压改变。
图4是根据本发明的另一实施例的多数判定电路的配置图。
如图4所示，多数判定电路包括第一多数判定单元410、第二多数判定单元420、以及相等信号发生器430，其中第一多数判定单元410将第一数据D1<0:3>与第二数据D2<0:3>进行比较，以输出具有更多带有第一逻辑值的比特的数据的判定结果，并且在第一数据D1<0:3>之中具有第一逻辑值的比特的数目与第二数据D2<0:3>之中具有第一逻辑值的比特的数目相等时输出第一逻辑值；第二多数判定单元420将第一数据D1<0:3>与第二数据D2<0:3>进行比较，以输出具有更多带有第一逻辑值的比特的数据的判定结果，并且在第一数据D1<0:3>之中具有第一逻辑值的比特的数目与第二数据D2<0:3>之中具有第一逻辑值的比特的数目相等时输出将第一逻辑值反相的第二逻辑值；相等信号发生器430在第一多数判定单元的输出OUT1的逻辑值与第二多数判定单元的输出OUT2的逻辑值不同时激活相等信号EQ，所述相等信号EQ表示第一数据D1<0:3>之中具有第一逻辑值的比特的数目与第二数据D2<0:3>之中具有第一逻辑值的比特的数目相等。这里，第一逻辑值可以是“1”(或“高”)或“0”(或“低”)。下文中，将描述第一逻辑值为“1”的情况。
也就是说，第一多数判定单元410将第一数据D1<0:3>与第二数据D2<0:3>进行比较，以判定第一数据D1<0:3>和第二数据D2<0:3>中的任何数据是否具有更多带有第一逻辑值的比特。当第一数据D1<0:3>中具有第一逻辑值的比特的数目与第二数据D2<0:3>中具有第一逻辑值的比特的数目相等时，判定第一数据D1<0:3>比第二数据D2<0:3>具有更多带有第一逻辑值的比特。第二多数判定单元420将第一数据D1<0:3>与第二数据D2<0:3>进行比较，以判定第一数据D1<0:3>和第二数据D2<0:3>中的任何数据是否具有更多带有第一逻辑值的比特。当第一数据D1<0:3>具有第一逻辑值的比特的数目与第二数据D2<0:3>中具有第一逻辑值的比特的数目相等时，判定第二数据D2<0:3>比第一数据D1<0:3>具有更多带有第一逻辑值的比特。相等信号发生器430在第一多数判定单元410的判定结果与第二多数判定单元420的判定结果不同时激活相等信号(EQ)，所述相等信号表示第一数据D1<0:3>中具有第一逻辑值的比特的数目与在第二数据D2<0:3>中具有第一逻辑值的比特的数目相等。
将参考图2和图4描述多数判定电路。将分别描述输入至多数判定电路的第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同或相等的情况。
第一多数判定单元410和第二多数判定单元420的配置每个都与图2的多数判定电路相同。即，图4的多数判定电路包括图2的两个多数判定电路。
第一多数判定电路410包括与第一节点N1连接以引起电压降的第一电阻性元件R1、与第二节点N2连接以引起电压降的第二电阻性元件R2、使第一数据D1<0:3>所确定的正电流在第一节点N1处流动的第一电流源211、使第二数据D2<0:3>所确定的正电流在第二节点N2处流动的第二电流源212、如果偏移量OFF<0:1>为第一设定值SET<0>(OFF<0>和OFF<1>为(1，0))则使附加电流在第一节点N1处流动的第一附加电流源T1_OFF、以及如果偏移量OFF<0:1>为第二设定值SET<1>(OFF<0>和OFF<1>为(0，1))则使附加电流在第二节点N2处流动的第二附加电流源T2_OFF，其中第二节点N2的电压的逻辑值被设定为OUT1而偏移量OFF<0:1>被设定为第一设定值SET1<0:1>。此外，第一多数判定单元410包括：第一公共节点COM，所述第一公共节点COM与第一电流源211、第二电流源212、第一附加电流源T1_OFF和第二附加电流源T2_OFF全部连接；以及第一公共电流源T_COM，所述第一公共电流源T_COM与第一公共节点COM连接以使电流在第一公共节点COM处流动(第一多数判定单元410的配置与图2的多数判定单元的配置相同，因此每个部件的附图标记将以图2中所使用的附图标记来表示)。
第二多数判定电路420包括：与第三节点N1连接以引起电压降的第三电阻性元件R1、与第四节点N2连接以引起电压降的第四电阻性元件R2、使第一数据D1<0:3>所确定的正电流在第三节点N1处流动的第三电流源211、使第二数据D2<0:3>所确定的正电流在第四节点N2处流动的第四电流源212、如果偏移量OFF<0:1>为第二设定值SET2<0:1>(OFF<0>和OFF<1>为(0，1))则使附加电流在第三节点N1处流动的第三附加电流源T1_OFF、以及如果偏移量OFF<0:1>为第二设定值SET2<0:1>(OFF<0>和OFF<1>为(0，1))则使附加电流在第四节点N2处流动的第四附加电流源T2_OFF，其中第四节点N2的电压的逻辑值被设定为OUT2而偏移量OFF<0:1>被设定为第二设定值SET2<0:1>。此外，第二多数判定单元420包括第二公共节点COM，所述第二公共节点COM与第三电流源211、第四电流源212、第三附加电流源T1_OFF、第四附加电流源T2_OFF全部连接；以及第二公共电流源T_COM，所述第二公共电流源T_COM与第二公共节点COM连接以在第二公共节点COM处流动电流(第二多数判定单元420的配置与图2的多数判定单元的配置相同，因此每个部件的附图标记将以图2中所使用的附图标记来表示)。
第一多数判定单元410和第二多数判定单元420的配置可以根据设计需求在图2的多数判定电路中变化。
这里，图4的第一多数判定单元410的输出OUT1成为多数判定电路的输出MAR(可以根据设计需求改变)。当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特数目不同时，第一多数判定单元的输出OUT1和第二多数判定单元的输出OUT2具有相同的值。然而，当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等时，第一多数判定单元的输出OUT1处于“高”电平，而第二多数判定单元420的输出OUT2处于“低”电平，使得它们具有不同的值。施加至第一多数判定单元410的偏移量OFF<0:1>被设定为第一设定值SET<0:1>，而施加至第二多数判定单元420的偏移量OFF<0:1>被设定为第二设定值SET2<0:2>，使得它们彼此不同。
因此，相等信号发生器430在第一多数判定单元的输出OUT1与第二多数判定单元的输出OUT2不同时激活相等信号EQ，所述相等信号EQ表示第一数据D1<0:3>之中具有逻辑值1的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等。在图4中，当第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等时，第一多数判定单元的输出OUT1处于“高”电平而第二多数判定单元的输出OUT2处于“低”电平，使得相等信号发生器430在第一多数判定单元的输出OUT1处于“高”电平而第二多数判定单元的输出OUT2处于“低”电平时将相等信号EQ激活(“高”)。
这里，第一设定值SET1<0:1>和第二设定值SET2<0:1>可以互换。在此情况下，相等信号发生器430可以在第一多数判定单元的输出OUT1处于“低”电平且第二多数判定单元的输出OUT2处于“高”电平时激活(“高”)。
根据本发明所述实施例的为模拟多数判定电路的多数判定电路可以根据相等信号EQ是否被激活而容易地判定要比较的数据之中具有逻辑值“1”的比特的数目是否相等。
图5是用于描述图4的多数判定电路的操作的波形图。
在图5中，以下将描述第一设定值SET1<0:1>(OFF<0>和OFF<1>为(1，0))施加于第一多数判定单元410的偏移量OFF<0:1>，第二设定值SET2<0:1>施加于第二多数判定单元420的偏移量OFF<0:1>(OFF<0>和OFF<1>为(0，1))的情况。
第一数据D1<0:3>和第二数据D2<0:3>的波形图中所描述的数字表示第一数据D1<0:3>之中具有逻辑值“1”的比特的数目和第二数据D2<0:3>之中具有逻辑值“1”的比特的数目。即，在图3中，第一数据D1<0:3>之中具有逻辑值“1”的比特的数目在第一部分S1中为3个，在第二部分S2中为2个，在第三部分S3中为1个。此外，第二数据D2<0:3>之中具有逻辑值“1”的比特的数目在第一部分S1中为1个，在第二部分S2中为2个，在第三部分S3中为3个。
在第一部分S1和第三部分S3中，第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同，并且因此，偏移量OFF<0:1>的值不影响第一多数判定单元和第二多数判定单元的输出OUT1和OUT2。由于在第一部分S1中第一数据D1<0:3>之中具有逻辑值“1”的比特的数目大于第二数据D2<0:3>中具有逻辑值“1”的比特的数目，因此第一多数判定单元和第二多数判定单元的输出OUT1和OUT2处于“高”电平。由于在第三部分S3中第二数据D2<0:3>之中具有逻辑值“1”的比特的数目大于第一数据D1<0:3>之中具有逻辑值“1”的比特的数目，因此第一多数判定单元和第二多数判定单元的输出OUT1和OUT2处于“低”电平。
由于在第二部分S2中第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等，因此第一多数判定单元和第二判定单元的输出OUT1和OUT2由偏移量OFF<0:1>的值确定。这里，由于第一判定单元410的偏移量OFF<0:1>被设定为第一设定值SET1<0:1>，因此第一多数判定单元的输出OUT1处于“高”电平，并且由于第二多数判定单元420的偏移量OFF<0:1>被设定为第二设定值SET2<0:1>，因此第二多数判定单元的输出OUT2处于“低”电平。
相等信号EQ在其中第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目不同的第一部分S1和第三部分S3中被去激活(“低”)，而在其中第一数据D1<0:3>之中具有逻辑值“1”的比特的数目与第二数据D2<0:3>之中具有逻辑值“1”的比特的数目相等的第二部分S2中被激活(“高”)。
如以上所述的，根据本发明的示例性实施例的多数判定电路可以在一个输入数据的每个比特之中表示特定逻辑值的比特的数目与另一输入数据的每个比特之中表示特定逻辑值的比特的数目相等时触发输出信号，或输出代表一个输入数据的每个比特之中表示特定逻辑值的比特的数目与另一输入数据的每个比特之中表示特定逻辑值的比特的数目相等的信号。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当理解的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下可以进行各种变化和修改。

Claims (18)

1.一种多数判定电路，包括：
多数判定单元，所述多数判定单元被配置为将第一数据与第二数据进行比较，以判定所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特；以及
偏移量施加单元，所述偏移量施加单元被配置为控制所述多数判定单元，使得在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等的情况下，如果偏移量为第一阶段中的第一设定值则所述多数判定单元判定所述第一数据有更多具有所述第一逻辑值的比特，而如果所述偏移量为第二阶段中的第二设定值则所述多数判定单元判定所述第二数据有更多具有所述第一逻辑值的比特。
2.如权利要求1所述的多数判定电路，其中，当所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时，所述多数判定单元在所述第一阶段中的多数判定结果与所述多数判定单元在所述第二阶段中的判定结果不同。
3.如权利要求1所述的多数判定电路，其中，所述偏移量施加单元被配置成，当所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目不同时，不影响所述多数判定单元的判定。
4.如权利要求1所述的多数判定电路，其中，所述多数判定单元包括：
第一电阻性元件，所述第一电阻性元件与第一节点连接；
第一电阻性元件，所述第二电阻性元件与第二节点连接；
第一电流源，所述第一电流源被配置为在所述第一节点处提供由所述第一数据确定的电流；以及
第二电流源，所述第二电流源被配置为向所述第二节点提供由所述第二数据确定的电流，
其中所述第一节点和所述第二节点每个的电压根据所述多数判定单元的判定结果来确定。
5.如权利要求4所述的多数判定电路，其中所述第一电流源包括多个第一晶体管，所述多个第一晶体管被配置为，每个第一晶体管响应于所述第一数据的相应比特而接通/关断，所述第二电流源包括多个第二晶体管，所述多个第二晶体管被配置为，每个第二晶体管响应于所述第二数据的相应比特而接通/关断。
6.如权利要求5所述的多数判定电路，其中，所述偏移量施加单元包括第一偏置晶体管和第二偏置晶体管，所述第一偏置晶体管和第二偏置晶体管被配置为每个响应于所述第一设定值或所述第二设定值而接通/关断。
7.如权利要求6所述的多数判定电路，其中，在所述第一偏置晶体管和所述第二偏置晶体管中的一个接通时流动的电流量比所述第一晶体管和所述第二晶体管中的一个接通时流动的电流量小。
8.一种多数判定电路，包括：
第一电阻性元件，所述第一电阻性元件与第一节点连接；
第二电阻性元件，所述第二电阻性元件与第二节点连接；
第一电流源，所述第一电流源被配置为向所述第一节点提供由所述第一数据确定的电流；
第二电流源，所述第二电流源被配置为向所述第二节点提供由所述第二数据确定的电流；
第一附加电流源，所述第一附加电流源被配置为，当偏移量被设定为第一阶段中的第一设定值时向所述第一节点提供附加电流；以及
第二附加电流源，所述第二附加电流源被配置为，当所述偏移量被设定为第二阶段中的第二设定值时向所述第二节点提供附加电流。
9.如权利要求8所述的多数判定电路，其中，当所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时，在所述第一阶段中由所述第一节点的电压表示的逻辑值和在所述第二阶段中由所述第一节点的电压表示的逻辑值改变，或者在所述第一阶段中由所述第二节点的电压表示的逻辑值和在所述第二阶段中由所述第二节点的电压表示的逻辑值改变。
10.如权利要求8所述的多数判定电路，还包括：
公共节点，所述公共节点与所述第一电流源、所述第二电流源、所述第一附加电流源、以及所述第二附加电流源连接；以及
公共电流源，所述公共电流源与所述公共节点连接，并被配置为向所述公共节点提供电流。
11.如权利要求8所述的多数判定电路，其中，所述第一电流源包括多个第一晶体管，所述多个第一晶体管每个响应于所述第一数据的相应比特而接通/关断，所述第二电流源包括多个第二晶体管，所述多个第二晶体管每个响应于所述第二数据的相应比特而接通/关断。
12.如权利要求11所述的多数判定电路，其中，流经所述第一附加电流源和所述第二附加电流源中的一个的电流量小于在所述第一晶体管和所述第二晶体管中的一个接通时流动的电流量。
13.一种多数判定电路，包括：
第一多数判定单元，所述第一多数判定单元被配置为将第一数据与第二数据进行比较以输出关于所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特的判定结果，并在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时输出逻辑值；
第二多数判定单元，所述第二多数判定单元被配置为将第一数据与第二数据进行比较以输出关于所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特的判定结果，并在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时输出与从所述第一多数判定单元输出的逻辑值反相的逻辑值；以及
相等信号发生器，所述相等信号发生器被配置为，在从所述第一多数判定单元输出的逻辑值与从所述第二多数判定单元输出的逻辑值不同时激活相等信号，所述相等信号表示所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等。
14.如权利要求13所述的多数判定电路，其中，所述第一多数判定单元包括：
第一电阻性元件，所述第一电阻性元件与第一节点连接；
第二电阻性元件，所述第二电阻性元件与第二节点连接；
第一电流源，所述第一电流源被配置为向所述第一节点提供由所述第一数据确定的电流；
第二电流源，所述第二电流源被配置为向所述第二节点提供由所述第二数据确定的电流；
第一附加电流源，所述第一附加电流源被配置为，当偏移量被设定为第一设定值时在所述第一节点处提供附加电流；以及
第二附加电流源，所述第二附加电流源被配置为，当所述偏移量被设定为第二设定值时在所述第二节点处提供附加电流，
其中，所述第二节点的电压被输出作为逻辑值。
15.如权利要求14所述的多数判定电路，其中，所述第一多数判定单元还包括：
第一公共节点，所述第一公共节点与所述第一电流源、所述第二电流源、所述第一附加电流源、以及所述第二附加电流源连接；以及
第一公共电流源，所述第一公共电流源与所述第一公共节点连接，并被配置为在所述第一公共节点处提供电流。
16.如权利要求15所述的多数判定电路，其中，所述第二多数判定单元包括：
第三电阻性元件，所述第三电阻性元件与第三节点连接；
第四电阻性元件，所述第四电阻性元件与第四节点连接；
第三电流源，所述第三电流源被配置为向所述第三节点提供由所述第一数据确定的电流；
第四电流源，所述第四电流源被配置为向所述第四节点提供由所述第二数据确定的电流；
第三附加电流源，所述第三附加电流源被配置为，当偏移量被设定为第一设定值时向所述第三节点提供附加电流；以及
第四附加电流源，所述第四附加电流源被配置为，当所述偏移量被设定为第二设定值时向所述第四节点提供附加电流，
其中，所述第四节点的电压被输出作为逻辑值。
17.如权利要求16所述的多数判定电路，其中，所述第二多数判定单元还包括：
第二公共节点，所述第二公共节点与所述第三电流源、所述第四电流源、所述第三附加电流源、以及所述第四附加电流源连接；以及
第二公共电流源，所述第二公共电流源与所述第二公共节点连接，并被配置为向所述第二公共节点提供电流。
18.一种多数判定电路，包括：
第一多数判定单元，所述第一多数判定单元被配置为将第一数据与第二数据进行比较以判定所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特，并在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时判定所述第一数据比所述第二数据相有更多具有所述第一逻辑值的比特；
第二多数判定单元，所述第二多数判定单元被配置为将第一数据与第二数据进行比较以判定所述第一数据和所述第二数据中的一个是否有更多具有第一逻辑值的比特，并在所述第一数据之中具有所述第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等时判定所述第一数据比所述第二数据有更多具有所述第一逻辑值的比特；以及
相等信号发生器，所述相等信号发生器被配置为，在所述第一多数判定单元的判定结果与所述第二多数判定单元的判定结果不同时激活相等信号，所述相等信号表示所述第一数据之中具有所述第一数据和所述第二数据的第一逻辑值的比特的数目与所述第二数据之中具有所述第一逻辑值的比特的数目相等。
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