JPH06181440A - 多数ビットの全一致検出回路 - Google Patents

Abstract

(57)【要約】 【目的】多数ビットの全一致回路において、多数ビット
の入力トランジスタ数の低減・レイアウト面積の低減・
機能未使用時の消費電力の低減を図る。 【構成】（ｎ＋１）個のＰＭＯＳトランジスタＱ１１〜
Ｑ１ｎ，Ｑ１Ｅ，と１個の負荷ＮＭＯＳトランジスタＱ
１Ｌとを電源・グランド間に直列に接続し、負荷ＮＭＯ
ＳトランジスタＱ１ＬのドレインとＰＭＯＳトランジス
タＱ１Ｅのドレインの接続点を出力とする全“０”検出
回路と、１個の負荷ＰＰＭＯＳトランジスタＱＤＬと
（ｎ＋１）個のＮＭＯＳトランジスタＱ２１〜Ｑ２ｎ，
Ｑ２Ｅとを電源・グランド間に直列に接続し、負荷ＰＭ
ＯＳトランジスタＱ２ＬのドレインとＮＭＯＳトランジ
スタＱ２Ｅのドレインの接続点を出力とする全“１”検
出回路とを有し、ｎ個のＰＭＯＳトランジスタＱ１１〜
Ｑ１ｎのゲートとｎ個のＮＭＯＳトランジスタのＱ２１
〜Ｑ２ｎのゲートをそれぞれ一致検出する信号に接続
し、制御信号および制御信号の反転信号を残りの各１個
のＰＭＯＳ／ＮＭＯＳトランジスタＱ１ＥおよびＮＭＯ
ＳトランジスタＱ２Ｅに接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多数ビットの全一致検出
回路に関し、特に半導体ランダムアクセスメモリの検査
に使用する多数ビットの全一致検出回路に関する。

【０００２】

【従来の技術】この種の多数ビットの全一致検出回路と
しての説明を簡単にするため４ビットの信号を有する全
一致検出回路を例として説明する。

【０００３】図７を参照すると、この全一致検出回路
は、４ビットの各信号（１，２，３，４）の全“１”検
出を行う４ビット入力のナンド回路ＮＡＮＤ３と、全
“０”検出を行う４ビット入力のノア回路ＮＯＲ１と、
ノア回路ＮＯＲ１の出力を反転させるインバータ回路Ｉ
ＮＶ２と、ナンド回路ＮＡＮＤ３とインバータ回路ＩＮ
Ｖ２のそれぞれの出力を入力とする２入力ナンド回路Ｎ
ＡＮＤ２とで構成される。その真理値表を表１に示す。

【０００４】

【表１】

【０００５】このＣＭＯＳ構造の４ビットの全一致検出
回路のレイアウトの一例の全体図を図８に、部分図を図
１７、図１８および図１９に示す。ドットで示す領域は
ポリシリコン層を表し左上りの斜線で示す領域は第１ア
ルミ配線層を表し、右上りの斜線で示す領域は第２アル
ミ配線層を表わす。

【０００６】ＣＭＯＳ構造４ビットの全一致検出回路の
結線は、まず図１７を参照すると、第１アルミ配線ＡＶ
ＤＤからコンタクトＣ１を経由してＰ型拡散領域Ｐ１に
接続され、ポリシリコンゲートＰＯＬＹ４、ＰＯＬＹ
３、ＰＯＬＹ２、およびＰＯＬＹ１を横切ってコンタク
トＣ５を経由してアルミ配線Ａ１に接続される。Ｐ型拡
散領域Ｐ１とポリシリコンゲートＰＯＬＹ４、ＰＯＬＹ
３、ＰＯＬＹ２およびＰＯＬＹ１との重なった部分にＰ
ＭＯＳトランジスタＱＰ４、ＱＰ３、ＱＰ２およびＱＰ
１が配置され第１アルミ配線ＡＧＮＤからコンタクトＣ
２を経由してＮ型拡散領域Ｎ１に接続され、ポリシリコ
ンゲートＰＯＬＹ４を横切りコンタクトＣ７を経由して
アルミ配線Ａ１に、同様にコンタクトＣ３からポリシリ
コンゲートＰＯＬＹ３を横切りコンタクトＣ７を経由し
てアルミ配線Ａ１に、コンタクトＣ３からポリシリコン
ゲートＰＯＬＹ２を横切りコンタクトＣ６を経由してア
ルミ配線Ａ１に、コンタクトＣ４からポリシリコンゲー
トＰＯＬＹ１を横切りコンタクトＣ６を経由してアルミ
配線Ａ１にそれぞれ接続される。Ｎ型拡散領域Ｎ１とポ
リシリコンゲートＰＯＬＹ４、ＰＯＬＹ３、ＰＯＬＹ２
およびＰＯＬＹ１との重なった部分に同様にＮＭＯＳト
ランジスタＱＮ４、ＱＮ３、ＱＮ２およびＱＮ１が配置
される。トランジスタ等価回路図で表現すると、図９の
ように４入力ＮＯＲとなる。

【０００７】次に図１９を併せて参照すると、第１アル
ミ配線ＡＧＮＤからコンタクトＣ８を経由してＮ型拡散
領域Ｎ１に接続され、ポリシリコンゲートＰＯＬＹ９、
ＰＯＬＹ１０、ＰＯＬＹ１１およびＰＯＬＹ１２を横切
ってコンタクトＣ９を経由してアルミ配線Ａ５に接続さ
れる。Ｎ型拡散領域Ｎ１とポリシリコンゲートＰＯＬＹ
９、ＰＯＬＹ１０、ＰＯＬＹ１１およびＰＯＬＹ１２と
の重なった部分にＮＭＯＳトランジスタＱＮ９、ＱＮ１
０、ＱＮ１１およびＱＮ１２が配置され、第１アルミ配
線ＡＶＤＤからコンタクトＣ１０を経由してＰ型拡散領
域Ｐ１に接続され、ポリシリコンゲートＰＯＬＹ９を横
切りコンタクトＣ１３を経由してアルミ配線Ａ５に、同
様にコンタクトＣ１１からポリシリコンゲートＰＯＬＹ
１０を横切りコンタクトＣ１３を経由してアルミ配線Ａ
５に、コンタクトＣ１１からポリシリコンゲートＰＯＬ
Ｙ１１を横切りコンタクトＣ１４を経由してアルミ配線
Ａ５に、コンタクトＣ１２からポリシリコンゲートＰＯ
ＬＹ１２を横切りコンタクトＣ１４を経由してアルミ配
線Ａ５にそれぞれ接続される。Ｐ型拡散領域Ｐ１とポリ
シリコンゲートＰＯＬＹ９、ＰＯＬＹ１０、ＰＯＬＹ１
１およびＰＯＬＹ１２との重なった部分に同様にＰＭＯ
ＳトランジスタＱＰ９、ＱＰ１０、ＱＰ１１およびＱＰ
１２が配置される。トランジスタ等価回路図で表現する
と、図１０のように４入力ＮＡＮＤとなる。

【０００８】さらに図１８を併せて参照すると、ＰＯＬ
Ｙ５とＰ型拡散領域Ｐ１との重なる部分にＰＭＯＳトラ
ンジスタＱＰ５およびＰＯＬＹ５とＮ型拡散領域Ｎ１と
の重なる部分にＮＭＯＳトランジスタＱＮ５が配置され
る。第１アルミ配線ＡＶＤＤからコンタクトＣ１→ＰＭ
ＯＳトランジスタＱＰ５→コンタクトＣ１６を経由して
第１アルミ配線Ａ２に接続され、第１アルミ配線ＡＧＮ
ＤからコンタクトＣ２→ＮＭＯＳトランジスタＱＮ５→
コンタクトＣ１７を経由して第１アルミ配線Ａ２に接続
され、第１アルミ配線ＡＧＮＤからコンタクトＣ２→Ｎ
ＭＯＳトランジスタＱＮ５→コンタクトＣ１７を経由し
て第１アルミ配線Ａ２に接続され、第１アルミ配線Ａ１
からコンタクトＣ１５を経由してポリシリコンゲートＰ
ＯＬＹ５に接続される。これは第１アルミ配線Ａ１の信
号に対してインバータ機能（論理反転機能）を有してい
ることになる。

【０００９】また、さらに、同様にポリシリコンゲート
ＰＯＬＹ７およびＰＯＬＹ８とＰ型拡散領域Ｐ１との重
なる部分にＰＭＯＳトランジスタＱＰ７およびＱＰ８が
配置され、ポリシリコンゲートＰＯＬＹ７およびＰＯＬ
Ｙ８とＮ型拡散領域Ｎ１との重なる部分にＮＭＯＳトラ
ンジスタＱＮ７およびＱＮ８が配置され、電源の第１ア
ルミ配線ＡＶＤＤからコンタクトＣ２０→ＰＭＯＳトラ
ンジスタＰＱ７→コンタクトＣ２２を経由して第１アル
ミ配線Ａ４に接続され、同じく電源の第１アルミ配線Ａ
ＶＤＤからコンタクトＣ１０→ＰＭＯＳトランジスタＱ
Ｐ７→コンタクトＣ２２を経由して第１アルミ配線Ａ４
に接続され、第１アルミ配線Ａ４からスルーホールＴ２
を経由して第２アルミ配線Ａ２０に接続され、グランド
の第１アルミ配線ＡＧＮＤからコンタクトＣ８→ＮＭＯ
ＳトランジスタＱＮ８およびＱＮ７→コンタクトＣ１９
を経由して第１アルミ配線Ａ３に接続され、第１アルミ
配線Ａ３からスルーホールＴ１を経由して第２アルミ配
線Ａ２０に接続され、第１アルミ配線Ａ２からコンタク
トＣ１８を経由してポリシリコンゲートＰＯＬＹ７に接
続され、第１アルミ配線Ａ５からコンタクトＣ２１を経
由してポリシリコンゲートＰＯＬＹ８に接続される。

【００１０】これにより、第１アルミ配線Ａ２と第１ア
ルミ配線Ａ５の信号に対して２入力ナンドの機能を有し
ていることになる。

【００１１】コンタクトＣ３０、Ｃ３１およびＣ３２
は、電源の第１アルミ配線ＡＶＤＤからポリシリコンゲ
ートＰＯＬＹＯＰ、ＰＯＬＹ６ＰおよびＰＯＬＹ１３Ｐ
に接続し、隣り合うＰＭＯＳトランジスタのソース・ド
レイン領域をＰＭＯＳトランジスタＱＰ０、ＱＰ６およ
びＱＰ１３で分離しており、同様に、コンタクトＣ３
３、Ｃ３４およびＣ３５は、グランドの第１アルミ配線
ＡＧＮＤからポリシリコンゲートＰＯＬＹＯＮ、ＰＯＬ
Ｙ６ＮおよびＰＯＬＹ１３Ｎに接続し、隣り合うＮＭＯ
Ｓトランジスタのソース・ドレイ領域をＮＭＯＳトラン
ジスタＱＮ０、ＱＮ６およびＱＮ１３で分離している。

【００１２】ポリシリコンゲートＰＯＬＹ１とＰＯＬＹ
１２とを、コンタクトＣ４１、第１アルミ配線Ａ１１お
よびコンタクトＣ４２で接続し、ポリシリコンゲートＰ
ＯＬＹ２とＰＯＬＹ１１とを、コンタクトＣ４３、第１
アルミ配線Ａ１２およびコンタクトＣ４４で接続し、ポ
リシリコンゲートＰＯＬＹ３とＰＯＬＹ１０とを、コン
タクトＣ４５、第１アルミ配線Ａ１３およびコンタクト
Ｃ４６とで接続し、ポリシリコンゲートＰＯＬＹ４とＰ
ＯＬＹ９とを、コンタクトＣ４７・第１アルミ配線Ａ１
４・コンタクトＣ４８で接続する。

【００１３】以上の説明から、図８に示す全一致検出回
路のレイアウト図は図７に示す回路図の機能を有してい
る。

【００１４】一般的に図８のレイアウトでは、第２アル
ミの配線格子間隔で横方向（ゲートに垂直の方向）は１
３ピッチを必要とする。４ビットではなくもっと多数
（ｎ）ビットになると、横方向の大きさは以下のように
表される。

【００１５】 ［横方向の大きさ］＝２×ｎ＋５ピッチ …（１） また、各ビットに接続されるＰＭＯＳ，ＮＭＯＳトラン
ジスタのゲート数はそれぞれ２個づつである。

【００１６】

【発明が解決しようとする課題】このように、上述した
従来の多数ビットの全一致検出回路では、全一致検出す
るビット数が大きくなるにつれて、それを実現するチッ
プ上での配置レイアウトに占める面積が大きくなり、チ
ップの歩留低下を招く問題を有していた。

【００１７】

【課題を解決するための手段】本発明の多数ビットの全
一致検出回路は、ｎビット（ｎは自然数）の全“０”検
出と全“１”検出手段を有する多数ビットの全一致検出
回路において、電源端子に直列に接続する（ｎ＋１）個
のＰＭＯＳトランジスタのうち前記電源端子側から１〜
ｎ番目のＰＭＯＳトランジスタのゲートのそれぞれにｎ
ビットの信号を各々接続し、前記電源端子側から（ｎ＋
１）番目のＰＭＯＳトランジスタのゲートに制御信号
（または、制御信号の反転信号）を接続し、前記（ｎ＋
１）番目のＰＭＯＳトランジスタのドレインとグランド
端子間にゲートに電源電位を印加するＮＭＯＳ負荷トラ
ンジスタを接続し、前記（ｎ＋１）番目ＰＭＯＳトラン
ジスタのドレインと前記ＮＭＯＳ負荷トランジスタのド
レインとの接続点からの信号を出力する全“０”検出回
路と、グランド端子に直列に接続する（ｎ＋１）個のＮ
ＭＯＳトランジスタのうち前記グランド端子側から１〜
ｎ番目のＮＭＯＳトランジスタのゲートのそれぞれに前
記ｎビットの信号を各々接続し、グランド端子側から
（ｎ＋１）番目ＮＭＯＳトランジスタには前記制御信号
の反転信号（または、制御信号）を接続し、前記（ｎ＋
１）番目のＮＭＯＳトランジスタのドレインと前記電源
端子間にゲートにグランド電位を印加するＰＭＯＳ負荷
トランジスタを接続し、前記（ｎ＋１）番目のＮＭＯＳ
トランジスタのドレインと前記ＰＭＯＳ負荷トランジス
タのドレインとの接続点からの信号を出力する全“１”
検出回路とを有する構成である。

【００１８】また、前記全“１”検出回路の出力および
前記全“０”検出回路の出力の反転信号をそれぞれ入力
とするＮＡＮＤ回路を有する構成とすることもできる。

【００１９】さらに、また、前記全“１”検出回路の出
力の反転信号および前記“０”検出回路の出力をそれぞ
れ入力とするＮＯＲ回路と、前記ＮＯＲ回路の出力を反
転するインバータ回路とを有する構成とすることもでき
る。

【００２０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２１】図１は、本発明の第１の実施例の多数ビッ
トの全一致検出回路回路図である。

【００２２】この実施例の多数ビットの全一致検出回路
は、電源から直列に接続された（ｎ＋１）個のＰＭＯＳ
トランジスタＱ１１〜Ｑ１ｎおよびＱ１ＥとＰＭＯＳト
ランジスタＱ１Ｅのドレインとグランド端子間に負荷と
してゲートに電源電位の印加されたＮＭＯＳトランジス
タＱ１Ｌで構成され、各々のＰＭＯＳトランジスタＱ１
１〜Ｑ１ｎおよびＱ１Ｅのゲートには多数ビットの信号
と制御信号（このときは“Ｌ”レベル時に機能動作す
る）とをそれぞれ接続し、ＰＭＯＳトランジスタＱ１Ｅ
のドレインとＮＭＯＳトランジスタＱ１Ｌのドレインの
接続点を出力Ｂとする構成である。出力Ｂの真理値表は
表２に示すようにノア機能になる。つまり、全“０”検
出回路となっている。

【００２３】

【表２】

【００２４】ただし、出力Ｂの“１”とは、トランジス
タＱ１１〜Ｑ１ｎ，Ｑ１Ｅのそれぞれのオン抵抗Ｒ１１
〜Ｒ１ｎ，Ｒ１Ｅの直列抵抗とトランジスタＱ１Ｌのオ
ン抵抗Ｒ１Ｌの比で決まる電圧のことであり、出力Ｂの
“０”とは、接地電位の値である。

【００２５】グランド端子から直列に接続された（ｎ＋
１）個のＮＭＯＳトランジスタＱ２１〜Ｑ２ｎおよびＱ
２ＥとＮＭＯＳトランジスタＱ２Ｅのドレインと電源端
子間に負荷としてゲートに接地電位の印加されたＰＭＯ
ＳトランジスタＱ２Ｌで構成され、各々のＮＭＯＳトラ
ンジスタＱ２１〜Ｑ２ｎおよびＱ２Ｅのゲートには多数
ビットの信号と制御信号をインバータ回路ＩＮＶ１で反
転した信号とをそれぞれ接続し、ＮＭＯＳトランジスタ
Ｑ２ＥのドレインとＰＭＯＳトランジスタＱ２Ｌのドレ
インの接続点を出力Ａとする構成である。出力Ａの真理
値表は表３に示すようにナンド機能になる。つまり、全
“１”検出回路となっている。

【００２６】

【表３】

【００２７】ただし、出力Ａの“０”とは、トランジス
タＱ２Ｌのオン抵抗Ｒ２ＬとトランジスタＱ２Ｅ，Ｑ２
１〜Ｑ２ｎのそれぞれのオン抵抗Ｒ２Ｅ，Ｒ２１〜Ｒ２
ｎの直列抵抗の比で決まる電圧のことであり、出力Ａの
“１”とは、電源電圧の値である。

【００２８】よって、出力ＢおよびＡの信号を使用する
インバータ回路ＩＮＶ０，ナンド回路ＮＡＮＤ１のしき
い値電圧との関係を満足しないと、正しく論理機能しな
いことになる。

【００２９】 ［出力Ａの“０”電圧］＜［ＮＡＮＤ１のしきい値電圧］ …（２） ［出力Ｂの“１”電圧］＜［ＩＮＶ０のしきい値電圧］ …（３） また、ＣＭＯＳインバータのしきい値電圧Ｖｔｈは、Ｐ
ＭＯＳトランジスタのしきい値ＶｔｐとベータβｐとＮ
ＭＯＳトランジスタのしきい値Ｖｔｈとベータβｎとで
以下のように表現される。

【００３０】

【００３１】一般的にＣＭＯＳは、Ｖｔｐ＝−Ｖｔｎ，
βｎ＝βｐと設計することが多く、このときは

【００３２】

【００３３】となる。また、ベータβは真空中での誘電
率をε₀ 、比誘電率をε₀ ｘ、キャリアの実効移動度μ
ｅｓｓ、ゲート酸化膜圧をＴｏｘ、ＭＯＳトランジスタ
のチャネル長をＬ，ＭＯＳトランジスタのチャネル幅Ｗ
を使って表わすと、

【００３４】

【００３５】となり、コンダクタンスｇｍはベータβ，
ゲートソース間電圧Ｖ_G ，トランジスタのしきい値電圧
Ｖｔで表わすと、

【００３６】

【００３７】であり、トランジスタのオン抵抗値はこの
逆数である。

【００３８】具体的には、インバータＩＮＶ０のしきい
値ＶｔｈをＶｔｈ＝Ｖｄｄ／２にするために、ＰＭＯＳ
のトランジスタのチャネル長Ｌｐとチャネル幅ＷｐとＮ
ＭＯＳのトランジスタのチャネル長Ｌｎとチャネル幅Ｗ
ｎとがそれぞれ１μｍ、１２μｍ、０．８μｍおよび８
μｍだったとすると、ナンドＮＡＮＤ１のしきい値は以
下のようになる。

【００３９】

【００４０】Ｖｔｐ＝−Ｖｔｎ，βｎ＝βｐのとき、９
式は以下のようになる。

【００４１】

【００４２】電源電圧Ｖｄｄ＝５Ｖ，Ｖｔｈ＝０．８Ｖ
と仮定すると、（１０）式は３．１５ＶとなりＶｄｄ／
２を越える。βｎ＝βｐの関係を（７）式に代入する
と、（１１）式が得られる。

【００４３】

【００４４】また、出力Ａの“０”の電圧は次式で表さ
れる。

【００４５】

【００４６】インバータのしきい値をＶｄｄ／２とする
とき、近似的にインバータのＰＭＯＳトランジスタのオ
ン抵抗ＲｏｐとＮＭＯＳトランジスタのオン抵抗Ｒｏｎ
はほぼ同一になり、（１２）式は以下のように近似され
る。なお、トランジスタのオン抵抗Ｒ２Ｅ，Ｒ２１，Ｒ
２２，…，Ｒ２ｎは同一チャネル長Ｌｎ，チャネル幅Ｗ
ｎであるとする。したがって出力Ａの“０”の電圧は、

【００４７】

【００４８】ここで、（２）式の関係を満たすようにオ
ン抵抗Ｒ１Ｌつまり負荷ＰＭＯＳトランジスタのチャネ
ル長Ｌｐ’およびチャネル幅Ｗｐ’を決めればよい。例
えば、Ｖｄｄ＝５Ｖ，Ｖｔｎ＝０．８Ｖ，Ｌｐ＝１μ
ｍ，Ｗｐ＝１２μｍ，Ｌｎ＝０．８μｍ，Ｗｎ＝８μ
ｍ，Ｌｐ’＝１μｍとすると、

【００４９】

【００５０】また、同様に出力Ｂの“１”の電圧は次式
で表される。

【００５１】

【００５２】インバータのしきい値をＶｄｄ／２とする
とき、近似的にインバータのＰＭＯＳトランジスタのオ
ン抵抗ＲｏｐとＮＭＯＳトランジスタのオン抵抗Ｒｏｎ
はほぼ同一になり、（１５）式は以下のように近似され
る。なお、トランジスタのオン抵抗Ｒ１Ｅ，Ｒ１１，Ｒ
１２，…，Ｒ１ｎは同一チャネル長およびチャネル幅Ｗ
ｎであるとする。

【００５３】

【００５４】ここで、（３）式の関係を満たすようにオ
ン抵抗Ｒ１Ｌつまり負荷ＮＭＯＳトランジスタのチャネ
ル長Ｌｎ’およびチャネル幅Ｗｎ’を決めればよい。具
体的には、Ｖｄｄ＝５Ｖ，Ｌｐ＝１μｍ，Ｗｐ＝１２μ
ｍ，Ｌｎ＝０．８μｍ，Ｗｎ＝８μｍ，Ｌｎ’＝１μｍ
とすると、

【００５５】

【００５６】となる。

【００５７】このようにして、各トランジスタのチャネ
ル長Ｌおよびチャネル幅Ｗを決めると、図１に示した回
路図の機能は動作するが、全“０”一致検出時および全
“１”一致検出時とも、ＤＣ的に貫通電流が回路に流れ
るので、全一致検出回路を動作させないときには制御信
号の電位を制御（図１ではハイレベル状態に）して、そ
の貫通電流を防ぐ。つまり、電力消費を抑える。

【００５８】次に、信号のビット数が４のときのレイア
ウトの全体を示す図４ならびにその一部分を示す図１
１，図１２および図１３を参照して、この実施例のチッ
プ上と配置レイアウトを説明する。

【００５９】まず図１１を参照すると、ポリシリコンゲ
ートＰＯＬＹ１を入力としたインバータ回路ＩＮＶ１
は、電源の第１アルミ配線ＡＶＤＤからコンタクトＣ６
１→ＰＭＯＳトランジスタＱＰ１→コンタクトＣ６２を
経由して第１アルミ配線ＡＧＮＤからコンタクトＣ６４
→ＮＭＯＳトランジスタＱＮ１→コンタクトＣ６３を経
由して第１アルミ配線Ａ３１に接続され、スルーホール
Ｔ２０を経由して第２アルミ配線Ａ５１に接続されてい
る。

【００６０】次に図１２を併せて参照すると、全“１”
検出回路は、電源の第１アルミ配線ＡＶＤＤからコンタ
クトＣ６７→ＰＭＯＳトランジスタＱＰ３→コンタクト
Ｃ６６を経由して第１アルミ配線Ａ３２に接続されグラ
ンドの第１アルミ配線ＡＧＮＤからコンタクトＣ６８→
ＮＭＯＳトランジスタＱＮ７，ＱＮ６，ＱＮ５，ＱＮ４
およびＱＮ３のそれぞれのゲートはポリシリコンＰＯＬ
Ｙ３Ｐ，ＰＯＬＹ７、ＰＯＬＹ６、ＰＯＬＹ５、ＰＯＬ
Ｙ４およびＰＯＬＹ１であり、ポリシリコンＰＯＬＹ３
Ｐは、コンタクトＣ８２→第１アルミ配線Ａ４２→スル
ーホールＴ２４→第２アルミ配線Ａ５２→スルーホール
Ｔ４１を経由してグランドの第１アルミ配線に接続され
ている。

【００６１】さらに、全“０”検出回路は、電源の第１
アルミ配線ＡＶＤＤからコンタクトＣ６７→ＰＭＯＳト
ランジスタＱＰ４、ＱＰ５、ＱＰ６、ＱＰ７およびＱＰ
８→コンタクトＣ７０を経由して第１アルミ配線Ａ３３
に接続され、グランドの第１アルミ配線ＡＶＮＤからコ
ンタクトＣ６８→ＮＭＯＳトランジスタＱＮ８→コンタ
クトＣ６９を経由して第１アルミ配線Ａ３３に接続さ
れ、ＰＭＯＳトランジスタＱＰ４、ＱＰ５、ＱＰ６、Ｑ
Ｐ７およびＱＰ８ならびにＮＭＯＳトランジスタＱＮ８
のそれぞれのゲートはポリシリコンＰＯＬＹ４、ＰＯＬ
Ｙ５、ＰＯＬＹ６、ＰＯＬＹ７、ＰＯＬＹ８Ｎであり、
ポリシリコンＰＯＬＹ８Ｎは、コンタクトＣ８３→第１
アルミ配線Ａ４４→スルーホールＴ２５→第２アルミ配
線Ａ５３→スルーホールＴ４０を経由して電源の第１ア
ルミ配線に接続されている。なお、ポリシリコンＰＯＬ
Ｙ８Ｐには、第２アルミ配線Ａ５１からスルーホールＴ
２１→第１アルミ配線Ａ４１→コンタクトＣ８１を経由
した信号が接続されており、ポリシリコンＰＯＬＹ１に
接続される信号は、制御信号（図１の反転Ｅｎ）であ
る。

【００６２】またさらに図１３を併せて参照すると、第
１アルミ配線Ａ３３の信号に対してインバータ機能（論
理反転機能）を有するインバータＩＮＶ０は電源の第１
アルミ配線からコンタクトＣ７３→ＰＭＯＳトランジス
タＱＰ１０→コンタクトＣ７１を経由して第１アルミ配
線Ａ３４に接続され、グランドの第１アルミ配線からコ
ンタクトＣ７４→ＮＭＯＳトランジスタＱＮ１０→コン
タクトＣ７２を経由して第１アルミ配線Ａ３４に接続さ
れ、第１アルミ配線Ａ３３からコンタクトＣ７８を経由
してポリシリコンゲートＰＯＬＹ１０に接続されてい
る。

【００６３】第１アルミ配線Ａ３４と第２アルミ配線Ａ
５４に対して、２入力ナンドの機能を有するナンド回路
ＮＡＮＤ１は、電源の第１アルミ配線からコンタクトＣ
７３→ＰＭＯＳトランジスタＱＰ１１→コンタクトＣ７
５を経由して第１アルミ配線Ａ３５に接続され、同じく
電源の第１アルミ配線からコンタクトＣ７５→ＰＭＯＳ
トランジスタＱＰ１２→コンタクトＣ７５を経由して第
１アルミ配線Ａ３５に接続され、グランドの第１アルミ
配線からコンタクトＣ７４→ＮＭＯＳトランジスタＱＮ
１１およびＱＮ１２→コンタクトＣ７７を経由して第１
アルミ配線Ａ３５に接続され、第１アルミ配線Ａ３５か
らスルーホールＴ１１を経由して第２アルミ配線Ａ５０
に接続されている。また、第１アルミ配線Ａ３４（イン
バータ回路ＩＮＶ０の出力）からコンタクトＣ７９を経
由してポリシリコンゲートＰＯＬＹ１１に接続され、第
２アルミ配線Ａ５４（全“１”検出部の出力）からスル
ーホールＴ２３→第１アルミ配線Ａ４３→コンタクトＣ
８４を経由してポリシリコンゲートＰＯＬＹ１２に接続
されている。

【００６４】コンタクトＣ５０、Ｃ５１、Ｃ５２および
Ｃ５３は、電源の第１アルミ配線ＡＶＤＤからポリシリ
コンゲートＰＯＬＹＯＰ、ＰＯＬＹ２Ｐ、ＰＯＬＹ９Ｐ
およびＰＯＬＹ１３Ｐに接続し、隣り合うＰＭＯＳトラ
ンジスタのソース・ドレイン領域をＰＭＯＳトランジス
タＱＰ０、ＱＰ２、ＱＰ９およびＱＰ１３で分離してお
り、同様に、コンタクトＣ５４、Ｃ５５、Ｃ５６および
Ｃ５７は、グランドの第１アルミ配線ＡＧＮＤからポリ
シリコンゲートＰＯＬＹＯＮ、ＰＯＬＹ２Ｎ、ＰＯＬＹ
９ＮおよびＰＯＬＹ１３Ｎに接続し、隣り合うＮＭＯＳ
トランジスタのソース・ドレイン領域をＮＭＯＳトラン
ジスタＱＮ０、ＱＮ２、ＱＮ９およびＱＮ１３で分離し
ている。

【００６５】また、（１４）式および（１７）式でｎ＝
４として求めたトランジスタのチャネル長Ｌｐ’および
Ｌｎ’ならびにチャネル幅Ｗｐ’およびＷｎ’を使用し
て、トランジスタＱＰ３、ＱＮ８をレイアウトしてい
る。このときの図４のレイアウトでは、第２アルミの配
線格子間隔で横方向（ゲートに垂直の方向）は１３ピッ
チを必要とする。４ビットではなくもっと多数ビットに
なると、横方向の大きさは以下のように表される。

【００６６】 ［横方向の大きさ］＝１×ｎ＋９ピッチ …（１８） また、各ビットに接続されるＰＭＯＳおよびＮＭＯＳト
ランジスタのゲート数はそれぞれ１個づつである。

【００６７】以上の説明のように従来の回路・レイアウ
トに比較して、横方向の大きさはｎ≧４で本発明のほう
が小さくでき、入力のトランジスタ数はｎに無関係に小
さくなる。

【００６８】図５は、本発明の第１の実施例の他のレイ
アウトを示す図である。図５は、図４に比較して、全
“０”検出回路および全“１”検出回路のトランジスタ
のＱＰ４、ＱＰ５、ＱＰ６、ＱＰ７およびＱＰ８ならび
にＱＮ３、ＱＮ４、ＱＮ５、ＱＮ６およびＱＮ７の配置
間隔をコンタクトがないことから、ポリシリコンの配線
間隔まで詰めることで、図４より横方向の大きさを小さ
くしている以外は、相対的に同一の配置である。

【００６９】図５に示すレイアウトでは、第２アルミの
配線格子間隔で横方向（ゲートに垂直の方向）は１３−
５／３ピッチを必要とする。４ビットではなくもっと多
数（ｎ）ビットになると、横方向の大きさは以下のよう
に表される。

【００７０】 ［横方向の大きさ］＝（４×ｎ＋２８）／３ピッチ …（１９） なお、５／３ピッチとはｎ＝４のときの図５のときのプ
ロセスでの値で、その小さくなる大きさＸは以下の式で
表現される。

【００７１】

【００７２】次に本発明の第２の実施例について説明す
る。

【００７３】図２は、本発明の第２の実施例の回路図で
ある。第２の実施例を示す図２は第１の実施例１の図１
に対して、全一致検出回路の動作／非動作の制御を行う
制御信号をアクティブハイ（ハイレベルで全一致検出動
作）にするように変更しただけなので、第１の実施例と
同様の動作をし、図示するに留め詳細な説明は省略す
る。

【００７４】図３は、本発明の第３の実施例の回路図で
ある。この実施例は、全“１”検出回路の出力Ａと全
“０”検出回路の出力Ｂとの論理の取り方をナンド回路
を使用せずにノア回路を使用するように変更しただけな
ので図示するに留め詳細な説明は省略する。

【００７５】図６は、本発明の第４実施例の回路図であ
る。この実施例は、制御信号Ｅｎを反転するインバータ
を外すように変更しただけなので、第１の実施例と同様
に説明でき説明は省略する。

【００７６】以上の実施例で全“１”検出回路と全
“０”検出回路に使用する負荷トランジスタＱ１Ｌ、お
よびＱ２Ｌのチャネル長Ｌｐ’およびＬｎ’ならびにチ
ャネル巾Ｗｐ’およびＷｎ’を可変して、次段の論理回
路のしきい値条件と合わせていたが、全“１”検出回路
と全“０”検出回路に使用する負荷トランジスタＱ１Ｌ
およびＱ２Ｌの各ディメンジョンは通常のものと同一と
して、次段の論理回路のしきい値を変更する方法でもよ
い。このときは、（１２）式、（１５）式で出力Ｂの
“１”電位、出力Ａの“０”電位を求め、（２）式、
（３）式の条件を満たすように、（９）式、（２１）式
からトランジスタのディメンジョンを決めることができ
る。

【００７７】

【００７８】

【発明の効果】以上説明したように、本発明の多数ビッ
トの全一致回路は、電源から直列に接続された（ｎ＋
１）個のＰＭＯＳトランジスタのゲートのうち電源端子
側から数えて１〜ｎ番目のＰＭＯＳトランジスタに多数
ビットの信号を各々接続し、電源端子側から数えて（ｎ
＋１）番目のＰＭＯＳトランジスタには制御信号を接続
し、更に電源端子側から数えて（ｎ＋１）番目のＰＭＯ
Ｓトランジスタのドレインとグランド間に負荷としてゲ
ートに電源電位の印加されたＮＭＯＳトランジスタを接
続し、（ｎ＋１）番目のＰＭＯＳトランジスタのドレイ
ンと負荷としてのＮＭＯＳトランジスタのドレインの接
続された信号を出力とする全“０”検出回路と、グラン
ド端子から直列に接続された（ｎ＋１）個のＮＭＯＳト
ランジスタのゲートのうちグランド側から数えて１〜ｎ
番目のＮＭＯＳトランジスタに多数ビットの信号を各々
接続し、グランド端子側から数えて（ｎ＋１）番目のＮ
ＭＯＳトランジスタには制御信号の反転信号を接続し、
更にグランド端子側から数えて（ｎ＋１）番目のＮＭＯ
Ｓトランジスタのドレインと電源間に負荷としてゲート
にグランド電位の印加されたＰＭＯＳトランジスタを接
続し、（ｎ＋１）番目のＮＭＯＳトランジスタのドレイ
ンと負荷としてのＰＭＯＳトランジスタのドレインの接
続された信号を出力とする全“１”検出回路とを有する
ことで、多数ビットの入力負荷トランジスタ数は４個か
ら２個に低減され、チップ上のレイアウト上の占有面積
もｎが大きくなっても相対的に小さく設け、また、回路
機能を使用しないときには制御信号で入力データによる
貫通電流の停止も可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の全一致回路の回路図で
ある。

【図２】本発明の第２の実施例の全一致回路の回路図で
ある。

【図３】本発明の第３の実施例の全一致回路の回路図で
ある。

【図４】図１に示す回路のレイアウトを示す図である。

【図５】図１の回路を実現する他のレイアウトを示す図
である。

【図６】本発明の第４の実施例の全一致回路の回路図で
ある。

【図７】従来の全一致回路の回路図である。

【図８】図７に示す回路を実現するレイアウトの例であ
る。

【図９】ノア回路とＣＭＯＳトランジスタ回路図との関
係を示す図である。

【図１０】ナンド回路とＣＭＯＳトランジスタ回路図と
の関係を示す図である。

【図１１】図４に示すレイアウトの一部分を示す図であ
る。

【図１２】図４に示すレイアウトの他の一部分を示す図
である。

【図１３】図４に示すレイアウトのさらに他の一部分を
示す図である。

【図１４】図５に示すレイアウトの一部分を示す図であ
る。

【図１５】図５に示すレイアウトの他の一部分を示す図
である。

【図１６】図５に示すレイアウトのさらに一部分を示す
図である。

【図１７】図８に示すレイアウトの一部分を示す図であ
る。

【図１８】図８に示すレイアウトの他の一部分を示す図
である。

【図１９】図８に示すレイアウトのさらに他の一部分を
示す図である。

【符号の説明】

ＡＧＮＤ グランドの第１アルミ配線 ＡＶＤＤ 電源の第１アルミ配線 Ａ２０，Ａ５０〜Ａ５４ 第２アルミ配線 Ｃ１〜Ｃ２２，Ｃ３０〜Ｃ３５，Ｃ４１〜Ｃ４８，Ｃ５
０〜Ｃ５７，Ｃ６１〜Ｃ７９，Ｃ８１〜Ｃ８４ コン
タクト（ホール） Ｔ１〜Ｔ２，Ｔ１１，Ｔ２０〜Ｔ２５，Ｔ４０〜Ｔ４１
スルーホール ＰＯＬＹ１〜ＰＯＬＹ１２，ＰＯＬＹ４’〜ＰＯＬＹ
７’，ＰＯＬＹＯＮ，ＰＯＬＹＯＰ，ＰＯＬＹ２Ｎ，Ｐ
ＯＬＹ２Ｐ，ＰＯＬＹ６Ｎ，ＰＯＬＹ６Ｐ，ＰＯＬＹ８
Ｎ，ＰＯＬＹ８Ｐ，ＰＯＬＹ９Ｎ，ＰＯＬＹ９Ｐ，ＰＯ
ＬＹ１３Ｎ，ＰＯＬＹ１３Ｐ，ＰＯＬＹ３Ｐ ポリシ
リコン（配線） ＱＰ０〜ＱＰ１３ ＰＭＯＳトランジスタ ＱＮ０〜ＱＮ１３ ＮＭＯＳトランジスタ Ｐ１，Ｐ２，Ｐ３ Ｐ型拡散領域 Ｎ１，Ｎ２，Ｎ３ Ｎ型拡散領域 ＩＮＶφ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，
ＩＮＶ５ インバータ回路 ＮＡＮＤ０，ＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３
ナンド回路 ＮＯＲ１，ＮＯＲ２ ノア回路 １，２，…，ｎ 多数ビットの入力信号 Ｅｎ 制御信号（アクティブハイ） 反転Ｅｎ 制御信号（アクティブロー） Ｑ１Ｅ，Ｑ２Ｌ，Ｑ１１〜Ｑ１ｎ ＰＭＯＳトランジ
スタ Ｑ２Ｅ，Ｑ１Ｌ，Ｑ２１〜Ｑ２ｎ ＮＭＯＳトランジ
スタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｎビット（ｎは自然数）の全“０”検出
   と全“１”検出手段を有する多数ビットの全一致検出回
   路において、電源端子に直列に接続する（ｎ＋１）個の
   ＰＭＯＳトランジスタのうち前記電源端子側から１〜ｎ
   番目のＰＭＯＳトランジスタのゲートのそれぞれにｎビ
   ットの信号を各々接続し、前記電源端子側から（ｎ＋
   １）番目のＰＭＯＳトランジスタのゲートに制御信号
   （または、制御信号の反転信号）を接続し、前記（ｎ＋
   １）番目のＰＭＯＳトランジスタのドレインとグランド
   端子間にゲートに電源電位を印加するＮＭＯＳ負荷トラ
   ンジスタを接続し、前記（ｎ＋１）番目ＰＭＯＳトラン
   ジスタのドレインと前記ＮＭＯＳ負荷トランジスタのド
   レインとの接続点からの信号を出力する全“０”検出回
   路と、前記グランド端子に直列に接続する（ｎ＋１）個
   のＮＭＯＳトランジスタのうち前記グランド端子側から
   １〜ｎ番目のＮＭＯＳトランジスタのゲートのそれぞれ
   に前記ｎビットの信号を各々接続し、前記グランド端子
   側から（ｎ＋１）番目ＮＭＯＳトランジスタには前記制
   御信号の反転信号（または、前記制御信号）を接続し、
   前記（ｎ＋１）番目のＮＭＯＳトランジスタのドレイン
   と前記電源端子間にゲートにグランド電位を印加するＰ
   ＭＯＳ負荷トランジスタを接続し、前記（ｎ＋１）番目
   のＮＭＯＳトランジスタのドレインと前記ＰＭＯＳ負荷
   トランジスタのドレインとの接続点からの信号を出力す
   る全“１”検出回路とを有する多数ビットの全一致検出
   回路。
2. 【請求項２】 前記全“１”検出回路の出力および前記
   全“０”検出回路の出力の反転信号をそれぞれ入力とす
   るＮＡＮＤ回路を有する請求項１記載の多数ビットの全
   一致検出回路。
3. 【請求項３】 前記全“１”検出回路の出力の反転信号
   および前記“０”検出回路の出力をそれぞれ入力とする
   ＮＯＲ回路と、前記ＮＯＲ回路の出力を反転するインバ
   ータ回路とを有する請求項１記載の多数ビットの全一致
   検出回路。