CN103138744A - 半导体装置 - Google Patents

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Abstract

本发明公开了一种半导体装置，半导体装置包括电源改变单元。电源改变单元被配置成接收使能信号和电源电压，根据使能信号产生第一电压或第二电压，根据电平信号改变第二电压的电压电平，以及供应第一电压或第二电压作为内部电路的驱动电压，其中内部电路接收第一输入信号以输出第二输入信号。

Description

半导体装置
相关申请的交叉引用
本申请要求2011年11月29日提交的韩国专利申请No.10-2011-0126141的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及半导体装置，尤其涉及半导体装置的电源电路。
背景技术
一般而言，半导体装置被供应有来自外部的电压以操作内部电路。然而，即使在降低半导体装置的功耗时，半导体装置仍然可以稳定操作内部电路，同时即使在半导体装置不操作的模式（例如省电模式）下，或者在半导体装置消耗低功率（例如当半导体装置在低频率下操作时）的情况下，半导体装置仍然被供应相同的供应电压以操作内部电路，因而发生不必要的电流消耗和泄泄漏电路。
因此，当半导体装置消耗低功率时，需要一种电源电路能通过改变电压来防止电流消耗和泄漏电路发生。
发明内容
在本发明的一个实施例中，一种半导体装置包括：电源改变单元，所述电源改变单元被配置成接收使能信号和电源电压；根据使能信号产生第一电压或第二电压；根据电平信号改变第二电压的电压电平；以及供应第一电压或第二电压作为内部电路的驱动电压，其中，内部电路接收第一输入信号以输出第二输入信号。
在本发明的另一个实施例中，一种半导体装置包括：电源改变单元，所述电源改变单元被配置成响应于使能信号或电平信号来改变电源电压，以产生电压电平与电源电压相同的第一电压或电压电平低于电源电压的第二电压；以及供应第一电压或第二电压作为内部电路的驱动电压，其中内部电路接收第一输入信号以输出第二输入信号，并且在内部电路中，第一输入信号在第一电压与接地电压之间或在第二电压与接地电压之间摆动。
附图说明
结合附图说明本发明的特征、方面和实施例，其中：
图1是根据本发明的一个实施例的电源电路的示意性框图；
图2A是根据本发明的一个实施例的电源改变单元的示意性框图；
图2B是根据本发明的一个实施例的摆幅电平调整单元的示意性框图；以及
图3是根据本发明的一个实施例的电源电路的详细电路图。
具体实施方式
下文将参照附图结合示例性实施例来说明根据本发明的实施例的半导体装置。
图1是根据本发明的一个实施例的电源电路的示意性框图。
参照图1，根据本发明的本实施例的电源电路可以被配置成包括电源改变单元100和摆幅电平调整单元300。
将参照图1描述电源电路的操作。电源改变单元100接收使能信号en和电平信号lv以产生第一电压v1和第二电压v2，以及将使能信号en反相的使能取反信号enb。
第一电压v1或第二电压v2被供应给内部电路200作为内部电路200的驱动电压。内部电路200接收第一输入信号in1以产生第二输入信号in2。
摆幅电平调整单元300接收使能信号en和使能取反信号enb以调整第二输入信号in2的摆幅电平，由此产生输出信号out。
在用于判定功率模式的装置中，在判定一般电压模式时，使能信号en输出为高电平，而在判定相对低于一般电压模式的低电压模式时，使能信号en输出为低电平。使能信号en可以是在半导体装置中所使用的命令信号，诸如激活信号act。
一般半导体装置具有用于停止外围电路的操作的省电模式，以降低在待机状态下所消耗的不必要的功率消耗。根据本发明的实施例，省电模式可以是低电压模式。
当使能信号en选中低电压模式时，电平信号lv是在低电压模式下判定电压电平的信号。
作为判定电压电平的信号的电平信号lv可在例如时间数字转换器（time to digitalconverter，TDC）装置中判定且输出。TDC装置是一般用于测量信号的频率的装置。
一般而言，TDC装置接收半导体装置中所使用的时钟。TDC装置产生与输入时钟的频率相对应的码值。当码值是预定频率或更高的频率时，TDC装置判定信号是高频率的。如果TDC装置判定信号是高频率的，则电平信号lv的逻辑电平输出为低电平。当码值是预定频率或更低的频率时，TDC装置判定信号是低频率的。如果TDC装置判定信号是低频率的，则电平信号lv的逻辑电平输出为高电平。
TDC装置即使在一般电压模式下，仍然输出电平信号lv。然而，当使能信号en为高电平时，根据本发明的实施例的电源改变单元100不根据电平信号lv产生低电压模式的电压；而使能信号en为低电平时，根据电平信号lv而产生低电压模式的电压。
例如，使能信号en在判定功率模式的装置中输出为低电平。在此情况下，功率模式变成省电模式。省电模式包括自我刷新模式。当省电模式为自我刷新模式时，半导体装置一般以频率比半导体中所使用的内部时钟的频率更低的内部时钟操作。一般而言，如果TDC装置基于半导体装置中所使用的内部时钟判定出码值是预定频率或更低的频率，则TDC装置判定信号是低频率的，使得TDC装置输出电平信号lv的逻辑电平为高电平。
例如，当使能信号en为低电平时，在本发明的实施例中，通过根据电平信号lv改变电压电平而输出第一电压v1。
使能取反信号enb是将使能信号en的逻辑电平反相的信号。
更具体而言，电源改变单元100在使能信号en输入为高电平时产生第一电压v1，且供应所产生的第一电压v1给内部电路200。电源改变单元100在使能信号输入为低电平时，根据电平信号lv改变电压且供应第二电压v2给内部电路200。
第二电压v2低于第一电压v1。
第一电压v1或第二电压v2被供应给内部电路200，并且内部电路200使用所供应的第一电压v1或所供应的第二电压v2作为其驱动电压。内部电路200接收第一输入信号in1以输出第二输入信号in2，并使用第一电压v1或第二电压v2作为驱动电压。
内部电路200可以是通过使用半导体装置内的电源电压而被驱动的电路。
调整摆幅电平调整单元300，使得第二输入信号in2可以在接地电压与电源电压Vdd之间操作，并且摆幅电平调整单元300判定第二输入信号的摆幅宽度以将输出信号out输出。
图2A是根据本发明的一个实施例的电源改变单元100的示意性框图。
参照图2A，根据本发明的一个实施例的电源改变单元100可以被配置成包括第一电源单元110和第二电源单元120。
第一电源单元110接收使能信号en以产生第一电压v1。第二电源单元120接收使能信号en和电平信号lv以产生第二电压v2和使能取反信号enb。
具体地，第一电源单元110在使能信号en的逻辑电平为高电平时产生第一电压v1，而在使能信号en的逻辑电平为低电平时不产生第一电压v1。
当使能信号en的逻辑电平为高电平时，第二电源单元120产生使能取反信号enb，不产生第二电压v2。当使能信号en的逻辑电平为低电平时，第二电源单元120根据电平信号lv产生第二电压v2并且产生使能取反信号enb。
更具体而言，当使能信号en的逻辑电平为低电平且电平信号lv的逻辑电平输入为低电平时，第二电源单元120产生比第一电压v1低预定电压的第二电压v2的电压。即，如果第一电压v1被设定为Vdd且预定电压被设定为Vtn，则第二电压v2变成Vdd-Vtn。此外，当使能信号en的逻辑电平为低电平且电平信号lv的逻辑电平输入为高电平时，第二电源单元120产生比第一电压v1低两倍预定电压的第二电压v2的电压。在此情况下，第二电压v2变成Vdd-2*Vtn。
图2B是根据本发明的一个实施例的摆幅电平调整单元300的示意性框图。
参照图2B，根据本发明的实施例的摆幅电平调整单元300包括摆幅电压发生器310和CMOS反相器单元320。
摆幅电压发生器310可以被配置成包括第一摆幅电压发生器311、第二摆幅电压发生器312和运算器313。
CMOS反相器单元320接收从内部电路200产生的第二输入信号in2以将第二输入信号in2反相，由此将输出信号out输出。
运算器313接收使能信号en和输出信号out，并对所接收的使能信号en和输出信号out进行逻辑运算以产生开关信号s1。
第一摆幅电压发生器311根据开关信号s1产生第三电压v3。
第二摆幅电压发生器312根据使能取反信号enb产生第三电压v3。
因此，第三电压v3是从第一摆幅电压发生器311或第二摆幅电压发生器312产生的电压。
CMOS反相器单元320使用第三电压v3作为驱动电压，以调整第二输入信号in2的摆幅电平。
图3是根据本发明的一个实施例的电源电路的详细电路图。
参照图3，根据本发明的实施例的电源电路可以被配置成包括电源改变单元100和摆幅电平调整单元300。
电源改变单元100包括第一电源单元110和第二电源单元120。具体地，电源改变单元100可以被配置成包括第一至第三PMOS晶体管p1、p2及p3，第一至第三NMOS晶体管n1、n2及n3，以及第一反相器iv1。
从电源改变单元100供应第一电压v1或第二电压v2给内部电路200作为驱动电压。内部电路200接收第一输入信号in1以产生第二输入信号in2。
具体地，摆幅电平调整单元300包括第四至第五PMOS晶体管p4和p5、第四至第五NMOS晶体管n4和n5、以及第一或非门nor1。
第一至第五NMOS晶体管n1、n2、n3、n4及n5的阈值电压（以下为“Vtn”）相同。
第一电源单元110包括第一反相器iv1和第三PMOS晶体管p3。第一电源单元110将使能信号en输入至第一反相器iv1。第一反相器iv1将使能信号en反相，并将反相的使能信号en输入至第三PMOS晶体管p3的栅极。第三PMOS晶体管p3的栅极接收反相的使能信号en，且其源极被供应有电压Vdd，使得第三PMOS晶体管p3的漏极产生第二电压v2。因此，当第三PMOS晶体管p3导通时，第一电压v1具有与输入电源电压Vdd相同的电压电平。当输入至第一电源单元110的使能信号en为低电平时，使能信号en的逻辑电平在第一反相器iv1中被反相，且使能信号en以高电平被输入至第三PMOS晶体管p3的栅极，使得第三PMOS晶体管p3不操作。当输入第一电源单元110的使能信号en为高电平时，使能信号en的逻辑电平在第一反相器iv1中被反相，且使能信号en以低电平输入至第三PMOS晶体管p3的栅极，使得第三PMOS晶体管p3的漏极产生第一电压v1。
第二电源单元120包括第一至第二PMOS晶体管p1和p2、以及第一至第三NMOS晶体管n1、n2及n3。第一PMOS晶体管p1的栅极被供应有电平信号lv。第一PMOS晶体管p1的源极与第二节点node2连接，且第一PMOS晶体管p1的漏极与第一节点node1连接。第一NMOS晶体管n1的栅极和漏极与第二节点node2连接，且第一NMOS晶体管n1的源极与第一节点node1连接。因此，第二节点node2与第一PMOS晶体管p1的源极和第一NMOS晶体管n1的栅极和漏极连接。第二节点node2被供应有电源电压Vdd。
第二PMOS晶体管p2的栅极被供应有使能信号en。第二PMOS晶体管的源极与第一节点node1连接，且其漏极与第三节点node3连接。第二NMOS晶体管n2的栅极被供应有使能信号en。第二NMOS晶体管n2的漏极与第三节点node3连接，且第二NMOS晶体管的源极与接地电压源Vss连接。因此，第二PMOS晶体管p2和第二NMOS晶体管n2被输入使能信号en，并输出反相的使能信号en至第三节点node3，其中反相的使能信号en为使能取反信号enb。因此，第一PMOS晶体管p1的漏极和第一NMOS晶体管n1的源极与第一节点node1连接。
第三NMOS晶体管n3的栅极与第三节点连接，且其漏极被供应有电源电压Vdd，使得第三NMOS晶体管n3的源极产生第二电压v2。
首先，当第一PMOS晶体管p1的栅极被供应有低电平的电平信号lv时，第一PMOS晶体管p1被驱动。在此情况下，第一NMOS晶体管n1的栅极和漏极被供应有电源电压Vdd，使得从第一NMOS晶体管n1的源极产生的电压被阻断，且第一节点node1产生从第一PMOS晶体管p1的漏极供应的电压。因此，第一节点node1的电压与电源电压Vdd相同。
当使能信号en以低电平输入第二电源单元120时，第二PMOS晶体管p2的栅极通过被供应使能信号en而被驱动，而第二NMOS晶体管n2未被驱动。因此，与第一节点node1相同的电压输出至第三节点node3。因此，第三节点node3的电压与电源电压Vdd相同。
第三NMOS晶体管n3的栅极与第三节点node3连接，且其漏极被供应有电源电压Vdd，使得第三NMOS晶体管n3的源极输出第二电压v2。
在此情况下，由于第三节点node3的电压是电源电压Vdd，因此从第三NMOS晶体管n3的源极输出的第二电压v2比电源电压Vdd降低第三NMOS晶体管n3的阈值电压值Vtn，并随后输出第二电压v2。即，第二电压v2的值变成电源电压Vdd-阈值电压Vtn。
然而，当使能信号en以高电平输入第二电源单元120时，第二PMOS晶体管p2未被驱动，而仅第二NMOS晶体管n2被驱动，使得低电平的使能取反信号enb输出至第三节点node3。因此，在此情况下，不输出第二电压v2。
接着，当第一PMOS晶体管p1的栅极被供应有高电平的电平信号lv时，第一PMOS晶体管p1未被驱动。在此情况下，第一NMOS晶体管n1的栅极和漏极被供应有电源电压Vdd，使得从第一NMOS晶体管n1的源极产生的电压被供应给第一节点node1。因此，第一节点node1的电压比电源电压Vdd降低第一NMOS晶体管n1的阈值电压值Vtn，并随后被输出。即，第一节点node1的电压变成电源电压Vdd-阈值电压Vtn。
当使能信号en以低电平输入第二电源单元120时，第二PMOS晶体管p2的栅极通过被供应使能信号en而被驱动，而第二NMOS晶体管n2未被驱动。因此，与第一节点node1相同的电压输出至第三节点node3。第三节点node3的电压比电源电压Vdd降低第一NMOS晶体管n1的阈值电压值Vtn，并随后被输出。即，第三节点node3的电压变成电源电压Vdd-阈值电压Vtn。
第三NMOS晶体管n3的栅极与第三节点node3连接，且其漏极被供应有电源电压Vdd，使得第三NMOS晶体管n3的源极输出第二电压v2。
在此情况下，由于第三节点node3的电压为电源电压Vdd-阈值电压Vtn，因此从第三NMOS晶体管n3的源极输出的第二电压v2比“电源电压Vdd-阈值电压Vtn”降低第三NMOS晶体管n3的阈值电压值Vtn，并随后被输出。即，第二电压v2的值变成电源电压Vdd-2*阈值电压2*Vtn。
然而，当使能信号en以高电平输入第二电源单元120时，第二PMOS晶体管p2未被驱动，而仅第二NMOS晶体管n2被驱动，因此低电平的使能取反信号enb输出至第三节点node3。因此，在此情况下，不输出第二电压v2。
从电源改变单元100供应第一电压v1或第二电压v2给内部电路200作为驱动电压。内部电路200接收第一输入信号in1以产生第二输入信号in2。
摆幅电平调整单元300包括摆幅电压发生器310和CMOS反相器单元320。
摆幅电压发生器310可以被配置成包括第一摆幅电压发生器311、第二摆幅电压发生器312及运算器313。
具体地，摆幅电平调整单元300包括第四至第五PMOS晶体管p4和p5、第四至第五NMOS晶体管n4和n5、以及第一或非门nor1。
第一摆幅电压发生器311包括第四PMOS晶体管p4。第四PMOS晶体管p4的栅极被供应有从运算器313输出的开关信号s1，其漏极与第四节点node4连接，以及其源极被供应有电源电压Vdd。
第三电压v3与第四节点node4的电压相同。
第二摆幅电压发生器312包括第四PMOS晶体管n4。第四NMOS晶体管n4的栅极与第三节点node3连接，其源极与第四节点node4连接，且其漏极被供应有电源电压Vdd。
CMOS反相器单元320包括第五PMOS晶体管p5和第五NMOS晶体管n5。
第五PMOS晶体管p5的栅极被供应有第二输入信号in2，其源极与第四节点node4连接，且其漏极与第五节点node5连接。
第五NMOS晶体管n5的栅极被供应有第二输入信号in2，其漏极与第五节点node5连接，且其源极与接地电压源连接。
即，第五PMOS晶体管p5和第五NMOS晶体管n5被供应有第二输入信号in2，并将第二输入信号in2反相，且随后输出反相的第二输入信号in2至第五节点node5。
运算器313对从第五节点node5输出的输出信号out和使能信号en进行逻辑运算以产生开关信号s1。开关信号s1被输入至第四PMOS晶体管p4的栅极。
运算器313由第一或非门nor1配置。
将参照图3说明摆幅电平调整单元300的操作。
首先说明摆幅电平调整单元300在使能信号en的逻辑电平为高电平时的操作。
当使能信号en的逻辑电平为高电平时，从第三节点node3输出的信号是使能取反信号enb，使得使能取反信号enb的逻辑电平为低电平。
第四NMOS晶体管n4的栅极与第三节点node3连接，因而被供应有低电平的使能取反信号enb，使得第四NMOS晶体管n4未被驱动。
当运算器313被供应有高电平的使能信号en时，不论第五节点node5的输出信号out的逻辑电平如何，运算器313输出低电平的信号。
第五节点node5的信号变成输出信号out。
第四PMOS晶体管p4被供应有低电平的逻辑信号，并随后被驱动以在第四节点node4产生电压。在此情况下，在第四节点node4处产生的电压与供应给第四PMOS晶体管p4的源极的电源电压Vdd相同。即，第四节点node4的电压与电源电压Vdd相同。
接下来，将说明使能信号en的逻辑电平为低电平且第二输入信号in2的逻辑电平为高电平的情况。
当第二输入信号in2的逻辑电平为高电平时，CMOS反相器单元320的第五PMOS晶体管p5不导通，而仅第五NMOS晶体管n5导通。因此，当第二输入信号in2的逻辑电平为高电平时，第五节点node5的输出会输出具有接地电压Vss的电平的低电平信号，而不论第四节点node4的电压如何。
接下来，将说明使能信号en的逻辑电平为低电平且第二输入信号in2的逻辑电平为低电平的情况。
当使能信号en的逻辑电平为低电平时，从第三节点node3输出的使能取反信号enb的逻辑电平为高电平。
第二输入信号in2被输入第五PMOS晶体管p5和第五NMOS晶体管n5，因而反相的信号被输出至第五节点node5。在此情况下，当第二输入信号in2为低电平时，第五节点node5的输出信号out为高电平。
当运算器313被供应有低电平的使能信号en和高电平的第五节点node5的输出信号out时，运算器313输出低电平的开关信号s1。因此，第四PMOS晶体管p4被供应有低电平的开关信号s1以在第四节点node4产生电压。在此情况下，在第四节点node4产生的电压与电源电压Vdd即供应给第四PMOS晶体管p4的源极的电压相同。即，第四节点node4的电压与电源电压Vdd相同。
然而，第四NMOS晶体管n4的栅极与第三节点node3连接，因而被供应有高电平的使能信号enb，但与第四NMOS晶体管n4的源极连接的第四节点node4的电压为电源电压Vdd，因而并未超过第四NMOS晶体管n4的阈值电压Vtn，使得第四NMOS晶体管n4未导通。
换言之，当使能信号en的逻辑电平为高电平时，摆幅电平调整单元300使第二输入信号in2在电源电压Vdd与接地电压Vss之间摆动。
此外，当使能信号en的逻辑电平为低电平且第二输入信号in2为高电平时，摆幅电平调整单元300输出接地电压Vss的电平的输出信号out，而不论第四节点node4的电压如何。
接下来，当使能信号en的逻辑电平为低电平且第二输入信号in2为低电平时，摆幅电平调整单元300输出具有电源电压Vdd的电平的高电平的输出信号out。
一般而言，摆幅电平调整单元300接收第二输入信号in2以输出在电源电压Vdd与接地电压Vss之间摆动的信号。
虽然以上已经描述了某些实施例，但本领域技术人员可以理解，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限制本文描述的装置。而是，应当仅根据结合以上说明和附图的所附权利要求来理解本文描述的装置。

Claims (39)

1.一种半导体装置，包括：
电源改变单元，所述电源改变单元被配置成接收使能信号和电源电压，根据所述使能信号产生第一电压或第二电压，根据电平信号改变所述第二电压的电压电平，以及供应所述第一电压或所述第二电压作为内部电路的驱动电压，其中所述内部电路接收第一输入信号以输出第二输入信号。
2.如权利要求1项所述的半导体装置，还包括摆幅电平调整单元，所述摆幅电平调整单元被配置成根据所述使能信号调整所述第二输入信号的摆幅电平以将输出信号输出。
3.如权利要求2所述的半导体装置，其中，所述第二电压具有低于所述第一电压的电压电平。
4.如权利要求2所述的半导体装置，其中，所述电源改变单元包括：
第一电源单元，所述第一电源单元被配置成根据所述使能信号接收所述电源电压，并产生所述第一电压；以及
第二电源单元，所述第二电源单元被配置成根据所述使能信号和所述电平信号接收所述电源电压，并产生所述第二电压。
5.如权利要求4所述的半导体装置，其中，所述第二电压具有低于所述第一电压的电压电平。
6.如权利要求4所述的半导体装置，其中，所述第一电源单元根据所述使能信号产生所述第一电压。
7.如权利要求6所述的半导体装置，其中，所述第一电源单元产生电压电平与所述电源电压相同的所述第一电压。
8.如权利要求4所述的半导体装置，其中，所述第二电源单元根据所述使能信号产生所述第二电压。
9.如权利要求8所述的半导体装置，其中，当所述电平信号的逻辑电平为低电平时，所述第二电源单元产生比所述电源电压降低预定电压的电压。
10.如权利要求9所述的半导体装置，其中，所述预定电压是NMOS晶体管的阈值电压。
11.如权利要求9所述的半导体装置，其中，所述第二电源单元根据所述电平信号产生比所述电源电压降低预定电压的电压。
12.如权利要求11所述的半导体装置，其中，所述预定电压是所述NMOS晶体管的阈值电压的两倍。
13.如权利要求2所述的半导体装置，其中，所述摆幅电平调整单元包括：
CMOS反相器单元，所述CMOS反相器单元被配置成将所述第二输入信号反相以产生输出信号；以及
摆幅电压发生器，所述摆幅电压发生器被配置成根据所述使能信号和所述输出信号接收所述电源电压，并供应第三电压作为所述CMOS反相器单元的驱动电压。
14.如权利要求13所述的半导体装置，其中，所述摆幅电压发生器包括：
运算器，所述运算器被配置成对所述使能信号和所述输出信号进行逻辑运算以产生开关信号；
第一摆幅电压发生器，所述第一摆幅电压发生器被配置成根据所述开关信号产生所述第三电压；以及
第二摆幅电压发生器，所述第二摆幅电压发生器被配置成根据反相所述使能信号的使能取反信号产生所述第三电压。
15.如权利要求14所述的半导体装置，其中，所述摆幅电压发生器根据所述使能信号产生与所述电源电压相同的第三电压。
16.如权利要求14所述的半导体装置，其中，所述运算器根据所述使能信号产生低电平的开关信号，而不论所述输出信号的逻辑电平如何。
17.如权利要求14所述的半导体装置，其中，所述第一摆幅电压发生器根据所述开关信号产生与所述电源电压相同的第三电压。
18.如权利要求14所述的半导体装置，其中，所述摆幅电压发生器根据所述使能信号和所述第二输入信号产生与所述第二电压相同的第三电压。
19.如权利要求14所述的半导体装置，其中，所述摆幅电压发生器根据所述使能信号和所述第二输入信号产生与所述电源电压相同的第三电压。
20.如权利要求14所述的半导体装置，其中，所述第二摆幅电压发生器根据所述使能取反信号和所述第二输入信号产生与所述电源电压相同的第三电压。
21.如权利要求2所述的半导体装置，其中，所述摆幅电平调整单元根据所述使能信号被调整，使得所述第二输入信号的摆幅电平处于所述电源电压与接地电压之间。
22.如权利要求2所述的半导体装置，其中，所述摆幅电平调整单元对所述使能信号和所述第二输入信号进行逻辑运算，并根据所述使能信号确定所述第二输入信号的摆幅电平。
23.如权利要求2所述的半导体装置，其中，所述摆幅电平调整单元根据响应所述使能信号的所述第二输入信号的逻辑电平来确定所述第二输入信号的摆幅电平。
24.一种半导体装置，包括：
电源改变单元，所述电源改变单元被配置成响应于使能信号或电平信号来改变电源电压，以产生与所述电源电压相同的第一电压或电压电平低于所述电源电压的第二电压，并供应所述第一电压或所述第二电压作为内部电路的驱动电压，其中，所述内部电路接收第一输入信号以输出第二输入信号以及使所述内部电路中的所述第一输入信号在所述第一电压与接地电压之间摆动或在所述第二电压与所述接地电压之间摆动。
25.如权利要求24所述的半导体装置，还包括：摆幅电平调整单元，所述摆幅电平调整单元接收所述第二输入信号，并响应于所述使能信号输出在所述电源电压与所述接地电压之间摆动的信号。
26.如权利要求25所述的半导体装置，其中，所述电源改变单元包括：
第一电源单元，所述第一电源单元被配置成根据所述使能信号接收所述电源电压，并产生所述第一电压；以及
第二电源单元，所述第二电源单元被配置成根据所述使能信号和所述电平信号接收所述电源电压，并产生所述第二电压。
27.如权利要求26所述的半导体装置，其中，当所述使能信号的逻辑电平是高电平时，所述第一电源单元产生所述第一电压。
28.如权利要求26所述的半导体装置，其中，当所述使能信号的逻辑电平是低电平时，所述第二电源单元产生所述第二电压。
29.如权利要求28所述的半导体装置，其中，当所述电平信号的逻辑电平是低电平时，所述第二电源单元产生比所述电源电压降低预定电压的电压。
30.如权利要求29所述的半导体装置，其中，所述预定电压是NMOS晶体管的阈值电压。
31.如权利要求29所述的半导体装置，其中，当所述电平信号的逻辑电平是高电平时，所述第二电源单元产生比所述电源电压降低预定电压的电压。
32.如权利要求31所述的半导体装置，其中，所述预定电压是所述NMOS晶体管的阈值电压的两倍。
33.如权利要求25所述的半导体装置，其中，所述摆幅电平调整单元包括：
CMOS反相器单元，所述CMOS反相器单元被配置成将所述第二输入信号反相以产生输出信号；以及
摆幅电压发生器，所述摆幅电压发生器被配置成根据所述使能信号和所述输出信号接收所述电源电压，并供应第三电压作为所述CMOS反相器单元的驱动电压。
34.如权利要求33所述的半导体装置，其中，所述摆幅电压发生器包括：
运算器，所述运算器被配置成对所述使能信号和所述输出信号进行逻辑运算以产生开关信号；
第一摆幅电压发生器，所述第一摆幅电压发生器被配置成根据所述开关信号产生所述第三电压；以及
第二摆幅电压发生器，所述第二摆幅电压发生器被配置成根据反相所述使能信号的使能取反信号而产生所述第三电压。
35.如权利要求34所述的半导体装置，其中，所述运算器是或非门。
36.如权利要求33所述的半导体装置，其中，当所述使能信号的逻辑电平是高电平时，所述摆幅电压发生器产生与所述电源电压相同的第三电压。
37.如权利要求33所述的半导体装置，其中，当所述使能信号的逻辑电平是低电平且所述第二输入信号的逻辑电平是低电平时，所述摆幅电压发生器产生与所述电源电压相同的第三电压。
38.如权利要求33所述的半导体装置，其中，当所述使能信号的逻辑电平是低电平且所述第二输入信号的逻辑电平是高电平时，所述摆幅电压发生器产生与所述第二电压相同的第三电压。
39.如权利要求38所述的半导体装置，其中，所述输出信号的高电平是电源电压电平且所述输出信号的低电平是接地电压电平。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111243634A (zh) * 2018-11-29 2020-06-05 爱思开海力士有限公司 电力控制电路和包括该电力控制电路的半导体装置
CN113345483A (zh) * 2020-02-18 2021-09-03 华邦电子股份有限公司 半导体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281808B2 (en) * 2013-03-08 2016-03-08 Microchip Technology Incorporated Variable voltage level translator
KR20150064404A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151620A (en) * 1991-03-25 1992-09-29 Industrial Technology Research Institute CMOS input buffer with low power consumption
JPH11214526A (ja) * 1998-01-21 1999-08-06 Mitsubishi Electric Corp 半導体回路装置
US6946901B2 (en) * 2001-05-22 2005-09-20 The Regents Of The University Of California Low-power high-performance integrated circuit and related methods
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4020680B2 (ja) * 2002-04-12 2007-12-12 株式会社ルネサステクノロジ 半導体集積回路
JP2006203801A (ja) * 2005-01-24 2006-08-03 Fujitsu Ltd バッファ回路及び集積回路
US20070069807A1 (en) * 2005-09-23 2007-03-29 Intel Corporation Voltage regulation having varying reference during operation
US7292061B2 (en) 2005-09-30 2007-11-06 Masaid Technologies Incorporated Semiconductor integrated circuit having current leakage reduction scheme
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US7855574B2 (en) * 2006-10-10 2010-12-21 Altera Corporation Programmable multiple supply regions with switched pass gate level converters
US7825720B2 (en) * 2009-02-18 2010-11-02 Freescale Semiconductor, Inc. Circuit for a low power mode
US7800407B1 (en) * 2009-06-26 2010-09-21 Intel Corporation Multiple voltage mode pre-charging and selective level shifting
JP5486967B2 (ja) * 2010-03-12 2014-05-07 株式会社日立製作所 情報処理装置
KR20120090513A (ko) * 2011-02-08 2012-08-17 삼성전자주식회사 파워 게이팅 반도체 회로 및 이를 포함하는 반도체 장치
JP5209083B2 (ja) * 2011-05-12 2013-06-12 ウィンボンド エレクトロニクス コーポレーション 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111243634A (zh) * 2018-11-29 2020-06-05 爱思开海力士有限公司 电力控制电路和包括该电力控制电路的半导体装置
CN111243634B (zh) * 2018-11-29 2023-04-28 爱思开海力士有限公司 电力控制电路和包括该电力控制电路的半导体装置
CN113345483A (zh) * 2020-02-18 2021-09-03 华邦电子股份有限公司 半导体装置
CN113345483B (zh) * 2020-02-18 2024-03-26 华邦电子股份有限公司 半导体装置

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