KR20150064404A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20150064404A
KR20150064404A KR1020130149073A KR20130149073A KR20150064404A KR 20150064404 A KR20150064404 A KR 20150064404A KR 1020130149073 A KR1020130149073 A KR 1020130149073A KR 20130149073 A KR20130149073 A KR 20130149073A KR 20150064404 A KR20150064404 A KR 20150064404A
Authority
KR
South Korea
Prior art keywords
signal
response
control signal
current
unit
Prior art date
Application number
KR1020130149073A
Other languages
English (en)
Inventor
이현우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130149073A priority Critical patent/KR20150064404A/ko
Priority to US14/190,372 priority patent/US9160335B2/en
Publication of KR20150064404A publication Critical patent/KR20150064404A/ko
Priority to US14/847,285 priority patent/US10128844B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
    • H03K19/09436—Source coupled field-effect logic [SCFL]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Power Sources (AREA)

Abstract

본 기술의 일 실시예에 의한 반도체 장치는 상보 입력신호가 입력되며, 파워다운 모드 신호에 응답하여 전류모드 로직(Current Mode Logic; CML) 영역에서 스윙하는 차동 출력신호 및 제 1 제어신호를 출력하는 모드 제어 회로, 차동 출력신호를 제공받으며 파워다운 모드시 동작이 지속되는 제 1 회로부 및 차동 출력신호를 제공받으며 파워다운 모드시 제 1 제어신호에 응답하여 동작이 차단되는 제 2 회로부를 포함할 수 있다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 집적 회로 장치에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치에서는 다양한 주파수를 갖는 신호가 이용되며, 클럭 신호와 같이 고주파수를 갖는 신호는 전류모드로직(Current Mode Logic; CML) 회로를 이용하여 생성 및 분배된다.
CML 회로란 기 설정된 범위의 전위 레벨 영역인 CML 영역에서 최고 전위 레벨과 최저 전위 레벨 사이를 예정된 주파수로 스윙하는 신호를 출력하는 회로이다.
한편, 반도체 장치는 낮은 소비 전력으로 동작할 것이 요구되고 있으며, 저전력 회로 설계기법 중 하나로 클럭 게이팅(Clock gating) 방식을 들 수 있다. 이는 반도체 장치의 모드에 따라 클럭 신호의 발생을 차단하는 방식으로, 불필요한 전력 소모를 차단하기 위해 고안되었다. 하지만, 반도체 장치는 파워다운(Power Down) 모드시도 클럭 신호를 지속적으로 사용하는 회로부가 존재하기 때문에, 파워다운 모드시 클럭 게이팅 방식을 적용할 수는 없다.
도 1은 일반적인 반도체 장치의 구성도이다.
도 1을 참조하면, 반도체 장치(1)는 CML 회로부(11), 제 1 회로부(12), 제 2 회로부(13) 및 제어신호 생성부(14)를 포함할 수 있다.
CML 회로부(11)는 동작 인에이블 신호(EN)와 상보 입력신호(IN, INB)에 응답하여 CML 영역에서 스윙하는 차동 출력신호(OUT/OUTB)를 생성하여 제 1 회로부(12) 및 제 2 회로부(13)로 제공한다.
제 1 회로부(12)는 CML 회로부(11)의 차동 출력신호(OUT/OUTB)에 응답하여 기 설계된 동작을 수행한다. 특히, 제 1 회로부(12)는 파워다운 모드에서도 동작이 지속되어 CML 회로부의 출력 신호를 공급받는 회로부일 수 있다.
제 2 회로부(13)는 CML 회로부(11)의 차동 출력신호(OUT/OUTB)에 응답하여 기 설계된 동작을 수행한다. 제 2 회로부(13)는 파워다운 모드시 동작이 차단되는 회로부일 수 있다. 따라서 제 2 회로부(13)는 파워다운 모드시 CML 회로부(11)의 차동 출력신호(OUT/OUTB)를 필요로 하지 않는다.
제어신호 생성부(14)는 동작 인에이블 신호(EN)와 파워다운 모드 신호(PWDN)에 응답하여 파워다운 인에이블 신호(PD)를 생성한다. 제어신호 생성부(14)는 예를 들어 도 2와 같이 구성할 수 있다.
도 2에 도시한 제어신호 생성부(14)는 동작 인에이블 신호(EN)와 파워다운 모드 신호(PWDN)의 반전 신호의 조합에 따라, 두 입력 신호 중 어느 하나라도 인에이블되면 하이 레벨의 파워다운 인에이블 신호(PD)를 생성하는 소자(L11)를 포함한다. 따라서, 제 2 회로부(13)는 파워다운 모드시 파워다운 인에이블 신호(PD)에 의해 동작을 정지할 수 있다.
이와 같이, 파워다운 모드시 제 2 회로부(13)는 동작을 차단할 수 있지만, CML 회로부(11)의 차동 출력신호(OUT/OUTB)를 계속 필요로 하는 제 1 회로부(12)가 존재하므로 CML 회로부(11) 또한 파워다운 모드에서 계속 동작해야만 한다.
CML 회로부(11)는 작은 스윙 레벨을 가지며, 노이즈에 대한 특성이 우수하고 설계가 용이하다는 등의 이점이 있다.
하지만, 입력 신호의 주파수와 상관 없이 일정한 전류가 소모된다. 따라서 파워다운 모드에서도 노멀 모드와 마찬가지로 항상 동일한 양의 전류가 소모될 수 밖에 없다.
본 발명의 실시예는 파워다운 모드시 저전력 동작이 가능한 반도체 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 상보 입력신호가 입력되며, 파워다운 모드 신호에 응답하여 전류모드 로직(Current Mode Logic; CML) 영역에서 스윙하는 차동 출력신호 및 제 1 제어신호를 출력하는 모드 제어 회로; 상기 차동 출력신호를 제공받으며 파워다운 모드시 동작이 지속되는 제 1 회로부; 및 상기 차동 출력신호를 제공받으며 파워다운 모드시 상기 제 1 제어신호에 응답하여 동작이 차단되는 제 2 회로부;를 포함할 수 있다.
다른 관점에서, 본 기술의 다른 실시예에 의한 반도체 장치는 동작 인에이블 신호 및 파워다운 모드 신호에 응답하여 제 1 제어신호 및 제 2 제어신호를 출력하는 제어신호 생성부; 및 제 1 입력신호 및 제 2 입력 신호를 포함하는 상보 입력신호가 입력되며, 상기 동작 인에이블 신호 및 상기 제 2 제어신호에 응답하여 전류모드 로직(Current Mode Logic; CML) 영역에서 스윙하는 제 1 출력신호 및 제 2 출력 신호를 차동 출력신호를 생성하는 CML 회로부;를 포함할 수 있다.
본 기술에 의하면 파워다운 모드시 CML 회로의 전류 소모량을 감소시켜 반도체 장치의 저전력화가 가능하다.
도 1은 일반적인 반도체 장치의 구성도,
도 2는 도 1에 도시한 제어신호 생성부의 일 예시도,
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 구성도,
도 4는 도 3에 도시한 제어신호 생성부의 일 예시도,
도 5는 본 발명에 적용되는 클럭 생성부의 일 예시도,
도 6은 본 발명에 적용되는 CML 회로부의 일 예시도이다.
도 7은 본 발명에 적용되는 CML 회로부의 다른 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 구성도이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 장치(100)는 상보 입력신호(IN, INB)가 입력되며 파워다운 모드 신호(PWDN)에 응답하여 CML 영역에서 스윙하는 차동 출력신호(OUT/OUTB)와 제 1 제어신호(PD)를 출력하는 모드 제어 회로(110)를 포함한다.
모드 제어 회로(110)에서 출력되는 차동 출력신호(OUT/OUTB)는 파워다운 모드에서 지속적으로 동작하는 제 1 회로부(120) 및 파워다운 모드에서 동작이 차단되는 제 2 회로부(130)로 제공될 수 있다. 또한, 제 1 제어신호(PD)는 제 2 회로부(130)로 제공되어 파워다운 모드시 제 2 회로부(130)의 동작을 차단한다.
모드 제어 회로(110)는 제어신호 생성부(112) 및 CML 회로부(114)를 포함할 수 있다.
제어신호 생성부(112)는 동작 인에이블 신호(EN) 및 파워다운 모드 신호(PWDN)에 응답하여 제 1 제어신호(PD) 및 제 2 제어신호(PDCON)를 출력한다.
CML 회로부(114)는 상보 입력신호(IN, INB)와 동작 인에이블 신호(EN) 및 제 2 제어신호(PDCON)에 응답하여 지정된 전위 레벨 사이에서 최고 전위 레벨과 최저 전위 레벨 사이를 스윙하는 차동 출력신호(OUT/OUTB)를 생성한다.
파워다운 모드시 CML 회로부(114)가 제 2 제어신호(PDCON)에 의한 제어를 받으므로, 작은 전류 소모량으로 차동 출력신호(OUT/OUTB)를 생성할 수 있다.
CML 회로부(114)의 전류 소모량은 상보 입력신호가 각각 입력되는 입력단의 공통 노드로부터 접지단자로 싱크되는 전류량에 비례한다. 따라서, 본 발명의 일 실시예에서는 파워다운 모드 신호(PWDN)에 따라 생성된 제 2 제어신호(PDCON)에 의해 싱크 전류량을 감소시키며, 이에 따라 전력 소모량을 감소시킬 수 있다.
한편, CML 회로부(114)에서 생성되는 차동 출력신호(OUT/OUTB)의 스윙 폭은 전원전압 공급 단자로부터 출력 노드로 흐르는 전류량을 조절하여는 저항성분 및, 상보 입력신호가 각각 입력되는 입력단의 공통 노드로부터 접지단자로 싱크되는 전류량에 비례한다. 그러므로, 파워다운 모드인지의 여부에 상관 없이 차동 출력신호(OUT/OUTB)의 스윙 폭을 일정하게 유지하기 위해 싱크 전류량을 감소시킨 만큼 출력 노드로 흐르는 전류량을 조절하기 위한 저항성분을 증가시킬 수 있다.
파워다운 모드시 생성되는 차동 출력신호(OUT/OUTB)의 품질은 노멀 모드시 생성되는 차동 출력신호(OUT/OUTB)의 품질만큼 우수할 필요가 없다. 따라서 싱크 전류량을 감소시켜 파워다운 모드시의 전력 소모를 획기적으로 감소시킬 수 있다.
도 4는 도 3에 도시한 제어신호 생성부의 일 예시도이다.
도 4에 도시한 제어신호 생성부(112)는 동작 인에이블 신호(EN)와 파워다운 모드 신호(PWDN)의 반전 신호에 응답하여 제 1 제어신호(PD)를 생성하는 제 1 소자(L101)와, 동작 인에이블 신호(EN)와 파워다운 모드 신호(PWDN)에 응답하여 제 2 제어신호(PDCON) 및 그 반전신호(PDCONB)를 생성하는 제 2 소자(L102)를 포함할 수 있다.
제 1 소자(L101)는 파워다운 모드시 로우 레벨로 인에이블되는 파워다운 모드 신호(PWDN) 및 동작 인에이블 신호(EN)에 응답하여 파워다운 모드 신호(PWDN)가 인에이블되면 제 1 제어신호(PD)를 인에이블시킨다.
제 2 소자(L102)는 파워다운 모드 신호(PWDN)가 인에이블되면 제 2 제어신호(PDCON)를 로우 레벨로 인에이블시킨다.
파워다운 모드에 따라 전류 소모량을 조절할 수 있는 CML 회로부(114)는 예를 들어 클럭 발생부일 수 있으며, 클럭 발생부의 일 예를 도 5에 도시하였다.
클럭 발생부(150)는 수신부(151), 구동부(153) 및 전달부(155)를 포함할 수 있다.
수신부(151)는 상보 클럭신호(CK, CKB)를 제공받는 클럭 버퍼일 수 있으며, 상보 클럭신호(CK, CKB)는 클럭 패드로부터 제공되거나, 또는 내부 클럭으로부터 주파수 변형된 클럭신호일 수 있다.
구동부(153)는 수신부(151)에서 출력되는 클럭신호를 증폭하여 출력할 수 있다.
전달부(155)는 클럭신호를 사용할 회로부, 예를 들어 도 3의제 1 및 제 2 회로부(120, 130)와 구동부(153) 사이에 배치되어 증폭된 클럭신호를 리피팅한다. 전달부(155)에서 출력되는 클럭신호는 편의상 차동 내부클럭신호(ICK, ICKB)라 지칭할 수 있다.
클럭 발생부(150)는 고주파 신호인 클럭 신호를 구동 및 분배하며, 노이즈에 의한 영향 없이 클럭신호를 구동 및 분배하기 위해 CML 회로로 구성하는 것이 바람직하다. 더욱이 클럭 발생부(150)는 파워다운 모드시에도 클럭신호를 지속적으로 생성하기 때문에 전류 소모량이 많다.
그러므로 도 3 및 도 4에 도시한 것과 같이 파워다운 모드 신호(PWDN)에 의해 생성되는 제 2 제어신호(PDCON)에 의해 제어되도록 클럭 발생부(150)의 내부 구성, 예를 들어 구동부(153) 또는 전달부(155)를 구성하게 되면, 싱크 전류를 감소시킬 수 있어 파워다운 모드시 클럭 발생부(150)의 소비 전력을 대폭 감소시킬 수 있게 된다.
도 6은 본 발명에 적용되는 CML 회로부의 일 예시도이다.
도 6에 도시한 CML 회로부(200)는 스윙폭 조절부(210), 입력부(220), 제 1 전류 조절부(230) 및 제 2 전류 조절부(240)를 포함할 수 있다.
스윙폭 조절부(210)는 전원전압 공급단자(VDD)와 제 1 출력신호(OUTB)가 인가되는 제 1 출력노드 간에 접속되는 제 1 저항소자(R11) 및, 전원전압 공급단자(VDD)와 제 2 출력신호(OUT)가 인가되는 제 2 출력노드 간에 접속되는 제 2 저항소자(R12)를 포함하여, 차동 출력신호(OUT/OUTB)가 지정된 전위 레벨 사이에서 스윙하도록 한다. 따라서, 스윙폭 조절부(210)를 구성하는 제 1 저항소자(R11) 및 제 2 저항소자(R12)는 동일한 저항값을 갖도록 구성할 수 있다.
입력부(220)는 제 1 출력노드와 공통노드(CMN) 사이에서 제 1 입력신호(IN)를 제공받고, 제 2 출력노드와 공통노드(CMN) 사이에서 제 2 입력신호(INB)를 제공받는다. 즉, 입력부(220)는 제 1 입력신호(IN)를 제공받는 제 1 입력부(222)와, 제 1 입력신호(IN)와 상보 관계에 있는 제 2 입력신호(INB)를 제공받는 제 2 입력부(224)를 포함할 수 있다.
제 1 전류 조절부(230)는 공통노드(CMN)와 접지단자(VSS) 간에 접속되고, 동작 인에이블 신호(EN) 및 바이어스 전압(VBIAS)에 응답하여, 파워다운 모드시 CML 회로부를 통해 싱크되는 전류량을 결정한다. 보다 구체적으로, 제 1 전류 조절부(230)는 동작 인에이블 신호(EN)에 응답하여 CML 회로부(200)를 인에이블시키는 제 1 스위칭부(232) 및 바이어스 전압(VBIAS)에 응답하여 접지단자(VSS)로 싱크전류를 제공하는 제 3 스위칭부(234)를 포함할 수 있다.
제 2 전류 조절부(240)는 공통노드(CMN)와 접지단자(VSS) 간에 접속되고, 제 2 제어신호(PDCON) 및 바이어스 전압(VBIAS)에 응답하여, 노멀 모드시 CML 회로부를 통해 싱크되는 전류량을 결정한다. 제 2 전류 조절부(240)는 공통노드(CMN)에 접속되어 제 2 제어신호(PDCON)가 로우 레벨로 활성화될 때 즉, 파워다운 모드일 때 공통노드(CMN)로부터의 전류 경로를 차단하는 제 2 스위칭부(242) 및 제 2 스위칭부와 접지단자(VSS) 간에 접속되어 바이어스 전압(VBIAS)에 의해 구동되는 제 4 스위칭부(244)를 포함할 수 있다.
파워다운 모드시 제 2 제어신호(PDCON)는 상술한 도 4의 제어신호 생성부(112)에 의해 로우 레벨로 인에이블되므로 제 2 스위칭부(242)는 턴오프된다. 따라서, 제 1 스위칭부(232)에 의한 저항치가 제 2 스위칭부(242)에 의한 저항치보다 크도록 설계하면 파워다운 모드시 접지단자(VSS)로 싱크되는 전류량을 감소시킬 수 있다.
한편, 도 6에는 제 1 전류 조절부(230)와 제 2 전류 조절부(240)가 각각 제 3 스위칭부(234)와 제 4 스위칭부(244)를 구비하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제 1 스위칭부(232)와 제 2 스위칭부(342)의 소스단을 공통 소스단으로 연결하고, 공통 소스단과 접지단자(VSS) 사이에 바이어스 전압(VBIAS)에 의해 구동되는 단일 스위칭부를 구현하는 것도 가능하다.
도 7은 본 발명에 적용되는 CML 회로부의 다른 예시도이다.
도 7에 도시한 CML 회로부(200-1)는 스윙폭 조절부(210-1), 입력부(220), 제 1 전류 조절부(230) 및 제 2 전류 조절부(240)를 포함할 수 있다. 본 실시예에 의한 CML 회로부(200-1)는 도 6에 도시한 CML 회로부(200)와 스윙폭 조절부(210-1)를 제외하고 실질적으로 동일한 구조를 가지므로, 이하에서는 스윙폭 조절부(210-1)에 대해서만 상세히 설명하기로 한다.
본 실시예에 의한 스윙폭 조절부(210-1)는 제 1 스윙폭 조절부(212) 및 제 2 스윙폭 조절부(214)를 포함할 수 있다.
제 1 스윙폭 조절부(212)는 전원전압 공급단자(VDD)와 제 1 출력신호(OUTB)가 인가되는 제 1 출력노드 간에 접속되며, 파워다운 모드 신호(PWDN)로부터 생성되는 제 2 제어신호(PDCONB)에 응답하여 전원전압 공급단자(VDD)와 제 1 출력노드 간의 전류 경로를 제어한다.
제 2 스윙폭 조절부(214)는 전원전압 공급단자(VDD)와 제 2 출력신호(OUT)가 인가되는 제 2 출력노드 간에 접속되며, 파워다운 모드 신호(PWDN)로부터 생성되는 제 2 제어신호(PDCONB)에 응답하여 전원전압 공급단자(VDD)와 제 2 출력노드 간의 전류 경로를 제어한다.
본 발명의 일 실시예에서, 제 1 스윙폭 조절부(212)는 전원전압 공급단자(VDD)와 제 1 출력노드 간에 접속되며 제 2 제어신호(PDCONB)에 응답하여 제 1 전류 경로를 형성하는 제 1 경로 제어부(2121)와, 제 1 경로 제어부(2121)와 병렬 접속되는 제 2 경로 제어부(2123)를 포함할 수 있다. 제 1 경로 제어부(2121)는 전원전압 공급단자(VDD)에 접속되며 제 2 제어신호(PDCONB)에 응답하여 구동되는 제 5 스위칭부(S21) 및, 제 5 스위칭부(S21)와 제 1 출력노드 간에 접속되는 제 3 저항소자(R21)를 포함할 수 있다. 또한, 제 2 경로 제어부(2123)는 전원전압 공급단자(VDD)와 제 1 출력노드 간에 접속되는 제 4 저항소자(R22)를 포함할 수 있다.
한편, 제 2 스윙폭 조절부(214)는 전원전압 공급단자(VDD)와 제 2 출력노드 간에 접속되며 제 2 제어신호(PDCONB)에 응답하여 제 3 전류 경로를 형성하는 제 3 경로 제어부(2141)와, 제 3 경로 제어부(2141)와 병렬 접속되는 제 4 경로 제어부(2143)를 포함할 수 있다. 제 3 경로 제어부(2141)는 전원전압 공급단자(VDD)에 접속되며 제 2 제어신호(PDCONB)에 응답하여 구동되는 제 6 스위칭부(S22) 및, 제 6 스위칭부(S22)와 제 2 출력노드 간에 접속되는 제 5 저항소자(R23)를 포함할 수 있다. 또한, 제 4 경로 제어부(2143)는 전원전압 공급단자(VDD)와 제 2 출력노드 간에 접속되는 제 6 저항소자(R24)를 포함할 수 있다.
본 발명의 바람직한 실시예에서, 제 4 저항소자(R22)는 제 5 스위칭부(S21)와 제 3 저항소자(R21)에 의해 생성되는 저항치보다 큰 저항을 갖도록 설계될 수 있다. 또한, 제 6 저항소자(R24)는 제 6 스위칭부(S22)와 제 5 저항소자(R23)에 의해 생성되는 저항치보다 큰 저항을 갖도록 설계될 수 있다. 아울러, 제 4 저항소자(R22)와 제 6 저항소자(R24)가 동일한 저항치를 갖도록, 제 3 저항소자(R21)와 제 5 저항소자(R23)가 동일한 저항치를 갖도록 설계될 수 있고, 제 5 스위칭부(S21)와 제 6 스위칭부(S22)가 동일한 저항치를 갖도록 동일한 사이즈로 형성될 수 있다.
따라서, 노멀 모드시에는 제 2 제어신호(PDCONB)가 로우 레벨을 가지므로 제 1 및 제 3 경로 제어부(2121, 2141)를 통해 전류가 흐르고, 파워다운 모드시에는 제 2 제어신호(PDCONB)가 하이 레벨을 가지므로 제 2 및 제 4 경로 제어부(2123, 2143)를 통해 전류가 흐르게 된다. 즉, 파워다운 모드시 스윙폭 조절부(210-1)가 갖는 저항치를 노멀 모드시보다 크게 제어할 수 있다.
도 6에서 설명하였듯이, 파워다운 모드에서 제 2 제어신호(PDCON)는 상술한 도 4의 제어신호 생성부(112)에 의해 로우 레벨로 인에이블되므로 제 2 전류 조절부(240)의 제 2 스위칭부(242)는 턴오프되어 싱크 전류량은 감소하게 된다.
CML 회로부(200-1)에서 출력되는 차동 출력신호(OUT, OUTB)의 스윙폭은 싱크 전류량이 감소함에 따라 감소하므로, 이를 유지시켜 줄 필요가 있다. 따라서, 파워다운 모드일 때, 제 2 제어신호(PDCONB)에 의해 작은 저항치를 갖는 제 1 경로 제어부(2121) 및 제 3 경로 제어부(2141)를 통한 전류 경로는 차단하고, 큰 저항치를 갖는 제 2 경로 제어부(2123) 및 제 4 경로 제어부(2143)를 통해 각각 제 1 및 제 2 출력노드로 전류가 흐르게 된다.
결국 파워다운 모드에서 싱크 전류량을 감소시키면서도 차동 출력신호(OUT, OUTB)의 스윙폭은 노멀 모드와 동일하게 유지할 수 있게 된다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 반도체 장치
110 : 모드 제어 회로
200 : CML 회로부
210, 210-1 : 스윙폭 조절부
220 : 입력부
230 : 제 1 전류 조절부
240 : 제 2 전류 조절부

Claims (20)

  1. 상보 입력신호가 입력되며, 파워다운 모드 신호에 응답하여 전류모드 로직(Current Mode Logic; CML) 영역에서 스윙하는 차동 출력신호 및 제 1 제어신호를 출력하는 모드 제어 회로;
    상기 차동 출력신호를 제공받으며 파워다운 모드시 동작이 지속되는 제 1 회로부; 및
    상기 차동 출력신호를 제공받으며 파워다운 모드시 상기 제 1 제어신호에 응답하여 동작이 차단되는 제 2 회로부;
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 모드 제어 회로는, 동작 인에이블 신호 및 상기 파워다운 모드 신호에 응답하여 상기 제 1 제어신호 및 제 2 제어신호를 출력하는 제어신호 생성부; 및
    상기 상보 입력신호가 입력되며, 상기 동작 인에이블 신호 및 상기 제 2 제어신호에 응답하여 상기 CML 영역에서 스윙하는 상기 차동 출력신호를 생성하는 CML 회로부;
    를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 CML 회로부는 상기 제 2 제어신호에 응답하여 싱크 전류를 조절하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 CML 회로부는 상기 싱크 전류의 조절량에 비례하여 출력노드에 인가되는 전류량을 조절하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제어신호 생성부는, 상기 동작 인에이블 신호와 상기 파워다운 모드 신호의 반전 신호에 응답하여 상기 제 1 제어신호를 생성하는 제 1 소자; 및
    상기 동작 인에이블 신호와 상기 파워다운 모드 신호에 응답하여 상기 제 2 제어신호 및 상기 제 2 제어신호의 반전신호를 생성하는 제 2 소자;
    를 포함하는 반도체 장치.
  6. 동작 인에이블 신호 및 파워다운 모드 신호에 응답하여 제 1 제어신호 및 제 2 제어신호를 출력하는 제어신호 생성부; 및
    제 1 입력신호 및 제 2 입력 신호를 포함하는 상보 입력신호가 입력되며, 상기 동작 인에이블 신호 및 상기 제 2 제어신호에 응답하여 전류모드 로직(Current Mode Logic; CML) 영역에서 스윙하는 제 1 출력신호 및 제 2 출력 신호를 차동 출력신호를 생성하는 CML 회로부;
    를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 CML 회로부는, 전원전압 공급단자와 상기 제 1 출력신호가 인가되는 제 1 출력노드와, 상기 전원전압 공급단자와 상기 제 2 출력신호가 인가되는 제 2 출력노드 간에 접속되는 스윙폭 조절부;
    상기 제 1 출력노드와 공통노드 사이에서 상기 제 1 입력신호를 제공받고, 상기 제 2 출력노드와 상기 공통노드 사이에서 상기 제 2 입력신호를 제공받는 입력부;
    상기 공통노드와 접지단자 간에 접속되어, 상기 동작 인에이블 신호에 응답하여 구동되는 제 1 전류 조절부; 및
    상기 공통노드와 상기 접지단자 간에 접속어고, 상기 제 2 제어신호에 응답하여 구동되는 제 2 전류 조절부;
    를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 전류 조절부는 상기 동작 인에이블 신호에 응답하여 파워다운 모드시 상기 CML 회로부를 통해 싱크되는 전류량을 결정하는 제 1 스위칭부를 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 2 전류 조절부는 상기 제 2 제어신호에 응답하여 노멀 모드시 상기 CML 회로부를 통해 싱크되는 전류량을 결정하는 제 2 스위칭부를 포함하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 전류 조절부에 의한 저항은 상기 제 2 전류 조절부에 의한 저항보다 크도록 설계되는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 전류 조절부와 상기 접지단자 간에 접속되어 바이어스 전압에 의해 구동되는 제 3 스위칭부를 더 포함하는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 2 전류 조절부와 상기 접지단자 간에 접속되어 바이어스 전압에 의해 구동되는 제 4 스위칭부를 더 포함하는 반도체 장치.
  13. 제 7 항에 있어서,
    상기 스윙폭 조절부는, 상기 전원전압 공급단자와 상기 제 1 출력노드 간에 접속되는 제 1 저항소자; 및
    상기 전원전압 공급단자와 상기 제 2 출력노드 간에 접속되는 제 2 저항소자;
    를 포함하는 반도체 장치.
  14. 제 7 항에 있어서,
    상기 스윙폭 조절부는, 상기 전원전압 공급단자와 상기 제 1 출력노드 간에 접속되며, 상기 제 2 제어신호에 응답하여 상기 전원전압 공급단자와 상기 제 1 출력노드 간의 전류 경로를 제어하는 제 1 스윙폭 조절부; 및
    상기 전원전압 공급단자와 상기 제 2 출력노드 간에 접속되며, 상기 제 2 제어신호에 응답하여 상기 전원전압 공급단자와 상기 제 2 출력노드 간의 전류 경로를 제어하는 제 2 스윙폭 조절부;
    를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 스윙폭 조절부는, 상기 전원전압 공급단자와 상기 제 1 출력노드 간에 접속되며 상기 제 2 제어신호에 응답하여 제 1 전류 경로를 형성하는 제 1 경로 제어부; 및
    상기 제 1 경로 제어부와 병렬 접속되는 제 2 경로 제어부;
    를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 경로 제어부에 의한 저항은 상기 제 1 경로 제어부에 의한 저항보다 크도록 설계되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제 2 스윙폭 조절부는 상기 전원전압 공급단자와 상기 제 2 출력노드 간에 접속되며 상기 제 2 제어신호에 응답하여 제 2 전류 경로를 형성하는 제 3 경로 제어부; 및
    상기 제 3 경로 제어부와 병렬 접속되는 제 4 경로 제어부;
    를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 4 경로 제어부에 의한 저항은 상기 제 3 경로 제어부에 의한 저항보다 크도록 설계되는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 1 경로 제어부는, 상기 전원전압 공급단자에 접속되며 상기 제 2 제어신호에 응답하여 구동되는 제 5 스위칭부; 및 상기 제 5 스위칭부와 상기 제 1 출력노드 간에 접속되는 제 3 저항소자;를 포함하고,
    상기 제 2 경로 제어부는, 상기 전원전압 공급단자와 상기 제 1 출력노드 간에 접속되는 제 4 저항소자를 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 3 경로 제어부는, 상기 전원전압 공급단자에 접속되며 상기 제 2 제어신호에 응답하여 구동되는 제 6 스위칭부; 및 상기 제 6 스위칭부와 상기 제 2 출력노드 간에 접속되는 제 5 저항소자;를 포함하고,
    상기 제 4 경로 제어부는, 상기 전원전압 공급단자와 상기 제 2 출력노드 간에 접속되는 제 6 저항소자를 포함하는 반도체 장치.
KR1020130149073A 2013-12-03 2013-12-03 반도체 장치 KR20150064404A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130149073A KR20150064404A (ko) 2013-12-03 2013-12-03 반도체 장치
US14/190,372 US9160335B2 (en) 2013-12-03 2014-02-26 Semiconductor apparatus and reduced current and power consumption
US14/847,285 US10128844B2 (en) 2013-12-03 2015-09-08 Semiconductor apparatus and reduced current and power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130149073A KR20150064404A (ko) 2013-12-03 2013-12-03 반도체 장치

Publications (1)

Publication Number Publication Date
KR20150064404A true KR20150064404A (ko) 2015-06-11

Family

ID=53266172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130149073A KR20150064404A (ko) 2013-12-03 2013-12-03 반도체 장치

Country Status (2)

Country Link
US (2) US9160335B2 (ko)
KR (1) KR20150064404A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102600629B1 (ko) * 2018-12-24 2023-11-10 에스케이하이닉스 주식회사 반도체 장치의 버퍼 회로

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472647A (en) * 1982-08-20 1984-09-18 Motorola, Inc. Circuit for interfacing with both TTL and CMOS voltage levels
US5600267A (en) * 1994-06-24 1997-02-04 Cypress Semiconductor Corporation Apparatus for a programmable CML to CMOS translator for power/speed adjustment
US5880599A (en) * 1996-12-11 1999-03-09 Lsi Logic Corporation On/off control for a balanced differential current mode driver
JP4030213B2 (ja) * 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
US6404223B1 (en) * 2001-01-22 2002-06-11 Mayo Foundation For Medical Education And Research Self-terminating current mirror transceiver logic
WO2002102047A2 (en) * 2001-06-08 2002-12-19 Broadcom Corporation Integrated upstream amplifier for cable modems and cable set-top boxes
US6670828B2 (en) * 2002-01-31 2003-12-30 Texas Instruments Incorporated Programmable termination for CML I/O
US6788122B2 (en) * 2003-01-30 2004-09-07 United Memories, Inc. Clock controlled power-down state
GB2404799B (en) * 2003-08-05 2007-03-21 Agilent Technologies Inc Integrated circuit and method of improving signal integrity
JP2005102086A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体装置およびレベル変換回路
US7519130B2 (en) * 2005-01-18 2009-04-14 International Business Machines Corporation Front end interface for data receiver
US7332956B2 (en) * 2005-10-27 2008-02-19 International Business Machines Corporation Method to avoid device stressing
US20070103195A1 (en) * 2005-11-07 2007-05-10 Jeong Duk-Sohn High speed and low power SRAM macro architecture and method
US7710190B2 (en) * 2006-08-10 2010-05-04 Texas Instruments Incorporated Apparatus and method for compensating change in a temperature associated with a host device
US7372295B1 (en) * 2006-12-22 2008-05-13 Altera Corporation Techniques for calibrating on-chip termination impedances
KR100896182B1 (ko) * 2007-02-22 2009-05-12 삼성전자주식회사 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법
US7468615B1 (en) * 2007-03-28 2008-12-23 Xilinx, Inc. Voltage level shifter
DE102007019745B4 (de) * 2007-04-26 2009-04-23 Texas Instruments Deutschland Gmbh Kaskadierter Phasenschieber
US7564264B1 (en) * 2007-05-14 2009-07-21 Xilinx, Inc. Preventing transistor damage
US7694243B2 (en) * 2007-12-27 2010-04-06 International Business Machines Corporation Avoiding device stressing
US7791389B2 (en) * 2008-01-30 2010-09-07 Freescale Semiconductor, Inc. State retaining power gated latch and method therefor
KR100954111B1 (ko) 2008-06-05 2010-04-23 주식회사 하이닉스반도체 반도체 메모리장치
KR100965766B1 (ko) * 2008-06-30 2010-06-24 주식회사 하이닉스반도체 링 오실레이터와 이를 이용한 멀티 위상 클럭 보정 회로
KR20100050882A (ko) 2008-11-06 2010-05-14 주식회사 하이닉스반도체 반도체 장치
US8395446B1 (en) * 2009-01-31 2013-03-12 Xilinx, Inc. Dual-mode amplifier
KR101094385B1 (ko) * 2009-12-30 2011-12-15 주식회사 하이닉스반도체 반도체 장치 및 그 동작방법
US20120194151A1 (en) * 2011-01-28 2012-08-02 Nxp B.V. Standby current reduction through a switching arrangement with multiple regulators
US8618835B2 (en) * 2011-09-23 2013-12-31 Broadcom Corporation Compact high-speed mixed-signal interface
KR101869752B1 (ko) * 2011-11-29 2018-06-22 에스케이하이닉스 주식회사 반도체 장치
US9350324B2 (en) * 2012-12-27 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. MCML retention flip-flop/latch for low power applications
KR101997226B1 (ko) * 2013-05-29 2019-07-08 에스케이하이닉스 주식회사 반도체장치

Also Published As

Publication number Publication date
US10128844B2 (en) 2018-11-13
US20150155869A1 (en) 2015-06-04
US20150381175A1 (en) 2015-12-31
US9160335B2 (en) 2015-10-13

Similar Documents

Publication Publication Date Title
US8519775B2 (en) Voltage regulation of a virtual power rail
TWI468892B (zh) 用以調整電壓之設備及方法以及電子裝置
JP3879892B2 (ja) 半導体メモリ装置
JP2007274082A (ja) Ｃｍｌ回路及びそれを用いたクロック分配回路
US8890613B2 (en) Signal amplification circuit
KR20050032826A (ko) 내부전압 발생장치
US9276568B2 (en) Reference voltage generator for single-ended communication systems
US7102439B2 (en) Low voltage differential amplifier circuit and a sampled low power bias control technique enabling accommodation of an increased range of input levels
KR100845805B1 (ko) 전압 강하 변환기
KR20210151399A (ko) 바이어스 생성 회로, 바이어스 생성 회로를 포함하는 버퍼 회로 및 버퍼 회로를 포함하는 반도체 시스템
KR20150064404A (ko) 반도체 장치
EP2974020B1 (en) Current-mode buffer with output swing detector for high frequency clock interconnect
KR20130138490A (ko) 차동 증폭기 회로
JP2006146868A (ja) 半導体装置用の内部電圧発生器
KR101053543B1 (ko) 클럭 듀티 보정회로
KR101183628B1 (ko) 반도체 장치 및 그 동작방법
KR102504181B1 (ko) 내부전압생성회로
JP2011061289A (ja) 入力バッファ回路
KR20170094683A (ko) 버퍼 회로
KR100897294B1 (ko) 반도체 집적 회로의 입력 버퍼
KR100920833B1 (ko) 반도체 집적 회로의 입력 버퍼
JP2006155359A (ja) 降圧回路
TWI445334B (zh) 信號傳輸系統及其信號傳輸方法
KR101560785B1 (ko) Lvpecl송신기
KR20050122085A (ko) 내부전원 생성장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid