JP3879892B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP3879892B2 JP3879892B2 JP07855199A JP7855199A JP3879892B2 JP 3879892 B2 JP3879892 B2 JP 3879892B2 JP 07855199 A JP07855199 A JP 07855199A JP 7855199 A JP7855199 A JP 7855199A JP 3879892 B2 JP3879892 B2 JP 3879892B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- locked loop
- delay locked
- control signal
- voltage generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に遅延同期ループ(DLL:Delay Locked Loop)を具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にダブルデータレート同期式DRAM半導体装置は、クロックとデータとの間のスキューを減少させるために、遅延同期ループを内蔵する。しかし、遅延同期ループは、パワーノイズに敏感に反応するため、データマージンを悪くする。従って、遅延同期ループは、パワーノイズを減少させるための遅延同期ループ専用のパワーパッドを分離して設けたり、内部電源電圧発生器と基準電圧発生器のような直流電圧発生器を内蔵したりして使用される。
【０００３】
しかしながら、遅延同期ループと直流電圧発生器を内蔵する半導体メモリ装置においては、遅延同期ループが使われない場合においても直流電圧発生器が動作し続けて、それによる不要な電力消耗が発生する。
【０００４】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、直流電圧発生器による不要な電力消耗を低減した半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記の技術的課題を達成するために本発明は、遅延同期ループ及び前記遅延同期ループが動作する場合には前記遅延同期ループが動作するのに必要な電圧を供給し、前記遅延同期ループが動作しない場合には非活性化される電圧供給部を具備し、これにより半導体メモリ装置の電力消耗を低減する。
【０００６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好適な実施の形態について詳細に説明する。
【０００７】
図1は、本発明の第１の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。図1に示す本発明の好適な実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路は、遅延同期ループ111、基準電圧発生器121、遅延同期ループ用基準電圧発生器131、待機用内部電圧発生器141及びアクチブ用内部電圧発生器151を具備する。
【０００８】
基準電圧発生器121は基準電圧VREFを発生する。基準電圧発生器121は図2に詳細に示されている。図2に示すように、基準電圧発生器121は、NMOSトランジスタ221〜229、抵抗211、212、PMOSトランジスタ231及びキャパシタ241を具備する。
【０００９】
抵抗211及び212は、直列に連結され、抵抗211に電源電圧VCCが印加される。
【００１０】
NMOSトランジスタ221〜229はノードN1と接地端GNDとの間に直列に連結されている。NMOSトランジスタ221〜227のゲートは、ノードN2に連結されており、NMOSトランジスタ221〜227はノードN2に発生する電圧により制御される。ノードN2には基準電圧VREFが発生する。従って、NMOSトランジスタ221〜227は、ある程度ターンオン状態に維持される。NMOSトランジスタ228及び229のゲートには電源電圧VCCが印加されるので、電源電圧VCCが印加される間は、NMOSトランジスタ228及び229はターンオン状態に維持される。NMOSトランジスタ221〜229は各々内部抵抗を有しているので、NMOSトランジスタ221〜229がターンオンされればNMOSトランジスタ221〜229は抵抗の役割をする。
【００１１】
PMOSトランジスタ231のゲートはノードN1に連結されている。従って、PMOSトランジスタ231はノードN1に発生する電圧により制御される。PMOSトランジスタ231は基準電圧VREFを制御する。キャパシタ241はノードN2と接地端GNDとの間に連結されNMOSトランジスタよりなる。キャパシタ241は基準電圧VREFに含まれた交流成分をバイパスさせる。
【００１２】
基準電圧VREFはノードN2に発生する。基準電圧VREFは、NMOSトランジスタ221〜229の各内部抵抗と抵抗211、212の値により決定される。基準電圧VREFが上昇すれば、NMOSトランジスタ221〜227のターンオンの度合（電流駆動能力）が大きくなる。するとノードN1の電圧が低くなり、それによってPMOSトランジスタ231のターンオンの度合が大きくなる。PMOSトランジスタ231のターンオンの度合が大きくなると基準電圧VREFが低くなる。基準電圧VREFが低くなればNMOSトランジスタ221〜227のターンオンの度合が小さくなり、PMOSトランジスタ231のターンオンの度合も小さくなるため、基準電圧VREFは再び上昇する。このような動作が反復されて基準電圧VREFは一定の電圧レベルに維持される。
【００１３】
遅延同期ループ用基準電圧発生器131は、基準電圧VREFを入力して遅延同期ループ用基準電圧VREFPを発生する。遅延同期ループ用基準電圧発生器131は図3に詳細に示されている。図3に示すように、遅延同期ループ用基準電圧発生器131は、差動増幅部301と論理部305を具備する。
【００１４】
差動増幅部301は、NMOSトランジスタ331〜334、PMOSトランジスタ311〜321及びキャパシタ331を具備する。キャパシタを構成するNMOSトランジスタ331のゲートに基準電圧VREFが印加され、ノードN3に遅延同期ループ用基準電圧VREFPが発生する。
【００１５】
NMOSトランジスタ333及び334は差動増幅部301の電流源としての役割をする。即ち、NMOSトランジスタ333及び334がターンオンされれば差動増幅部301は活性化し、NMOSトランジスタ333及び334がターンオフされれば差動増幅部301は非活性化する。NMOSトランジスタ333及び334のゲートには基準電圧VREFが印加される。従って、基準電圧VREFが遅延同期ループ用基準電圧発生器131に印加されれば差動増幅部301は活性化する。
【００１６】
PMOSトランジスタ318〜321は、ノードと接地端GNDとの間に直列に連結されている。PMOSトランジスタ320及び321のゲートは接地端GNDに連結されているので、該トランジスタは常にターンオン状態に維持される。PMOSトランジスタ318及び319のゲートは共通的にPMOSトランジスタ320のソースに連結されているので、PMOSトランジスタ318及び319は弱いターンオン状態に維持される。従ってPMOSトランジスタ318〜321は抵抗としての役割をする。
【００１７】
キャパシタ331は、ノードN3と接地端GNDとの間に連結されNMOSトランジスタよりなる。キャパシタ331は、遅延同期ループ用基準電圧VREFPに含まれた交流成分をバイパスさせる。
【００１８】
遅延同期ループ用基準電圧VREFPはノードN3に発生する。基準電圧VREFが印加されればNMOSトランジスタ331、333及び334がターンオンされてノードN4の電圧が接地端GNDレベルに低くなる。するとPMOSトランジスタ313がターンオンされてノードN3の電圧が上昇するので、遅延同期ループ用基準電圧VREFPが発生する。遅延同期ループ用基準電圧VREFPは、直列接続されたPMOSトランジスタ318〜321のPMOSトランジスタ318のソースに印加され、遅延同期ループ用基準電圧VREFPの半分の値がNMOSトランジスタ332のゲートに印加される。
【００１９】
NMOSトランジスタ332のゲートに印加される電圧は遅延同期ループ用基準電圧VREFPが上昇に伴って上昇し、遅延同期ループ用基準電圧VREFPが下降に伴って下降する。従って、遅延同期ループ用基準電圧VREFPが上昇してNMOSトランジスタ332のゲートに印加される電圧が上昇すれば、NMOSトランジスタ332のターンオンの度合が大きくなる。すると、PMOSトランジスタ311及び312のターンオンの度合が大きくなり、それによってノードN4の電圧が上昇するので、PMOSトランジスタ313のターンオンの度合が小さくなり、遅延同期ループ用基準電圧VREFPは低くなる。
【００２０】
遅延同期ループ用基準電圧VREFPが低くなればNMOSトランジスタ332のゲートに印加される電圧も低くなるので、NMOSトランジスタ332ターンオンの度合が小さくなる。すると、PMOSトランジスタ311及び312はターンオンの度合が小さくなり、それによってノードN4の電圧が低くなるので、PMOSトランジスタ313はターンオンの度合が高くなり、遅延同期ループ用基準電圧VREFPは上昇する。このような動作が反復して遅延同期ループ用基準電圧VREFPは一定に維持される。
【００２１】
PMOSトランジスタ314〜317は、電源電圧VCCとノードN3との間に直列に連結され、PMOSトランジスタ316のゲートには論理部305の出力が印加される。従って、論理部305の出力が論理ハイであればPMOSトランジスタ316はターンオフされて、PMOSトランジスタ314に印加される電源電圧VCCがPMOSトランジスタ315及び316を介してPMOSトランジスタ317に印加されることを防止し、論理部305の出力が論理ローであればPMOSトランジスタ316はターンオンされるので、PMOSトランジスタ314に印加される電源電圧VCCがPMOSトランジスタ315及び316を介してPMOSトランジスタ317に印加される。
【００２２】
PMOSトランジスタ317のゲートはノードN3に連結されている。従って、遅延同期ループ用基準電圧VREFPが上昇すると、PMOSトランジスタ317がターンオフされてPMOSトランジスタ317に印加される電源電圧VCCがノードN3に伝達されないので遅延同期ループ用基準電圧VREFPは上昇せず、遅延同期ループ用基準電圧VREFPが低くなればPMOSトランジスタ317はターンオンされるので、PMOSトランジスタ317に印加される電源電圧VCCがPMOSトランジスタ315及び316を介してノードN3に伝達されるので遅延同期ループ用基準電圧VREFPは上昇する。
【００２３】
論理部305は信号P4KB及びHITEを入力する。論理部305は、信号P4KB、HITEが各々論理ハイ、論理ローである時のみ論理ハイを出力する。論理部305は、信号P4KBを反転させるインバータ351と、インバータ351の出力と信号HITEを否定論理和を演算するNORゲート353とを具備する。
【００２４】
遅延同期ループ用基準電圧VREFPは、基準電圧VREFとその電圧レベルが異なる。例えば、遅延同期ループ用基準電圧VREFPは基準電圧VREFより高い。
【００２５】
待機用内部電圧発生器141は、基準電圧VREFと遅延同期ループ用基準電圧VREFPを入力して待機用内部電源電圧SIVCを発生する。待機用内部電圧発生器141は図4に詳細に示されている。図4に示すように、待機用内部電圧発生器141は差動増幅器を含み、PMOSトランジスタ411〜413とNMOSトランジスタ421〜426を具備する。
【００２６】
NMOSトランジスタ421のゲートに遅延同期ループ用基準電圧VREFPが印加され、ノードN5に待機用内部電源電圧SIVCが発生する。待機用内部電源電圧SIVCはNMOSトランジスタ422のゲートに印加される。NMOSトランジスタ423〜425は、NMOSトランジスタ421のソースと接地端GNDとの間に直列に連結され、待機用内部電圧発生器141の電流源としての役割をする。NMOSトランジスタ423〜425のゲートには基準電圧VREFが印加される。従って、基準電圧VREFが論理ハイであればNMOSトランジスタ423〜425がターンオンされるので待機用内部電圧発生器141は活性化し、基準電圧VREFが論理ローであればNMOSトランジスタ423〜425がターンオフされので待機用内部電圧発生器141は非活性化する。
【００２７】
待機用内部電圧発生器141の動作を説明する。基準電圧VREFと遅延同期ループ用基準電圧VREFPが印加されると、NMOSトランジスタ421、423〜425がターンオンされるのでノードN6の電圧が接地端GNDレベルまで低くなる。すると、PMOSトランジスタ413がターンオンされるので待機用内部電源電圧SIVCが発生する。
【００２８】
待機用内部電源電圧SIVCが上昇すると、NMOSトランジスタ422のターンオンの度合が大きくなり、それによってPMOSトランジスタ411及び412のターンオンの度合も大きくなる。すると、ノードN6の電圧が上昇してPMOSトランジスタ413のターンオンの度合が小さくなって待機用内部電源電圧SIVCは低くなる。NMOSトランジスタ426は、待機用内部電源電圧SIVCが上昇するとターンオンの度合が大きくなり、これにより待機用内部電源電圧SIVCの上昇が抑えられる。
【００２９】
待機用内部電源電圧SIVCが低くなると、NMOSトランジスタ421がNMOSトランジスタ422よりターンオンの度合が大きくなり、それによってノードN6の電圧が低くなり、PMOSトランジスタ413のターンオンの度合が大きくなる。以上のような動作が反復されて待機用内部電源電圧SIVCは一定に維持される。
【００３０】
アクチブ用内部電圧発生器151は、制御信号PDLLOFFと遅延同期ループ用基準電圧VREFPを入力してアクチブ用内部電源電圧AIVCを発生する。アクチブ用内部電圧発生器151は図5に詳細に示されている。図5に示すように、アクチブ用内部電圧発生器151は、差動増幅器を含み、差動増幅部511と制御部521を具備する。
【００３１】
差動増幅部511は、PMOSトランジスタ531〜534とNMOSトランジスタ541〜548を具備する。NMOSトランジスタ541のゲートに遅延同期ループ用基準電圧VREFPが印加され、ノードN7にアクチブ用内部電源電圧AIVCが発生する。アクチブ用内部電源電圧AIVCは、NMOSトランジスタ542のゲートに印加される。NMOSトランジスタ543〜545は、ノードN9と接地端GNDとの間に直列に連結され、NMOSトランジスタ546〜548は、ノードN9と接地端GNDとの間に直列に連結されている。
【００３２】
NMOSトランジスタ546〜548は、制御部521の出力に応答してアクチブ用内部電圧発生器151の電流源としての役割をする。即ち、制御部521の出力が論理ハイであれば、NMOSトランジスタ546〜548がターンオンされるのでアクチブ用内部電圧発生器151は活性化され、制御部521の出力が論理ローであれば、NMOSトランジスタ546〜548がターンオフされるのでアクチブ用内部電圧発生器151は非活性化される。
【００３３】
制御部521は、制御信号PDLLOFFを反転させるインバータよりなり、電源電圧VCCと接地端GNDとの間に直列に連結されたPMOSトランジスタ551とNMOSトランジスタ553とを具備する。PMOSトランジスタ551とNMOSトランジスタ553のゲートには制御信号PDLLOFFが印加される。従って、制御信号PDLLOFFが論理ハイであればNMOSトランジスタ553がターンオンされて制御部521の出力は論理ローになり、制御信号PDLLOFFが論理ローであればPMOSトランジスタ551がターンオンされて制御部521の出力は論理ハイになる。即ち、制御信号PDLLOFFが論理ローにディスエーブルされれば差動増幅部511は活性化し、制御信号PDLLOFFが論理ハイにイネーブルされれば差動増幅部511は非活性化する。
【００３４】
制御部521の出力はPMOSトランジスタ533のゲートにも印加される。従って、制御部521の出力が論理ハイであればPMOSトランジスタ533はターンオフされ、制御部521の出力が論理ローであればPMOSトランジスタ533はターンオンされて、電源電圧VCCをPMOSトランジスタ534のゲートに印加し、PMOSトランジスタ534をターンオフさせてアクチブ用内部電源電圧AIVCの発生を抑える。即ち、制御信号PDLLOFFが論理ハイであればアクチブ用内部電源電圧AIVCは発生しない。
【００３５】
アクチブ用内部電圧発生器151の動作を説明する。制御信号PDLLOFFがディスエーブルされた状態で遅延同期ループ用基準電圧VREFPが差動増幅部511に印加されれば、NMOSトランジスタ541がターンオンされるのでノードN8の電圧が接地端GNDレベルまで低くなる。すると、PMOSトランジスタ534がターンオンされるので電源電圧VCCがノードN7に印加されてアクチブ用内部電源電圧AIVCが発生する。
【００３６】
アクチブ用内部電源電圧AIVCが上昇すればNMOSトランジスタ542がターンオンされ、それによってPMOSトランジスタ531、532がターンオンされる。すると、ノードN8の電圧が上昇してPMOSトランジスタ534のターンオンの度合が小さくなる。従って、アクチブ用内部電源電圧AIVCは低くなる。
【００３７】
アクチブ用内部電源電圧AIVCが低くなればNMOSトランジスタ541がNMOSトランジスタ542よりターンオンの度合が大きくなり、それによってノードN8の電圧が低くなってPMOSトランジスタ534のターンオンの度合が高くなる。従って、アクチブ用内部電源電圧AIVCは再び上昇する。以上のような動作が反復されてアクチブ用内部電源電圧AIVCは一定に維持される。
【００３８】
遅延同期ループ111は、データとクロックのスキューを減少させるためのものであって、基準電圧VREF、遅延同期ループ用基準電圧VREFP、待機用内部電源電圧SIVC及びアクチブ用内部電源電圧AIVCを入力して動作する。
【００３９】
図6は、図1に示す遅延同期ループ制御回路のタイミング図である。図6に示すように、遅延同期ループ111が使用されない時、即ち、非活性化される時は、制御信号PDLLOFFが論理ハイにイネーブルされる。制御信号PDLLOFFがイネーブルされた時、基準電圧VREFは、電源電圧VCCの半分の電圧(VCC/2)を維持し、遅延同期ループ用基準電圧VREFPと待機用内部電源電圧SIVCは各々基準電圧VREFの2倍の電圧を維持するが、アクチブ用内部電源電圧AIVCはゼロボルトになる。
【００４０】
一方、遅延同期ループ111が活性化すれば制御信号PDLLOFFは論理ローとしてディスエーブルされる。制御信号PDLLOFFがディスエーブルされれば、基準電圧VREF、遅延同期ループ用基準電圧VREFP及び待機用内部電源電圧SIVCが共に従来のような電圧となる他、アクチブ用内部電源電圧AIVCが遅延同期ループ用基準電圧VREFPと同一の高い電圧となる。
【００４１】
以上のように、本発明の第1の実施の形態によれば、遅延同期ループ111が使われない場合には制御信号PDLLOFFがイネーブルされて、これによりアクチブ用内部電圧発生器151が非活性化するので不要な電力消耗が省かれる。
【００４２】
図7は、本発明の第2の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。図7に示すように、本発明の第2の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路は、遅延同期ループ701及び電圧供給部711を具備する。
【００４３】
遅延同期ループ701は、クロックとデータとの間のスキューを減少させる。電圧供給部711は、遅延同期ループ701が動作する場合には遅延同期ループ701が動作するのに必要な電圧を供給し、遅延同期ループ701が動作しない場合には非活性化する。
【００４４】
電圧供給部711は、基準電圧発生部721と内部電圧発生器731を具備する。基準電圧発生部721は、制御信号PDLLOFFを入力し、制御信号PDLLOFFがディスエーブルされれば遅延同期ループ用基準電圧VREFPを発生して遅延同期ループ701に供給し、制御信号PDLLOFFがイネーブルされれば非活性化する。基準電圧発生部721は、基準電圧発生器741、遅延同期ループ用基準電圧発生器761及びスイッチング手段751を具備する。基準電圧発生器741は基準電圧VREFを発生する。基準電圧発生器741は、図2に示す回路と回路構成及び動作が同一であるので、説明を省略する。
【００４５】
遅延同期ループ用基準電圧発生器761は、制御信号PDLLOFFと基準電圧VREFを入力し、制御信号PDLLOFFがディスエーブルされれば遅延同期ループ用基準電圧VREFPを発生し、制御信号PDLLOFFがイネーブルされれば非活性化する。遅延同期ループ用基準電圧発生器761は図8に詳細に示されている。
【００４６】
図8に示すように、遅延同期ループ用基準電圧発生器761は、差動増幅部801と論理部805を具備する。差動増幅部801は、図3に示す差動増幅部と回路構成及び動作が同一であるので説明を省略する。
【００４７】
論理部805は、信号P4KB、HITE、及び制御信号PDLLOFFを入力し、制御信号PDLLOFFが論理ハイの時、あるいは信号P4KBが論理ハイで信号HITEが論理ローの時に論理ハイを出力する。論理部805は、インバータ811〜813とNORゲート815及びNANDゲート816を具備する。インバータ811は信号P4KBを反転させる。NORゲート815はインバータ811の出力と信号HITEを入力し、両者の否定論理和を演算する。インバータ812はNORゲート815の出力を反転させる。NANDゲート816は、インバータ813により反転された制御信号PDLLOFFとインバータ812の出力を入力し、それらの否定論理積を演算して論理部805の出力として出力する。
【００４８】
制御信号PDLLOFFが論理ハイにイネーブルされれば、論理部805の出力が論理ハイになって差動増幅部801は非活性化するので遅延同期ループ用基準電圧VREFPは発生しない。
【００４９】
スイッチング手段751は、基準電圧発生器741と遅延同期ループ用基準電圧発生器761との間に連結されている。スイッチング手段751は、制御信号PDLLOFFに応答して基準電圧VREFを遅延同期ループ用基準電圧発生器761と遅延同期ループ701とに伝達する。スイッチング手段751は、制御信号PDLLOFFが制御電極に印加され、基準電圧VREFが入力電極に印加される伝送ゲートよりなる。
【００５０】
スイッチング手段751は、制御信号PDLLOFFが論理ハイにイネーブルされればターンオフされて、基準電圧VREFを遅延同期ループ用基準電圧発生器761と遅延同期ループ701に伝達せず、制御信号PDLLOFFが論理ローとしてディスエーブルされればターンオンされるので基準電圧VREFは遅延同期ループ用基準電圧発生器761と遅延同期ループ701に伝達される。
【００５１】
内部電圧発生器731は、制御信号PDLLOFFと遅延同期ループ用基準電圧VREFPを入力し、制御信号PDLLOFFがディスエーブルされれば内部電源電圧IVCを発生して遅延同期ループ701に供給し、制御信号PDLLOFFがイネーブルされれば非活性化する。内部電圧発生器731は図5に示すアクチブ用内部電圧発生器151と回路構成及び動作が同一なので説明を省略する。
【００５２】
図9は、図7に示す遅延同期ループ制御回路のタイミング図である。図9に示すように、遅延同期ループ701が使用されない時、即ち、非活性化される時、制御信号PDLLOFFは論理ハイとしてイネーブルされる。制御信号PDLLOFFがイネーブルされた場合、基準電圧VREFは電源電圧VCCの半分の電圧(VCC/2)を維持するが、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCはゼロボルトになる。即ち、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCは発生しない。
【００５３】
一方、遅延同期ループ701が活性化すれば、制御信号PDLLOFFは論理ローにディスエーブルされる。制御信号PDLLOFFがディスエーブルされた場合、基準電圧VREFが従来のような電圧となる他、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCが基準電圧VREFの2倍(2×VREF)の高い電圧となる。即ち、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCが発生する。
以上のように、本発明の第2の実施の形態によれば、遅延同期ループ701が使われない場合には、制御信号PDLLOFFがイネーブルされて遅延同期ループ用基準電圧発生器761と内部電圧発生器731が非活性化するので、不要な電力消耗が図1に示す回路より大幅に省かれる。
【００５４】
以上、特定の実施の形態を挙げて本発明を説明したが、該実施の形態は本発明の適用例に過ぎず、本発明の技術的思想の範囲を逸脱しない範囲で該実施の形態を変形し又は改良することができ、このような変形や改良も本発明の技術的範囲に含まれる。
【００５５】
【発明の効果】
本発明の半導体メモリ装置によれば、例えば、遅延同期ループが使われない時は遅延同期ループに直流電圧を供給する回路を非活性化することによち不要な電力消耗が大幅に省かれる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。
【図２】図1に示す基準電圧発生器の回路図である。
【図３】図1に示す遅延同期ループ用基準電圧発生器の回路図である。
【図４】図1に示す待機用内部電圧発生器の回路図である。
【図５】図1に示すアクチブ用内部電圧発生器の回路図である。
【図６】図1に示す遅延同期ループ制御回路のタイミング図である。
【図７】本発明の第2の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。
【図８】図7に示す遅延同期ループ用基準電圧発生器の回路図である。
【図９】図7に示す遅延同期ループ制御回路のタイミング図である。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に遅延同期ループ(DLL:Delay Locked Loop)を具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にダブルデータレート同期式DRAM半導体装置は、クロックとデータとの間のスキューを減少させるために、遅延同期ループを内蔵する。しかし、遅延同期ループは、パワーノイズに敏感に反応するため、データマージンを悪くする。従って、遅延同期ループは、パワーノイズを減少させるための遅延同期ループ専用のパワーパッドを分離して設けたり、内部電源電圧発生器と基準電圧発生器のような直流電圧発生器を内蔵したりして使用される。
【０００３】
しかしながら、遅延同期ループと直流電圧発生器を内蔵する半導体メモリ装置においては、遅延同期ループが使われない場合においても直流電圧発生器が動作し続けて、それによる不要な電力消耗が発生する。
【０００４】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、直流電圧発生器による不要な電力消耗を低減した半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記の技術的課題を達成するために本発明は、遅延同期ループ及び前記遅延同期ループが動作する場合には前記遅延同期ループが動作するのに必要な電圧を供給し、前記遅延同期ループが動作しない場合には非活性化される電圧供給部を具備し、これにより半導体メモリ装置の電力消耗を低減する。
【０００６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好適な実施の形態について詳細に説明する。
【０００７】
図1は、本発明の第１の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。図1に示す本発明の好適な実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路は、遅延同期ループ111、基準電圧発生器121、遅延同期ループ用基準電圧発生器131、待機用内部電圧発生器141及びアクチブ用内部電圧発生器151を具備する。
【０００８】
基準電圧発生器121は基準電圧VREFを発生する。基準電圧発生器121は図2に詳細に示されている。図2に示すように、基準電圧発生器121は、NMOSトランジスタ221〜229、抵抗211、212、PMOSトランジスタ231及びキャパシタ241を具備する。
【０００９】
抵抗211及び212は、直列に連結され、抵抗211に電源電圧VCCが印加される。
【００１０】
NMOSトランジスタ221〜229はノードN1と接地端GNDとの間に直列に連結されている。NMOSトランジスタ221〜227のゲートは、ノードN2に連結されており、NMOSトランジスタ221〜227はノードN2に発生する電圧により制御される。ノードN2には基準電圧VREFが発生する。従って、NMOSトランジスタ221〜227は、ある程度ターンオン状態に維持される。NMOSトランジスタ228及び229のゲートには電源電圧VCCが印加されるので、電源電圧VCCが印加される間は、NMOSトランジスタ228及び229はターンオン状態に維持される。NMOSトランジスタ221〜229は各々内部抵抗を有しているので、NMOSトランジスタ221〜229がターンオンされればNMOSトランジスタ221〜229は抵抗の役割をする。
【００１１】
PMOSトランジスタ231のゲートはノードN1に連結されている。従って、PMOSトランジスタ231はノードN1に発生する電圧により制御される。PMOSトランジスタ231は基準電圧VREFを制御する。キャパシタ241はノードN2と接地端GNDとの間に連結されNMOSトランジスタよりなる。キャパシタ241は基準電圧VREFに含まれた交流成分をバイパスさせる。
【００１２】
基準電圧VREFはノードN2に発生する。基準電圧VREFは、NMOSトランジスタ221〜229の各内部抵抗と抵抗211、212の値により決定される。基準電圧VREFが上昇すれば、NMOSトランジスタ221〜227のターンオンの度合（電流駆動能力）が大きくなる。するとノードN1の電圧が低くなり、それによってPMOSトランジスタ231のターンオンの度合が大きくなる。PMOSトランジスタ231のターンオンの度合が大きくなると基準電圧VREFが低くなる。基準電圧VREFが低くなればNMOSトランジスタ221〜227のターンオンの度合が小さくなり、PMOSトランジスタ231のターンオンの度合も小さくなるため、基準電圧VREFは再び上昇する。このような動作が反復されて基準電圧VREFは一定の電圧レベルに維持される。
【００１３】
遅延同期ループ用基準電圧発生器131は、基準電圧VREFを入力して遅延同期ループ用基準電圧VREFPを発生する。遅延同期ループ用基準電圧発生器131は図3に詳細に示されている。図3に示すように、遅延同期ループ用基準電圧発生器131は、差動増幅部301と論理部305を具備する。
【００１４】
差動増幅部301は、NMOSトランジスタ331〜334、PMOSトランジスタ311〜321及びキャパシタ331を具備する。キャパシタを構成するNMOSトランジスタ331のゲートに基準電圧VREFが印加され、ノードN3に遅延同期ループ用基準電圧VREFPが発生する。
【００１５】
NMOSトランジスタ333及び334は差動増幅部301の電流源としての役割をする。即ち、NMOSトランジスタ333及び334がターンオンされれば差動増幅部301は活性化し、NMOSトランジスタ333及び334がターンオフされれば差動増幅部301は非活性化する。NMOSトランジスタ333及び334のゲートには基準電圧VREFが印加される。従って、基準電圧VREFが遅延同期ループ用基準電圧発生器131に印加されれば差動増幅部301は活性化する。
【００１６】
PMOSトランジスタ318〜321は、ノードと接地端GNDとの間に直列に連結されている。PMOSトランジスタ320及び321のゲートは接地端GNDに連結されているので、該トランジスタは常にターンオン状態に維持される。PMOSトランジスタ318及び319のゲートは共通的にPMOSトランジスタ320のソースに連結されているので、PMOSトランジスタ318及び319は弱いターンオン状態に維持される。従ってPMOSトランジスタ318〜321は抵抗としての役割をする。
【００１７】
キャパシタ331は、ノードN3と接地端GNDとの間に連結されNMOSトランジスタよりなる。キャパシタ331は、遅延同期ループ用基準電圧VREFPに含まれた交流成分をバイパスさせる。
【００１８】
遅延同期ループ用基準電圧VREFPはノードN3に発生する。基準電圧VREFが印加されればNMOSトランジスタ331、333及び334がターンオンされてノードN4の電圧が接地端GNDレベルに低くなる。するとPMOSトランジスタ313がターンオンされてノードN3の電圧が上昇するので、遅延同期ループ用基準電圧VREFPが発生する。遅延同期ループ用基準電圧VREFPは、直列接続されたPMOSトランジスタ318〜321のPMOSトランジスタ318のソースに印加され、遅延同期ループ用基準電圧VREFPの半分の値がNMOSトランジスタ332のゲートに印加される。
【００１９】
NMOSトランジスタ332のゲートに印加される電圧は遅延同期ループ用基準電圧VREFPが上昇に伴って上昇し、遅延同期ループ用基準電圧VREFPが下降に伴って下降する。従って、遅延同期ループ用基準電圧VREFPが上昇してNMOSトランジスタ332のゲートに印加される電圧が上昇すれば、NMOSトランジスタ332のターンオンの度合が大きくなる。すると、PMOSトランジスタ311及び312のターンオンの度合が大きくなり、それによってノードN4の電圧が上昇するので、PMOSトランジスタ313のターンオンの度合が小さくなり、遅延同期ループ用基準電圧VREFPは低くなる。
【００２０】
遅延同期ループ用基準電圧VREFPが低くなればNMOSトランジスタ332のゲートに印加される電圧も低くなるので、NMOSトランジスタ332ターンオンの度合が小さくなる。すると、PMOSトランジスタ311及び312はターンオンの度合が小さくなり、それによってノードN4の電圧が低くなるので、PMOSトランジスタ313はターンオンの度合が高くなり、遅延同期ループ用基準電圧VREFPは上昇する。このような動作が反復して遅延同期ループ用基準電圧VREFPは一定に維持される。
【００２１】
PMOSトランジスタ314〜317は、電源電圧VCCとノードN3との間に直列に連結され、PMOSトランジスタ316のゲートには論理部305の出力が印加される。従って、論理部305の出力が論理ハイであればPMOSトランジスタ316はターンオフされて、PMOSトランジスタ314に印加される電源電圧VCCがPMOSトランジスタ315及び316を介してPMOSトランジスタ317に印加されることを防止し、論理部305の出力が論理ローであればPMOSトランジスタ316はターンオンされるので、PMOSトランジスタ314に印加される電源電圧VCCがPMOSトランジスタ315及び316を介してPMOSトランジスタ317に印加される。
【００２２】
PMOSトランジスタ317のゲートはノードN3に連結されている。従って、遅延同期ループ用基準電圧VREFPが上昇すると、PMOSトランジスタ317がターンオフされてPMOSトランジスタ317に印加される電源電圧VCCがノードN3に伝達されないので遅延同期ループ用基準電圧VREFPは上昇せず、遅延同期ループ用基準電圧VREFPが低くなればPMOSトランジスタ317はターンオンされるので、PMOSトランジスタ317に印加される電源電圧VCCがPMOSトランジスタ315及び316を介してノードN3に伝達されるので遅延同期ループ用基準電圧VREFPは上昇する。
【００２３】
論理部305は信号P4KB及びHITEを入力する。論理部305は、信号P4KB、HITEが各々論理ハイ、論理ローである時のみ論理ハイを出力する。論理部305は、信号P4KBを反転させるインバータ351と、インバータ351の出力と信号HITEを否定論理和を演算するNORゲート353とを具備する。
【００２４】
遅延同期ループ用基準電圧VREFPは、基準電圧VREFとその電圧レベルが異なる。例えば、遅延同期ループ用基準電圧VREFPは基準電圧VREFより高い。
【００２５】
待機用内部電圧発生器141は、基準電圧VREFと遅延同期ループ用基準電圧VREFPを入力して待機用内部電源電圧SIVCを発生する。待機用内部電圧発生器141は図4に詳細に示されている。図4に示すように、待機用内部電圧発生器141は差動増幅器を含み、PMOSトランジスタ411〜413とNMOSトランジスタ421〜426を具備する。
【００２６】
NMOSトランジスタ421のゲートに遅延同期ループ用基準電圧VREFPが印加され、ノードN5に待機用内部電源電圧SIVCが発生する。待機用内部電源電圧SIVCはNMOSトランジスタ422のゲートに印加される。NMOSトランジスタ423〜425は、NMOSトランジスタ421のソースと接地端GNDとの間に直列に連結され、待機用内部電圧発生器141の電流源としての役割をする。NMOSトランジスタ423〜425のゲートには基準電圧VREFが印加される。従って、基準電圧VREFが論理ハイであればNMOSトランジスタ423〜425がターンオンされるので待機用内部電圧発生器141は活性化し、基準電圧VREFが論理ローであればNMOSトランジスタ423〜425がターンオフされので待機用内部電圧発生器141は非活性化する。
【００２７】
待機用内部電圧発生器141の動作を説明する。基準電圧VREFと遅延同期ループ用基準電圧VREFPが印加されると、NMOSトランジスタ421、423〜425がターンオンされるのでノードN6の電圧が接地端GNDレベルまで低くなる。すると、PMOSトランジスタ413がターンオンされるので待機用内部電源電圧SIVCが発生する。
【００２８】
待機用内部電源電圧SIVCが上昇すると、NMOSトランジスタ422のターンオンの度合が大きくなり、それによってPMOSトランジスタ411及び412のターンオンの度合も大きくなる。すると、ノードN6の電圧が上昇してPMOSトランジスタ413のターンオンの度合が小さくなって待機用内部電源電圧SIVCは低くなる。NMOSトランジスタ426は、待機用内部電源電圧SIVCが上昇するとターンオンの度合が大きくなり、これにより待機用内部電源電圧SIVCの上昇が抑えられる。
【００２９】
待機用内部電源電圧SIVCが低くなると、NMOSトランジスタ421がNMOSトランジスタ422よりターンオンの度合が大きくなり、それによってノードN6の電圧が低くなり、PMOSトランジスタ413のターンオンの度合が大きくなる。以上のような動作が反復されて待機用内部電源電圧SIVCは一定に維持される。
【００３０】
アクチブ用内部電圧発生器151は、制御信号PDLLOFFと遅延同期ループ用基準電圧VREFPを入力してアクチブ用内部電源電圧AIVCを発生する。アクチブ用内部電圧発生器151は図5に詳細に示されている。図5に示すように、アクチブ用内部電圧発生器151は、差動増幅器を含み、差動増幅部511と制御部521を具備する。
【００３１】
差動増幅部511は、PMOSトランジスタ531〜534とNMOSトランジスタ541〜548を具備する。NMOSトランジスタ541のゲートに遅延同期ループ用基準電圧VREFPが印加され、ノードN7にアクチブ用内部電源電圧AIVCが発生する。アクチブ用内部電源電圧AIVCは、NMOSトランジスタ542のゲートに印加される。NMOSトランジスタ543〜545は、ノードN9と接地端GNDとの間に直列に連結され、NMOSトランジスタ546〜548は、ノードN9と接地端GNDとの間に直列に連結されている。
【００３２】
NMOSトランジスタ546〜548は、制御部521の出力に応答してアクチブ用内部電圧発生器151の電流源としての役割をする。即ち、制御部521の出力が論理ハイであれば、NMOSトランジスタ546〜548がターンオンされるのでアクチブ用内部電圧発生器151は活性化され、制御部521の出力が論理ローであれば、NMOSトランジスタ546〜548がターンオフされるのでアクチブ用内部電圧発生器151は非活性化される。
【００３３】
制御部521は、制御信号PDLLOFFを反転させるインバータよりなり、電源電圧VCCと接地端GNDとの間に直列に連結されたPMOSトランジスタ551とNMOSトランジスタ553とを具備する。PMOSトランジスタ551とNMOSトランジスタ553のゲートには制御信号PDLLOFFが印加される。従って、制御信号PDLLOFFが論理ハイであればNMOSトランジスタ553がターンオンされて制御部521の出力は論理ローになり、制御信号PDLLOFFが論理ローであればPMOSトランジスタ551がターンオンされて制御部521の出力は論理ハイになる。即ち、制御信号PDLLOFFが論理ローにディスエーブルされれば差動増幅部511は活性化し、制御信号PDLLOFFが論理ハイにイネーブルされれば差動増幅部511は非活性化する。
【００３４】
制御部521の出力はPMOSトランジスタ533のゲートにも印加される。従って、制御部521の出力が論理ハイであればPMOSトランジスタ533はターンオフされ、制御部521の出力が論理ローであればPMOSトランジスタ533はターンオンされて、電源電圧VCCをPMOSトランジスタ534のゲートに印加し、PMOSトランジスタ534をターンオフさせてアクチブ用内部電源電圧AIVCの発生を抑える。即ち、制御信号PDLLOFFが論理ハイであればアクチブ用内部電源電圧AIVCは発生しない。
【００３５】
アクチブ用内部電圧発生器151の動作を説明する。制御信号PDLLOFFがディスエーブルされた状態で遅延同期ループ用基準電圧VREFPが差動増幅部511に印加されれば、NMOSトランジスタ541がターンオンされるのでノードN8の電圧が接地端GNDレベルまで低くなる。すると、PMOSトランジスタ534がターンオンされるので電源電圧VCCがノードN7に印加されてアクチブ用内部電源電圧AIVCが発生する。
【００３６】
アクチブ用内部電源電圧AIVCが上昇すればNMOSトランジスタ542がターンオンされ、それによってPMOSトランジスタ531、532がターンオンされる。すると、ノードN8の電圧が上昇してPMOSトランジスタ534のターンオンの度合が小さくなる。従って、アクチブ用内部電源電圧AIVCは低くなる。
【００３７】
アクチブ用内部電源電圧AIVCが低くなればNMOSトランジスタ541がNMOSトランジスタ542よりターンオンの度合が大きくなり、それによってノードN8の電圧が低くなってPMOSトランジスタ534のターンオンの度合が高くなる。従って、アクチブ用内部電源電圧AIVCは再び上昇する。以上のような動作が反復されてアクチブ用内部電源電圧AIVCは一定に維持される。
【００３８】
遅延同期ループ111は、データとクロックのスキューを減少させるためのものであって、基準電圧VREF、遅延同期ループ用基準電圧VREFP、待機用内部電源電圧SIVC及びアクチブ用内部電源電圧AIVCを入力して動作する。
【００３９】
図6は、図1に示す遅延同期ループ制御回路のタイミング図である。図6に示すように、遅延同期ループ111が使用されない時、即ち、非活性化される時は、制御信号PDLLOFFが論理ハイにイネーブルされる。制御信号PDLLOFFがイネーブルされた時、基準電圧VREFは、電源電圧VCCの半分の電圧(VCC/2)を維持し、遅延同期ループ用基準電圧VREFPと待機用内部電源電圧SIVCは各々基準電圧VREFの2倍の電圧を維持するが、アクチブ用内部電源電圧AIVCはゼロボルトになる。
【００４０】
一方、遅延同期ループ111が活性化すれば制御信号PDLLOFFは論理ローとしてディスエーブルされる。制御信号PDLLOFFがディスエーブルされれば、基準電圧VREF、遅延同期ループ用基準電圧VREFP及び待機用内部電源電圧SIVCが共に従来のような電圧となる他、アクチブ用内部電源電圧AIVCが遅延同期ループ用基準電圧VREFPと同一の高い電圧となる。
【００４１】
以上のように、本発明の第1の実施の形態によれば、遅延同期ループ111が使われない場合には制御信号PDLLOFFがイネーブルされて、これによりアクチブ用内部電圧発生器151が非活性化するので不要な電力消耗が省かれる。
【００４２】
図7は、本発明の第2の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。図7に示すように、本発明の第2の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路は、遅延同期ループ701及び電圧供給部711を具備する。
【００４３】
遅延同期ループ701は、クロックとデータとの間のスキューを減少させる。電圧供給部711は、遅延同期ループ701が動作する場合には遅延同期ループ701が動作するのに必要な電圧を供給し、遅延同期ループ701が動作しない場合には非活性化する。
【００４４】
電圧供給部711は、基準電圧発生部721と内部電圧発生器731を具備する。基準電圧発生部721は、制御信号PDLLOFFを入力し、制御信号PDLLOFFがディスエーブルされれば遅延同期ループ用基準電圧VREFPを発生して遅延同期ループ701に供給し、制御信号PDLLOFFがイネーブルされれば非活性化する。基準電圧発生部721は、基準電圧発生器741、遅延同期ループ用基準電圧発生器761及びスイッチング手段751を具備する。基準電圧発生器741は基準電圧VREFを発生する。基準電圧発生器741は、図2に示す回路と回路構成及び動作が同一であるので、説明を省略する。
【００４５】
遅延同期ループ用基準電圧発生器761は、制御信号PDLLOFFと基準電圧VREFを入力し、制御信号PDLLOFFがディスエーブルされれば遅延同期ループ用基準電圧VREFPを発生し、制御信号PDLLOFFがイネーブルされれば非活性化する。遅延同期ループ用基準電圧発生器761は図8に詳細に示されている。
【００４６】
図8に示すように、遅延同期ループ用基準電圧発生器761は、差動増幅部801と論理部805を具備する。差動増幅部801は、図3に示す差動増幅部と回路構成及び動作が同一であるので説明を省略する。
【００４７】
論理部805は、信号P4KB、HITE、及び制御信号PDLLOFFを入力し、制御信号PDLLOFFが論理ハイの時、あるいは信号P4KBが論理ハイで信号HITEが論理ローの時に論理ハイを出力する。論理部805は、インバータ811〜813とNORゲート815及びNANDゲート816を具備する。インバータ811は信号P4KBを反転させる。NORゲート815はインバータ811の出力と信号HITEを入力し、両者の否定論理和を演算する。インバータ812はNORゲート815の出力を反転させる。NANDゲート816は、インバータ813により反転された制御信号PDLLOFFとインバータ812の出力を入力し、それらの否定論理積を演算して論理部805の出力として出力する。
【００４８】
制御信号PDLLOFFが論理ハイにイネーブルされれば、論理部805の出力が論理ハイになって差動増幅部801は非活性化するので遅延同期ループ用基準電圧VREFPは発生しない。
【００４９】
スイッチング手段751は、基準電圧発生器741と遅延同期ループ用基準電圧発生器761との間に連結されている。スイッチング手段751は、制御信号PDLLOFFに応答して基準電圧VREFを遅延同期ループ用基準電圧発生器761と遅延同期ループ701とに伝達する。スイッチング手段751は、制御信号PDLLOFFが制御電極に印加され、基準電圧VREFが入力電極に印加される伝送ゲートよりなる。
【００５０】
スイッチング手段751は、制御信号PDLLOFFが論理ハイにイネーブルされればターンオフされて、基準電圧VREFを遅延同期ループ用基準電圧発生器761と遅延同期ループ701に伝達せず、制御信号PDLLOFFが論理ローとしてディスエーブルされればターンオンされるので基準電圧VREFは遅延同期ループ用基準電圧発生器761と遅延同期ループ701に伝達される。
【００５１】
内部電圧発生器731は、制御信号PDLLOFFと遅延同期ループ用基準電圧VREFPを入力し、制御信号PDLLOFFがディスエーブルされれば内部電源電圧IVCを発生して遅延同期ループ701に供給し、制御信号PDLLOFFがイネーブルされれば非活性化する。内部電圧発生器731は図5に示すアクチブ用内部電圧発生器151と回路構成及び動作が同一なので説明を省略する。
【００５２】
図9は、図7に示す遅延同期ループ制御回路のタイミング図である。図9に示すように、遅延同期ループ701が使用されない時、即ち、非活性化される時、制御信号PDLLOFFは論理ハイとしてイネーブルされる。制御信号PDLLOFFがイネーブルされた場合、基準電圧VREFは電源電圧VCCの半分の電圧(VCC/2)を維持するが、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCはゼロボルトになる。即ち、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCは発生しない。
【００５３】
一方、遅延同期ループ701が活性化すれば、制御信号PDLLOFFは論理ローにディスエーブルされる。制御信号PDLLOFFがディスエーブルされた場合、基準電圧VREFが従来のような電圧となる他、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCが基準電圧VREFの2倍(2×VREF)の高い電圧となる。即ち、遅延同期ループ用基準電圧VREFPと内部電源電圧IVCが発生する。
以上のように、本発明の第2の実施の形態によれば、遅延同期ループ701が使われない場合には、制御信号PDLLOFFがイネーブルされて遅延同期ループ用基準電圧発生器761と内部電圧発生器731が非活性化するので、不要な電力消耗が図1に示す回路より大幅に省かれる。
【００５４】
以上、特定の実施の形態を挙げて本発明を説明したが、該実施の形態は本発明の適用例に過ぎず、本発明の技術的思想の範囲を逸脱しない範囲で該実施の形態を変形し又は改良することができ、このような変形や改良も本発明の技術的範囲に含まれる。
【００５５】
【発明の効果】
本発明の半導体メモリ装置によれば、例えば、遅延同期ループが使われない時は遅延同期ループに直流電圧を供給する回路を非活性化することによち不要な電力消耗が大幅に省かれる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。
【図２】図1に示す基準電圧発生器の回路図である。
【図３】図1に示す遅延同期ループ用基準電圧発生器の回路図である。
【図４】図1に示す待機用内部電圧発生器の回路図である。
【図５】図1に示すアクチブ用内部電圧発生器の回路図である。
【図６】図1に示す遅延同期ループ制御回路のタイミング図である。
【図７】本発明の第2の実施の形態に係る半導体メモリ装置の遅延同期ループ制御回路のブロック図である。
【図８】図7に示す遅延同期ループ用基準電圧発生器の回路図である。
【図９】図7に示す遅延同期ループ制御回路のタイミング図である。
Claims (7)
- 遅延同期ループと、
前記遅延同期ループが動作しない場合にイネーブルされる制御信号を入力し、前記制御信号がディスエーブルされた場合は遅延同期ループ用基準電圧を発生して前記遅延同期ループに供給し、前記制御信号がイネーブルされた場合は非活性化される基準電圧発生部と、
前記制御信号と前記遅延同期ループ用基準電圧を入力し、前記制御信号がディスエーブルされた場合は内部電源電圧を発生して前記遅延同期ループに供給し、前記制御信号がイネーブルされた場合は非活性化される内部電圧発生器と、
を具備することを特徴とする半導体メモリ装置。 - 前記基準電圧発生部は、
前記遅延同期ループ用基準電圧と電圧レベルが異なる基準電圧を発生する基準電圧発生器と、
前記制御信号と前記基準電圧を入力し、前記制御信号がディスエーブルされた場合は前記遅延同期ループ用基準電圧を発生し、前記制御信号がイネーブルされた場合は非活性化される遅延同期ループ用基準電圧発生器と、
前記基準電圧発生器と前記遅延同期ループ用基準電圧発生器との間に連結され、前記制御信号に応答して前記基準電圧を前記遅延同期ループ用基準電圧発生器に伝送するスイッチング手段と、
を具備することを特徴とする請求項１に記載の半導体メモリ装置。 - 前記スイッチング手段は伝送ゲートであることを特徴とする請求項２に記載の半導体メモリ装置。
- 前記遅延同期ループ用基準電圧発生器は、
前記基準電圧を入力して前記遅延同期ループ用基準電圧を発生する差動増幅部と、
前記制御信号を入力し、前記制御信号がイネーブルされた場合は前記差動増幅部を非活性化させて前記遅延同期ループ用基準電圧の発生を抑制する論理部と、
を具備することを特徴とする請求項２に記載の半導体メモリ装置。 - 前記内部電圧発生器は、
前記遅延同期ループ用基準電圧を入力して前記内部電源電圧を発生する差動増幅部と、
前記制御信号を入力し、前記制御信号がイネーブルされた場合に前記差動増幅部を非活性化させて前記内部電源電圧の発生を抑制する制御部と、
を具備することを特徴とする請求項１に記載の半導体メモリ装置。 - 前記制御部はＣＭＯＳよりなることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、ダブルデータレート同期式ＤＲＡＭ半導体装置であることを特徴とする請求項１に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-23686 | 1998-06-23 | ||
| KR1019980023686A KR100295045B1 (ko) | 1998-06-23 | 1998-06-23 | 지연동기루프(dll)를구비한반도체메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021171A JP2000021171A (ja) | 2000-01-21 |
| JP3879892B2 true JP3879892B2 (ja) | 2007-02-14 |
Family
ID=19540482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07855199A Expired - Fee Related JP3879892B2 (ja) | 1998-06-23 | 1999-03-23 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6101137A (ja) |
| JP (1) | JP3879892B2 (ja) |
| KR (1) | KR100295045B1 (ja) |
| TW (1) | TW454333B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4268726B2 (ja) * | 1999-05-31 | 2009-05-27 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3376960B2 (ja) * | 1999-06-01 | 2003-02-17 | 日本電気株式会社 | 半導体記憶装置およびそれを用いたシステム |
| US6765976B1 (en) | 2000-03-29 | 2004-07-20 | G-Link Technology | Delay-locked loop for differential clock signals |
| US6525577B2 (en) * | 2000-12-08 | 2003-02-25 | International Business Machines Corporation | Apparatus and method for reducing skew of a high speed clock signal |
| KR100422585B1 (ko) * | 2001-08-08 | 2004-03-12 | 주식회사 하이닉스반도체 | 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 |
| US6944040B1 (en) | 2001-12-28 | 2005-09-13 | Netlogic Microsystems, Inc. | Programmable delay circuit within a content addressable memory |
| US6650575B1 (en) | 2001-12-28 | 2003-11-18 | Netlogic Microsystems, Inc. | Programmable delay circuit within a content addressable memory |
| US6677804B2 (en) * | 2002-02-11 | 2004-01-13 | Micron Technology, Inc. | Dual bandgap voltage reference system and method for reducing current consumption during a standby mode of operation and for providing reference stability during an active mode of operation |
| DE10215583B4 (de) * | 2002-04-10 | 2008-09-11 | Qimonda Ag | Spannungsgeneratorvorrichtung und Steuerverfahren |
| KR100468727B1 (ko) * | 2002-04-19 | 2005-01-29 | 삼성전자주식회사 | 지연 동기 루프의 지연 라인 제어 회로 |
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| DE10356420A1 (de) * | 2002-12-02 | 2004-06-24 | Samsung Electronics Co., Ltd., Suwon | Spannungsgeneratorschaltung |
| KR100560297B1 (ko) * | 2003-10-29 | 2006-03-10 | 주식회사 하이닉스반도체 | 지연고정루프용 전원 공급 회로를 구비한 반도체 소자 |
| KR100670700B1 (ko) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 지연고정루프의 전원공급회로 |
| US7193920B2 (en) * | 2004-11-15 | 2007-03-20 | Hynix Semiconductor Inc. | Semiconductor memory device |
| JP4775141B2 (ja) * | 2005-09-29 | 2011-09-21 | 株式会社ハイニックスセミコンダクター | 遅延固定ループ回路 |
| KR100702766B1 (ko) | 2005-12-07 | 2007-04-03 | 주식회사 하이닉스반도체 | 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법 |
| KR100761401B1 (ko) * | 2006-09-28 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
| KR100868013B1 (ko) * | 2007-01-08 | 2008-11-11 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
| JP2008206035A (ja) * | 2007-02-22 | 2008-09-04 | Elpida Memory Inc | Ｐｌｌ回路 |
| KR101101419B1 (ko) * | 2009-12-28 | 2012-01-02 | 삼성전기주식회사 | 베어링 어셈블리 및 이를 이용한 스핀들 모터 |
| KR101657339B1 (ko) * | 2013-05-22 | 2016-09-19 | 매그나칩 반도체 유한회사 | Dll 동작 모드 제어회로 및 그 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
| US5157277A (en) * | 1990-12-28 | 1992-10-20 | Compaq Computer Corporation | Clock buffer with adjustable delay and fixed duty cycle output |
| TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
-
1998
- 1998-06-23 KR KR1019980023686A patent/KR100295045B1/ko not_active IP Right Cessation
-
1999
- 1999-01-18 TW TW088100714A patent/TW454333B/zh not_active IP Right Cessation
- 1999-03-23 JP JP07855199A patent/JP3879892B2/ja not_active Expired - Fee Related
- 1999-06-23 US US09/338,545 patent/US6101137A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6101137A (en) | 2000-08-08 |
| JP2000021171A (ja) | 2000-01-21 |
| TW454333B (en) | 2001-09-11 |
| KR20000002777A (ko) | 2000-01-15 |
| KR100295045B1 (ko) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3879892B2 (ja) | 半導体メモリ装置 | |
| JP3945791B2 (ja) | 半導体装置のパワーアップ検出回路 | |
| JP4277133B2 (ja) | 半導体メモリ素子のパワーアップ信号発生装置 | |
| JP4226971B2 (ja) | パワーオンリセット回路とその方法 | |
| KR970005128B1 (ko) | 파워 온 검출 회로 | |
| JPH06259967A (ja) | 半導体メモリ装置のアドレス転移検出回路 | |
| JP2868727B2 (ja) | 半導体装置のパワーアップリセット信号発生回路 | |
| JP2006236579A (ja) | 半導体メモリ装置 | |
| JP2003051187A (ja) | 内部電源電圧発生装置 | |
| JPH10312683A (ja) | 半導体メモリ素子の電圧調整回路 | |
| JPH0917181A (ja) | 半導体メモリ装置の定電圧発生回路 | |
| US5990708A (en) | Differential input buffer using local reference voltage and method of construction | |
| JP3778398B2 (ja) | 半導体メモリ装置の内部電圧制御回路 | |
| US7545128B2 (en) | Regulator circuit | |
| JPH0933576A (ja) | 電源供給感知回路 | |
| KR100379555B1 (ko) | 반도체 소자의 내부 전원 발생기 | |
| KR100270957B1 (ko) | 반도체 메모리 장치의 내부 전원전압 변환회로 | |
| US6636451B2 (en) | Semiconductor memory device internal voltage generator and internal voltage generating method | |
| JPH06131869A (ja) | 半導体装置 | |
| JP3677322B2 (ja) | 内部電源回路 | |
| JP2002258956A (ja) | 電圧制御回路 | |
| KR20050118751A (ko) | 파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치 | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| KR0182949B1 (ko) | 파워-업 구동회로의 안정적인 파워-업 구동방법 | |
| KR101051794B1 (ko) | 멀티 레벨 입/출력 회로, 중간전위 발생 회로 및 전위비교 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050812 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051114 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060214 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |