KR20000002777A - 지연동기루프(dll)를 구비한 반도체 메모리장치 - Google Patents

지연동기루프(dll)를 구비한 반도체 메모리장치 Download PDF

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Abstract

본 발명은 지연동기루프(Delayed Locked Loop)를 구비한 반도체 메모리 장치를 개시한다. 본 발명은 지연동기루프 및 전압 공급부를 구비한다. 지연동기루프는 클럭(clock)과 데이터간의 스큐(skew)를 감소시킨다. 전압 공급부는 지연동기루프가 동작할 경우에는 지연동기루프가 동작하는데 필요한 전압을 공급하며 지연동기루프가 동작하지 않을 경우에는 비활성화된다.

Description

지연동기루프(ＤＬＬ)를 구비한 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 지연동기루프를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 더블 데이터 레이트(Double Data Rate) 동기식 디램(Synchronous DRAM) 반도체 장치는 클럭과 데이터간의 스큐를 감소시키기 위하여 지연동기루프(Delayed Locked Loop)를 내장한다. 상기 지연동기루프는 파워 노이즈(power noise)에 민감한 반응을 하기 때문에 데이터 마진(data margin)을 나쁘게한다. 따라서, 상기 파워 노이즈를 감소시키기 위하여 지연동기루프 전용으로 파워 패드(pad)를 분리하거나 또는 내부 전원 전압 발생기와 기준 전압 발생기와 같은 직류 전압 발생기를 내장하여 사용한다.
상술한 바와 같이 지연동기루프와 직류 전압 발생기를 내장하는 반도체 메모리 장치에 있어서, 상기 지연동기루프가 사용되지않더라도 상기 직류 전압 발생기는 계속 동작을 하게 되어 그로 인한 불필요한 전력 소모가 발생한다.
따라서, 본 발명이 이루고자하는 기술적 과제는 직류 전압 발생기로 인한 불필요한 전력 소모가 감소되는 반도체 메모리 장치를 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 지연동기루프 제어 회로의 블록도.
도 2는 상기 도 1에 도시된 기준 전압 발생기의 회로도.
도 3은 상기 도 1에 도시된 지연동기루프용 기준 전압 발생기의 회로도.
도 4는 상기 도 1에 도시된 대기용 내부 전압 발생기의 회로도.
도 5는 상기 도 1에 도시된 액티브(active)용 내부 전압 발생기의 회로도.
도 6은 상기 도 1에 도시된 지연동기루프 제어 회로의 타이밍도.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 지연동기루프 제어 회로의 블록도.
도 8은 상기 도 7에 도시된 지연동기루프용 기준 전압 발생기의 회로도.
도 9는 상기 도 7에 도시된 지연동기루프 제어 회로의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은, 지연동기루프 및 상기 지연동기루프가 동작할 경우에는 상기 지연동기루프가 동작하는데 필요한 전압을 공급하며 상기 지연동기루프가 동작하지 않을 경우에는 비활성화되는 전압 공급부를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 전압 공급부는 상기 지연동기루프가 동작하지 않을 경우에 인에이블되는 제어 신호에 응답하여 비활성화되며, 상기 제어 신호를 입력하고 상기 제어 신호가 디세이블되면 지연동기루프용 기준 전압을 발생하여 상기 지연동기루프에 공급하며 상기 제어 신호가 인에이블(enable)되면 비활성화되는 기준 전압 발생부, 및 상기 제어 신호와 상기 지연동기루프용 기준 전압을 입력하고 상기 제어 신호가 디세이블(disable)되면 내부 전원 전압을 발생하여 상기 지연동기루프에 공급하고 상기 제어 신호가 인에이블되면 비활성화되는 내부 전압 발생기를 구비한다.
바람직하기는 또한, 상기 전압 공급부는 상기 지연동기루프용 기준 전압과 전압 레벨이 틀린 기준 전압을 발생하는 기준 전압 발생기, 상기 제어 신호와 상기 기준 전압을 입력하며 상기 제어 신호가 디세이블되면 상기 지연동기루프용 기준 전압을 발생하고 상기 제어 신호가 인에이블되면 비활성화되는 지연동기루프용 기준 전압 발생기, 및 상기 기준 전압 발생기와 상기 지연동기루프용 기준 전압 발생기 사이에 연결되며 상기 제어 신호에 응답하여 상기 기준 전압을 상기 지연동기루프용 기준 전압 발생기로 전송하는 스위칭(switching) 수단을 구비한다. 상기 스위칭 수단은 전송 게이트이다.
상기 본 발명에 의하여 반도체 메모리 장치의 전력 소모가 감소된다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 지연동기루프 제어 회로의 블록도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 지연동기루프 제어 회로는 지연동기루프(111), 기준 전압 발생기(121), 지연동기루프용 기준 전압 발생기(131), 대기용 내부 전압 발생기(141) 및 액티브용 내부 전압 발생기(151)를 구비한다.
기준 전압 발생기(121)는 기준 전압(VREF)을 발생한다. 기준 전압 발생기(121)는 도 2에 상세히 도시되어있다. 도 2를 참조하면, 기준 전압 발생기(121)는 NMOS 트랜지스터들221∼229), 저항들(211,212), PMOS 트랜지스터(231) 및 캐피시터(241)를 구비한다.
저항들(211,212)은 직렬로 연결되며 저항(211)에 전원 전압(VCC)이 인가된다.
NMOS 트랜지스터들(221∼229)은 노드(N1)와 접지단(GND) 사이에 직렬로 연결된다. NMOS 트랜지스터들(221∼227)의 게이트들은 노드(N2)에 연결되므로 NMOS 트랜지스터들(221∼227)은 노드(N2)에 발생하는 전압에 의해 게이팅(gating)된다. 노드(N2)로부터 기준 전압(VREF)이 발생한다. 따라서 NMOS 트랜지스터들(221∼227)은 어느 정도 턴온 상태로 유지된다. NMOS 트랜지스터들(228,229)의 게이트들에는 전원 전압(VCC)이 인가되므로 전원 전압(VCC)이 인가되는 동안 NMOS 트랜지스터들(228,229)은 턴온(turn-on) 상태로 유지된다. NMOS 트랜지스터들(221∼229)은 각각 내부 저항을 가지고 있으므로 NMOS 트랜지스터들(221∼229)이 턴온되면 NMOS 트랜지스터들(221∼229)은 저항 역할을 한다.
PMOS 트랜지스터(231)의 게이트는 노드(node)(N1)에 연결되어있다. 따라서, PMOS 트랜지스터(231)는 노드(N1)에 발생하는 전압에 의해 게이팅(gating)된다. PMOS 트랜지스터(231)는 기준 전압(VREF)을 제어한다. 캐패시터(241)는 노드(N2)와 접지단(GND) 사이에 연결되며 NMOS 트랜지스터로 구성한다. 캐패시터(241)는 기준 전압(VREF)에 포함된 교류 성분을 바이패스(bypass)시킨다.
기준 전압(VREF)은 노드(N2)에서 발생한다. 기준 전압(VREF)은 NMOS 트랜지스터들(221∼229)의 각 내부 저항과 저항들(211,212)의 값에 의해 결정된다. 기준 전압(VREF)이 상승하면 NMOS 트랜지스터들(221∼227)이 많이 턴온된다. 그러면 노드(N1)의 전압이 낮아지고 그로 인하여 PMOS 트랜지스터(231)는 많이 턴온된다. PMOS 트랜지스터(231)가 많이 턴온되면 기준 전압(VREF)은 낮아진다. 기준 전압(VREF)이 낮아지면 NMOS 트랜지스터들(221∼227)은 다시 적게 턴온되고 그로 인하여 PMOS 트랜지스터(231)도 적게 턴온되므로 기준 전압(VREF)은 다시 상승한다. 이와 같은 동작이 반복되어서 기준 전압(VREF)은 일정한 전압 레벨로 유지된다.
지연동기루프용 기준 전압 발생기(131)는 기준 전압(VREF)을 입력하여 지연동기루프용 기준 전압(VREFP)을 발생한다. 지연동기루프용 기준 전압 발생기(131)는 도 3에 상세히 도시되어있다. 도 3을 참조하면, 지연동기루프용 기준 전압 발생기(131)는 차동 증폭부(301)와 논리부(305)를 구비한다.
차동 증폭부(301)는 NMOS 트랜지스터들(331∼334), PMOS 트랜지스터들(311∼321) 및 캐패시터(331)를 구비한다. NMOS 트랜지스터(331)의 게이트에 기준 전압(VREF)이 인가되고 노드(N3)로부터 지연동기루프용 기준 전압(VREFP)이 발생한다. NMOS 트랜지스터들(333,334)은 차동 증폭부(301)의 전류원 역할을 한다. 즉, NMOS 트랜지스터들(333,334)이 턴온되면 차동 증폭부(301)는 활성화되고, NMOS 트랜지스터들(333,334)이 턴오프(turn-off)되면 차동 증폭부(301)는 비활성화된다. NMOS 트랜지스터들(333,334)의 게이트들에 기준 전압(VREF)이 인가된다. 따라서 기준 전압(VREF)이 지연동기루프용 기준 전압 발생기(131)에 인가되면 차동 증폭부(301)는 활성화된다. PMOS 트랜지스터들(318∼321)은 노드와 접지단(GND) 사이에 직렬로 연결된다. PMOS 트랜지스터들(320,321)의 게이트들은 접지단(GND)에 연결되므로 항상 턴온 상태로 유지된다. PMOS 트랜지스터들(318,319)의 게이트들은 공통으로 PMOS 트랜지스터(320)의 소오스에 연결되므로 PMOS 트랜지스터들(318,319)도 약하게 턴온 상태로 유지된다. 따라서 PMOS 트랜지스터들(318∼321)은 저항 역할을 한다.
캐패시터(331)는 노드(N3)와 접지단(GND) 사이에 연결되며 NMOS 트랜지스터로 구성한다. 캐패시터(331)는 지연동기루프용 기준 전압(VREFP)에 포함된 교류 성분을 바이패스시킨다.
지연동기루프용 기준 전압(VREFP)은 노드(N3)에서 발생한다. 기준 전압(VREF)이 인가되면 NMOS 트랜지스터들(331,333,334)이 턴온되어 노드(N4)의 전압이 접지단(GND) 레벨로 낮아진다. 그러면 PMOS 트랜지스터(313)가 턴온되어 노드(N3)의 전압이 상승하게되므로 지연동기루프용 기준 전압(VREFP)이 발생한다. 지연동기루프용 기준 전압(VREFP)은 PMOS 트랜지스터들(318∼321)에 인가되고 지연동기루프용 기준 전압(VREFP)의 절반 값이 NMOS 트랜지스터(332)의 게이트에 인가된다.
NMOS 트랜지스터(332)의 게이트에 인가되는 전압은 지연동기루프용 기준 전압(VREFP)이 상승하면 상승하고, 지연동기루프용 기준 전압(VREFP)이 낮아지면 낮아진다. 따라서, 지연동기루프용 기준 전압(VREFP)이 상승하여 NMOS 트랜지스터(332)의 게이트에 인가되는 전압이 상승하면 NMOS 트랜지스터(332)는 많이 턴온된다. 그러면 PMOS 트랜지스터들(311,312)이 턴온되고 그로 인하여 노드(N4)의 전압이 상승하게 되므로 PMOS 트랜지스터(313)는 턴오프되어 지연동기루프용 기준 전압(VREFP)은 낮아진다. 지연동기루프용 기준 전압(VREFP)이 낮아지면 NMOS 트랜지스터(332)의 게이트에 인가되는 전압도 낮아지므로 NMOS 트랜지스터(332)는 적게 턴온된다. 그러면 PMOS 트랜지스터들(311,312)은 턴오프되고 그로 인하여 노드(N4)의 전압이 낮아지게 되므로 PMOS 트랜지스터(313)는 턴온되어 지연동기루프용 기준 전압(VREFP)은 상승한다. 이와 같은 동작이 반복되어 지연동기루프용 기준 전압(VREFP)은 일정하게 유지된다.
PMOS 트랜지스터들(314∼317)은 전원 전압(VCC)과 노드(N3) 사이에 직렬로 연결되고, PMOS 트랜지스터(316)의 게이트에는 논리부(305)의 출력이 인가된다. 따라서, 논리부(305)의 출력이 논리 하이(high)이면 PMOS 트랜지스터(316)는 턴오프되어서 PMOS 트랜지스터(314)에 인가되는 전원 전압(VCC)이 PMOS 트랜지스터(317)에 인가되는 것을 막고, 논리부(305)의 출력이 논리 로우(low)이면 PMOS 트랜지스터(316)는 턴온되므로 PMOS 트랜지스터(314)에 인가되는 전원 전압(VCC)이 PMOS 트랜지스터(317)에 인가되게 한다. PMOS 트랜지스터(317)의 게이트는 노드(N3)에 연결되어있다. 따라서, 지연동기루프용 기준 전압(VREFP)이 상승하면 PMOS 트랜지스터(317)가 턴오프되어 PMOS 트랜지스터(317)에 인가되는 전원 전압(VCC)이 노드(N3)로 전달되지 못하게되므로 지연동기루프용 기준 전압(VREFP)은 상승하지 못하게 되고, 지연동기루프용 기준 전압(VREFP)이 낮아지면 PMOS 트랜지스터(317)는 턴온되므로 PMOS 트랜지스터(317)에 인가되는 전원 전압(VCC)이 노드(N3)로 전달되지 않게 되어서 지연동기루프용 기준 전압(VREFP)은 상승한다.
논리부(305)는 신호들(P4KB,HITE)을 입력한다. 논리부(305)는 신호들(P4KB,HITE)이 각각 논리 하이(high)와 논리 로우일 때만 논리 하이를 출력한다. 논리부(305)는 신호(P4KB)를 반전시키는 인버터(351)와, 인버터(351)의 출력과 신호(HITE)를 부정 논리합하는 노아 게이트(NOR Gate)(353)를 구비한다.
지연동기루프용 기준 전압(VREFP)은 기준 전압(VREF)과 그 전압 레벨이 다르다. 예컨대, 지연동기루프용 기준 전압(VREFP)은 기준 전압(VREF)보다 높다.
대기용 내부 전압 발생기(141)는 기준 전압(VREF)과 지연동기루프용 기준 전압(VREFP)을 입력하여 대기용 내부 전원 전압(SIVC)을 발생한다. 대기용 내부 전압 발생기(141)는 도 4에 상세히 도시되어있다. 도 4를 참조하면, 대기용 내부 전압 발생기(141)는 차동 증폭기로 구성하며 PMOS 트랜지스터들(411∼413)과 NMOS 트랜지스터들(421∼426)을 구비한다. NMOS 트랜지스터(421)의 게이트에 지연동기루프용 기준 전압(VREFP)이 인가되고 노드(N5)로부터 대기용 내부 전원 전압(SIVC)이 발생한다. 대기용 내부 전원 전압(SIVC)은 NMOS 트랜지스터(422)의 게이트에 인가된다. NMOS 트랜지스터들(423∼425)은 NMOS 트랜지스터(421)의 소오스와 접지단(GND) 사이에 직렬로 연결되며 대기용 내부 전압 발생기(141)의 전류원 역할을 한다. NMOS 트랜지스터들(423∼425)의 게이트들에 기준 전압(VREF)이 인가된다. 따라서, 기준 전압(VREF)이 논리 하이이면 NMOS 트랜지스터들(423∼425)이 턴온되므로 대기용 내부 전압 발생기(141)는 활성화되고, 기준 전압(VREF)이 논리 로우이면 NMOS 트랜지스터들(423∼425)이 턴오프되므로 대기용 내부 전압 발생기(141)는 비활성화된다.
대기용 내부 전압 발생기(141)의 동작을 설명하기로 한다. 기준 전압(VREF)과 지연동기루프용 기준 전압(VREFP)이 인가되면 NMOS 트랜지스터들(421,423∼425)이 턴온되므로 노드(N6)의 전압이 접지단(GND) 레벨로 낮아진다. 그러면 PMOS 트랜지스터(413)가 턴온되므로 대기용 내부 전원 전압(SIVC)이 발생한다. 대기용 내부 전원 전압(SIVC)이 상승하면 NMOS 트랜지스터(422)가 턴온되고, 그로 인하여 PMOS 트랜지스터들(411,412)도 턴온된다. 그러면 노드(N6)의 전압이 상승하게 되어 PMOS 트랜지스터(413)는 턴오프된다. 따라서 대기용 내부 전원 전압(SIVC)은 낮아진다. NMOS 트랜지스터(426)는 대기용 내부 전원 전압(SIVC)이 상승하면 턴온되어 대기용 내부 전원 전압(SIVC)의 상승을 막아준다. 대기용 내부 전원 전압(SIVC)이 낮아지면 NMOS 트랜지스터(421)가 NMOS 트랜지스터(422)보다 많이 턴온되고 그로 인하여 노드(N6)의 전압이 낮아져서 PMOS 트랜지스터(413)는 다시 턴온된다. 상기 동작이 반복되어 대기용 내부 전원 전압(SIVC)은 일정하게 유지된다.
액티브용 내부 전압 발생기(151)는 제어 신호(PDLLOFF)와 지연동기루프용 기준 전압(VREFP)을 입력하여 액티브용 내부 전원 전압(AIVC)을 발생한다. 액티브용 내부 전압 발생기(151)는 도 5에 상세히 도시되어있다. 도 5를 참조하면, 액티브용 내부 전압 발생기(151)는 차동 증폭기로 구성하며, 차동 증폭부(511)와 제어부(521)를 구비한다.
차동 증폭부(511)는 PMOS 트랜지스터들(531∼534)과 NMOS 트랜지스터들(541∼548)을 구비한다. NMOS 트랜지스터(541)의 게이트에 지연동기루프용 기준 전압(VREFP)이 인가되고 노드(N7)로부터 액티브용 내부 전원 전압(AIVC)이 발생한다. 액티브용 내부 전원 전압(AIVC)은 NMOS 트랜지스터(542)의 게이트에 인가된다. NMOS 트랜지스터들(543∼545)은 노드(N9)와 접지단(GND) 사이에 직렬로 연결되고, NMOS 트랜지스터들(546∼548)은 노드(N9)와 접지단(GND) 사이에 직렬로 연결된다. NMOS 트랜지스터들(546∼548)의 게이트들은 제어부(521)의 출력에 응답하여 액티브용 내부 전압 발생기(151)의 전류원 역할을 한다. 즉, 제어부(521)의 출력이 논리 하이이면 NMOS 트랜지스터들(546∼548)은 턴온되므로 액티브용 내부 전압 발생기(151)는 활성화되고, 제어부(521)의 출력이 논리 로우이면 NMOS 트랜지스터들(546∼548)은 턴오프되므로 액티브용 내부 전압 발생기(151)는 비활성화된다.
제어부(521)는 제어 신호(PDLLOFF)를 반전시키는 인버터로 구성되며 전원 전압(VCC)과 접지단(GND) 사이에 직렬로 연결된 PMOS 트랜지스터(551)와 NMOS 트랜지스터(553)를 구비한다. PMOS 트랜지스터(551)와 NMOS 트랜지스터(553)의 게이트들에 제어 신호(PDLLOFF)가 인가된다. 따라서, 제어 신호(PDLLOFF)가 논리 하이이면 NMOS 트랜지스터(553)가 턴온되어 제어부(PDLLOFF)의 출력은 논리 로우로 되고, 제어 신호(PDLLOFF)가 논리 로우이면 PMOS 트랜지스터(551)가 턴온되어 제어부(521)의 출력은 논리 하이로 된다. 즉, 제어 신호(PDLLOFF)가 논리 로우로서 디세이블되면 차동 증폭부(511)는 활성화되고, 제어 신호(PDLLOFF)가 논리 하이로서 인에이블되면 차동 증폭부(511)는 비활성화된다. 제어부(521)의 출력은 PMOS 트랜지스터(533)의 게이트에도 인가된다. 따라서, 제어부(521)의 출력이 논리 하이이면 PMOS 트랜지스터(533)는 턴오프되고, 제어부(521)의 출력이 논리 로우이면 PMOS 트랜지스터(533)는 턴온되어 전원 전압(VCC)을 PMOS 트랜지스터(534)의 게이트에 인가하여 PMOS 트랜지스터(534)를 턴오프시켜서 액티브용 내부 전원 전압(AIVC)의 발생을 억제한다. 즉, 제어 신호(PDLLOFF)가 논리 하이이면 액티브용 내부 전원 전압(AIVC)은 발생하지 않는다.
액티브용 내부 전압 발생기(151)의 동작을 설명하기로 한다. 제어 신호(PDLLOFF)가 디세이블된 상태에서 지연동기루프용 기준 전압(VREFP)이 차동 증폭부(511)에 인가되면 NMOS 트랜지스터(541)가 턴온되므로 노드(N8)의 전압이 접지단(GND) 레벨로 낮아진다. 그러면 PMOS 트랜지스터(534)가 턴온되므로 전원 전압(VCC)이 노드(N7)에 인가되어 액티브용 내부 전원 전압(AIVC)이 발생한다. 액티브용 내부 전원 전압(AIVC)이 상승하면 NMOS 트랜지스터(542)가 턴온되고, 그로 인하여 PMOS 트랜지스터들(531,532)이 턴온된다. 그러면 노드(N8)의 전압이 상승하게 되어 PMOS 트랜지스터(534)는 턴오프된다. 따라서 액티브용 내부 전원 전압(AIVC)은 낮아진다. 액티브용 내부 전원 전압(AIVC)이 낮아지면 NMOS 트랜지스터(541)가 NMOS 트랜지스터(542)보다 많이 턴온되고 그로 인하여 노드(N8)의 전압이 낮아져서 PMOS 트랜지스터(354)는 다시 턴온된다. 따라서 액티브용 내부 전원 전압(AIVC)은 다시 상승한다. 상기 동작이 반복되어 액티브용 내부 전원 전압(AIVC)은 일정하게 유지된다.
지연동기루프(111)는 데이터와 클럭의 스큐를 감소시키기 위한 것으로서, 기준 전압(VREF), 지연동기루프용 기준 전압(VREFP), 대기용 내부 전원 전압(SIVC) 및 액티브용 내부 전원 전압(AIVC)을 입력하여 동작한다.
도 6은 상기 도 1에 도시된 지연동기루프 제어 회로의 타이밍도이다. 도 6을 참조하면, 지연동기루프(111)가 사용되지 않게 되면 즉, 비활성화되면 제어 신호(PDLLOFF)는 논리 하이로써 인에이블된다. 제어 신호(PDLLOFF)가 인에이블되면 기준 전압(VREF)은 전원 전압(VCC)의 절반( )으로써 발생하고 지연동기루프용 기준 전압(VREFP)과 대기용 내부 전원 전압(SIVC)은 각각 기준 전압(VREF)의 2배로써 발생되지만, 액티브용 내부 전원 전압(AIVC)은 영볼트(0 volt)로 낮아져서 발생하지 않게 된다. 그러다가 지연동기루프(111)가 활성화되면 제어 신호(PDLLOFF)는 논리 로우로써 디세이블된다. 제어 신호(PDLLOFF)가 디세이블되면 기준 전압(VREF)과 지연동기루프용 기준 전압(VREFP) 및 대기용 내부 전원 전압(SIVC)은 종전과 같이 그대로 발생되고 액티브용 내부 전원 전압(AIVC)은 지연동기루프용 기준 전압(VREFP)과 동일한 전압으로써 높아져서 발생하게 된다.
상술한 바와 같이, 본 발명의 제1 실시예에 따르면, 지연동기루프(111)가 사용되지 않을 경우에는 제어 신호(PDLLOFF)가 인에이블되어서 액티브용 내부 전압 발생기(151)가 비활성화되므로 불필요한 전력 소모가 감소된다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 지연동기루프 제어 회로의 블록도이다. 도 7을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 지연동기루프 제어 회로는 지연동기루프(701) 및 전압 공급부(711)를 구비한다. 지연동기루프(701)는 클럭과 데이터간의 스큐를 감소시킨다. 전압 공급부(711)는 지연동기루프(701)가 동작할 경우에는 지연동기루프(701)가 동작하는데 필요한 전압을 공급하며 지연동기루프(701)가 동작하지 않을 경우에는 비활성화된다.
전압 공급부(711)는 기준 전압 발생부(721)와 내부 전압 발생기(731)를 구비한다. 기준 전압 발생부(711)는 제어 신호(PDLLOFF)를 입력하고 제어 신호(PDLLOFF)가 디세이블되면 지연동기루프용 기준 전압(VREFP)을 발생하여 지연동기루프(701)에 공급하며 제어 신호(PDLLOFF)가 인에이블되면 비활성화된다. 기준 전압 발생부(721)는 기준 전압 발생기(741), 지연동기루프용 기준 전압 발생기(761) 및 스위칭 수단(751)을 구비한다.
기준 전압 발생기(741)는 기준 전압(VREF)을 발생한다. 기준 전압 발생기(741)는 도 2에 도시된 회로와 회로 구성 및 동작이 동일하므로 중복을 피하기 위해 그에 대한 설명을 생략하기로 한다.
지연동기루프용 기준 전압 발생기(761)는 제어 신호(PDLLOFF)와 기준 전압(VREF)을 입력하며 제어 신호(PDLLOFF)가 디세이블되면 지연동기루프용 기준 전압(VREFP)을 발생하고 제어 신호(PDLLOFF)가 인에이블되면 비활성화된다. 지연동기루프용 기준 전압 발생기(761)는 도 8에 상세히 도시되어있다. 도 8을 참조하면, 지연동기루프용 기준 전압 발생기(761)는 차동 증폭부(801)와 논리부(805)를 구비한다. 차동 증폭부(801)는 도 3에 도시된 차동 증폭부와 회로 구성 및 동작이 동일하므로 중복을 피하기 위해 그에 대한 설명을 생략하기로 한다. 논리부(805)는 신호들(P4KB,HITE)과 제어 신호(PDLLOFF)를 입력하고, 제어 신호(PDLLOFF)가 논리 하이이거나 또는 신호(P4KB)가 논리 하이일 때 또는 신호(HITE)가 논리 로우일 때 논리 하이를 출력한다. 논리부는 인버터들(811,812)과 노아 게이트(NOR Gate)(815)를 구비한다. 인버터(811)는 신호(HITE)를 반전시킨다. 노아 게이트(815)는 인버터(811)의 출력과 신호(P4KB) 및 제어 신호(PDLLOFF)를 입력하고 이들을 부정 논리합한다. 인버터(812)는 노아 게이트(815)의 출력을 반전시켜서 논리부(805)의 출력으로써 출력한다. 제어 신호(PDLLOFF)가 논리 하이로써 인에이블되면 논리부(805)의 출력이 논리 하이로 되어 차동 증폭부(801)는 비활성화되므로 지연동기루프용 기준 전압(VREFP)은 발생하지 않는다.
스위칭 수단(751)은 기준 전압 발생기(741)와 지연동기루프용 기준 전압 발생기(761) 사이에 연결된다. 스위칭 수단(751)은 제어 신호(PDLLOFF)에 응답하여 기준 전압(VREF)을 지연동기루프용 기준 전압 발생기(761)와 지연동기루프(701)로 전달한다. 스위칭 수단(751)은 제어 신호(PDLLOFF)가 제어 전극에 인가되고 기준 전압(VREF)이 입력 전극에 인가되는 전송 게이트로 구성한다. 스위칭 수단(751)은 제어 신호(PDLLOFF)가 논리 하이로써 인에이블되면 턴온되어 기준 전압(VREF)을 지연동기루프용 기준 전압 발생기(761)와 지연동기루프(701)로 전달하지않고, 제어 신호(PDLLOFF)가 논리 로우로써 디세이블되면 턴오프되므로 기준 전압(VREF)은 지연동기루프용 기준 전압 발생기(761)와 지연동기루프(701)로 전달된다.
내부 전압 발생기(731)는 제어 신호(PDLLOFF)와 지연동기루프용 기준 전압(VREFP)을 입력하고 제어 신호(PDLLOFF)가 디세이블되면 내부 전원 전압(IVC)을 발생하여 지연동기루프(701)에 공급하고 제어 신호(PDLLOFF)가 인에이블되면 비활성화된다. 내부 전압 발생기(731)는 도 5에 도시된 액티브용 내부 전압 발생기(151)와 회로 구성 및 동작이 동일하므로 중복을 피하기 위하여 그에 설명을 생략하기로 한다.
도 9는 상기 도 7에 도시된 지연동기루프 제어 회로의 타이밍도이다. 도 9를 참조하면, 지연동기루프(701)가 사용되지 않게 되면 즉, 비활성화되면 제어 신호(PDLLOFF)는 논리 하이로써 인에이블된다. 제어 신호(PDLLOFF)가 인에이블되면 기준 전압(VREF)은 전원 전압(VCC)의 절반( )으로써 계속 발생되고 지연동기루프용 기준 전압(VREFP)과 내부 전원 전압(IVC)은 영볼트(0 volt)로 낮아진다. 즉, 지연동기루프용 기준 전압(VREFP)과 내부 전원 전압(IVC)은 발생하지 않는다. 그러다가 지연동기루프(701)가 활성화되면 제어 신호(PDLLOFF)는 논리 로우로써 디세이블된다. 제어 신호(PDLLOFF)가 디세이블되면 기준 전압(VREF)은 종전과 같이 그대로 발생되면서 지연동기루프용 기준 전압(VREFP)과 내부 전원 전압(IVC)은 기준 전압(VREF)의 2배(2×VREF)로 높아진다. 즉, 지연동기루프용 기준 전압(VREFP)과 내부 전원 전압(IVC)이 발생하게 된다.
상술한 바와 같이, 본 발명의 제2 실시예에 따르면, 지연동기루프(701)가 사용되지 않을 경우에는 제어 신호(PDLLOFF)가 인에이블되어서 지연동기루프용 기준 전압 발생기(761)와 내부 전압 발생기(731)가 비활성화되므로 불필요한 전력 소모가 도 1에 도시된 회로보다 대폭 감소된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 반도체 메모리 장치에 따르면, 지연동기루프가 사용되지 않을 때는 상기 지연동기루프에 직류 전압을 공급하는 회로들이 동작하지 않게 됨으로써 불필요한 전력 소모가 대폭 감소된다.

Claims (10)

  1. 지연동기루프; 및
    상기 지연동기루프가 동작할 경우에는 상기 지연동기루프가 동작하는데 필요한 전압을 공급하며 상기 지연동기루프가 동작하지 않을 경우에는 비활성화되는 전압 공급부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전압 공급부는 상기 지연동기루프에 기준 전압과 내부 전원 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 전압 공급부는 상기 지연동기루프가 동작하지 않을 경우에 인에이블되는 제어 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 전압 공급부는
    상기 제어 신호를 입력하고 상기 제어 신호가 디세이블되면 지연동기루프용 기준 전압을 발생하여 상기 지연동기루프에 공급하며 상기 제어 신호가 인에이블되면 비활성화되는 기준 전압 발생부; 및
    상기 제어 신호와 상기 지연동기루프용 기준 전압을 입력하고 상기 제어 신호가 디세이블되면 내부 전원 전압을 발생하여 상기 지연동기루프에 공급하고 상기 제어 신호가 인에이블되면 비활성화되는 내부 전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 기준 전압 발생부는
    상기 지연동기루프용 기준 전압과 전압 레벨이 틀린 기준 전압을 발생하는 기준 전압 발생기;
    상기 제어 신호와 상기 기준 전압을 입력하며 상기 제어 신호가 디세이블되면 상기 지연동기루프용 기준 전압을 발생하고 상기 제어 신호가 인에이블되면 비활성화되는 지연동기루프용 기준 전압 발생기; 및
    상기 기준 전압 발생기와 상기 지연동기루프용 기준 전압 발생기 사이에 연결되며 상기 제어 신호에 응답하여 상기 기준 전압을 상기 지연동기루프용 기준 전압 발생기로 전송하는 스위칭 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 스위칭 수단은 전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 지연동기루프용 기준 전압 발생기는
    상기 기준 전압을 입력하여 상기 지연동기루프용 기준 전압을 발생하는 차동 증폭부; 및
    상기 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 상기 차동 증폭부를 비활성화시켜서 상기 지연동기루프용 기준 전압의 발생을 억제하는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 내부 전압 발생기는
    상기 지연동기루프용 기준 전압을 입력하여 상기 내부 전원 전압을 발생하는 차동 증폭부; 및
    상기 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 상기 차동 증폭부를 비활성화시켜서 상기 내부 전원 전압의 발생을 억제하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어부는 CMOS로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 반도체 메모리 장치는 더블 데이터 레이트 동기식 디램 반도체 장치인 것을 특징으로 하는 반도체 메모리 장치.
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