JP2000021171A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
-
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
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- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】遅延同期ループを具備した半導体メモリ装置を
提供する。 【解決手段】この半導体メモリ装置は遅延同期ループ11
1及び電圧供給部151を具備する。遅延同期ループ111
は、クロックとデータとの間のスキューを減少させる。
電圧供給部151は、遅延同期ループが動作する場合には
遅延同期ループ111が動作するのに必要な電圧を供給
し、遅延同期ループ111が動作しない場合には非活性化
する。遅延同期ループ111が使われない時は遅延同期ル
ープ111に直流電圧を供給する回路が動作しないため、
不要な電力消耗が大幅に省かれる。
提供する。 【解決手段】この半導体メモリ装置は遅延同期ループ11
1及び電圧供給部151を具備する。遅延同期ループ111
は、クロックとデータとの間のスキューを減少させる。
電圧供給部151は、遅延同期ループが動作する場合には
遅延同期ループ111が動作するのに必要な電圧を供給
し、遅延同期ループ111が動作しない場合には非活性化
する。遅延同期ループ111が使われない時は遅延同期ル
ープ111に直流電圧を供給する回路が動作しないため、
不要な電力消耗が大幅に省かれる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に遅延同期ループ(DLL:Delay Locked Loop)を
具備する半導体メモリ装置に関する。
係り、特に遅延同期ループ(DLL:Delay Locked Loop)を
具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置、特にダブルデータレ
ート同期式DRAM半導体装置は、クロックとデータとの間
のスキューを減少させるために、遅延同期ループを内蔵
する。しかし、遅延同期ループは、パワーノイズに敏感
に反応するため、データマージンを悪くする。従って、
遅延同期ループは、パワーノイズを減少させるための遅
延同期ループ専用のパワーパッドを分離して設けたり、
内部電源電圧発生器と基準電圧発生器のような直流電圧
発生器を内蔵したりして使用される。
ート同期式DRAM半導体装置は、クロックとデータとの間
のスキューを減少させるために、遅延同期ループを内蔵
する。しかし、遅延同期ループは、パワーノイズに敏感
に反応するため、データマージンを悪くする。従って、
遅延同期ループは、パワーノイズを減少させるための遅
延同期ループ専用のパワーパッドを分離して設けたり、
内部電源電圧発生器と基準電圧発生器のような直流電圧
発生器を内蔵したりして使用される。
【０００３】しかしながら、遅延同期ループと直流電圧
発生器を内蔵する半導体メモリ装置においては、遅延同
期ループが使われない場合においても直流電圧発生器が
動作し続けて、それによる不要な電力消耗が発生する。
発生器を内蔵する半導体メモリ装置においては、遅延同
期ループが使われない場合においても直流電圧発生器が
動作し続けて、それによる不要な電力消耗が発生する。
【０００４】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、直流電圧発生器による不要な電力消
耗を低減した半導体メモリ装置を提供することにある。
する技術的課題は、直流電圧発生器による不要な電力消
耗を低減した半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】前記の技術的課題を達成
するために本発明は、遅延同期ループ及び前記遅延同期
ループが動作する場合には前記遅延同期ループが動作す
るのに必要な電圧を供給し、前記遅延同期ループが動作
しない場合には非活性化される電圧供給部を具備し、こ
れにより半導体メモリ装置の電力消耗を低減する。
するために本発明は、遅延同期ループ及び前記遅延同期
ループが動作する場合には前記遅延同期ループが動作す
るのに必要な電圧を供給し、前記遅延同期ループが動作
しない場合には非活性化される電圧供給部を具備し、こ
れにより半導体メモリ装置の電力消耗を低減する。
【０００６】
【発明の実施の形態】以下、添付した図面を参照して本
発明の好適な実施の形態について詳細に説明する。
発明の好適な実施の形態について詳細に説明する。
【０００７】図1は、本発明の第１の実施の形態に係る
半導体メモリ装置の遅延同期ループ制御回路のブロック
図である。図1に示す本発明の好適な実施の形態に係る
半導体メモリ装置の遅延同期ループ制御回路は、遅延同
期ループ111、基準電圧発生器121、遅延同期ループ用基
準電圧発生器131、待機用内部電圧発生器141及びアクチ
ブ用内部電圧発生器151を具備する。
半導体メモリ装置の遅延同期ループ制御回路のブロック
図である。図1に示す本発明の好適な実施の形態に係る
半導体メモリ装置の遅延同期ループ制御回路は、遅延同
期ループ111、基準電圧発生器121、遅延同期ループ用基
準電圧発生器131、待機用内部電圧発生器141及びアクチ
ブ用内部電圧発生器151を具備する。
【０００８】基準電圧発生器121は基準電圧VREFを発生
する。基準電圧発生器121は図2に詳細に示されている。
図2に示すように、基準電圧発生器121は、NMOSトランジ
スタ221〜229、抵抗211、212、PMOSトランジスタ231及
びキャパシタ241を具備する。
する。基準電圧発生器121は図2に詳細に示されている。
図2に示すように、基準電圧発生器121は、NMOSトランジ
スタ221〜229、抵抗211、212、PMOSトランジスタ231及
びキャパシタ241を具備する。
【０００９】抵抗211及び212は、直列に連結され、抵抗
211に電源電圧VCCが印加される。
211に電源電圧VCCが印加される。
【００１０】NMOSトランジスタ221〜229はノードN1と接
地端GNDとの間に直列に連結されている。NMOSトランジ
スタ221〜227のゲートは、ノードN2に連結されており、
NMOSトランジスタ221〜227はノードN2に発生する電圧に
より制御される。ノードN2には基準電圧VREFが発生す
る。従って、NMOSトランジスタ221〜227は、ある程度タ
ーンオン状態に維持される。NMOSトランジスタ228及び2
29のゲートには電源電圧VCCが印加されるので、電源電
圧VCCが印加される間は、NMOSトランジスタ228及び229
はターンオン状態に維持される。NMOSトランジスタ221
〜229は各々内部抵抗を有しているので、NMOSトランジ
スタ221〜229がターンオンされればNMOSトランジスタ22
1〜229は抵抗の役割をする。
地端GNDとの間に直列に連結されている。NMOSトランジ
スタ221〜227のゲートは、ノードN2に連結されており、
NMOSトランジスタ221〜227はノードN2に発生する電圧に
より制御される。ノードN2には基準電圧VREFが発生す
る。従って、NMOSトランジスタ221〜227は、ある程度タ
ーンオン状態に維持される。NMOSトランジスタ228及び2
29のゲートには電源電圧VCCが印加されるので、電源電
圧VCCが印加される間は、NMOSトランジスタ228及び229
はターンオン状態に維持される。NMOSトランジスタ221
〜229は各々内部抵抗を有しているので、NMOSトランジ
スタ221〜229がターンオンされればNMOSトランジスタ22
1〜229は抵抗の役割をする。
【００１１】PMOSトランジスタ231のゲートはノードN1
に連結されている。従って、PMOSトランジスタ231はノ
ードN1に発生する電圧により制御される。PMOSトランジ
スタ231は基準電圧VREFを制御する。キャパシタ241はノ
ードN2と接地端GNDとの間に連結されNMOSトランジスタ
よりなる。キャパシタ241は基準電圧VREFに含まれた交
流成分をバイパスさせる。
に連結されている。従って、PMOSトランジスタ231はノ
ードN1に発生する電圧により制御される。PMOSトランジ
スタ231は基準電圧VREFを制御する。キャパシタ241はノ
ードN2と接地端GNDとの間に連結されNMOSトランジスタ
よりなる。キャパシタ241は基準電圧VREFに含まれた交
流成分をバイパスさせる。
【００１２】基準電圧VREFはノードN2に発生する。基準
電圧VREFは、NMOSトランジスタ221〜229の各内部抵抗と
抵抗211、212の値により決定される。基準電圧VREFが上
昇すれば、NMOSトランジスタ221〜227のターンオンの度
合（電流駆動能力）が大きくなる。するとノードN1の電
圧が低くなり、それによってPMOSトランジスタ231のタ
ーンオンの度合が大きくなる。PMOSトランジスタ231の
ターンオンの度合が大きくなると基準電圧VREFが低くな
る。基準電圧VREFが低くなればNMOSトランジスタ221〜2
27のターンオンの度合が小さくなり、PMOSトランジスタ
231のターンオンの度合も小さくなるため、基準電圧VRE
Fは再び上昇する。このような動作が反復されて基準電
圧VREFは一定の電圧レベルに維持される。
電圧VREFは、NMOSトランジスタ221〜229の各内部抵抗と
抵抗211、212の値により決定される。基準電圧VREFが上
昇すれば、NMOSトランジスタ221〜227のターンオンの度
合（電流駆動能力）が大きくなる。するとノードN1の電
圧が低くなり、それによってPMOSトランジスタ231のタ
ーンオンの度合が大きくなる。PMOSトランジスタ231の
ターンオンの度合が大きくなると基準電圧VREFが低くな
る。基準電圧VREFが低くなればNMOSトランジスタ221〜2
27のターンオンの度合が小さくなり、PMOSトランジスタ
231のターンオンの度合も小さくなるため、基準電圧VRE
Fは再び上昇する。このような動作が反復されて基準電
圧VREFは一定の電圧レベルに維持される。
【００１３】遅延同期ループ用基準電圧発生器131は、
基準電圧VREFを入力して遅延同期ループ用基準電圧VREF
Pを発生する。遅延同期ループ用基準電圧発生器131は図
3に詳細に示されている。図3に示すように、遅延同期ル
ープ用基準電圧発生器131は、差動増幅部301と論理部30
5を具備する。
基準電圧VREFを入力して遅延同期ループ用基準電圧VREF
Pを発生する。遅延同期ループ用基準電圧発生器131は図
3に詳細に示されている。図3に示すように、遅延同期ル
ープ用基準電圧発生器131は、差動増幅部301と論理部30
5を具備する。
【００１４】差動増幅部301は、NMOSトランジスタ331〜
334、PMOSトランジスタ311〜321及びキャパシタ331を具
備する。キャパシタを構成するNMOSトランジスタ331の
ゲートに基準電圧VREFが印加され、ノードN3に遅延同期
ループ用基準電圧VREFPが発生する。
334、PMOSトランジスタ311〜321及びキャパシタ331を具
備する。キャパシタを構成するNMOSトランジスタ331の
ゲートに基準電圧VREFが印加され、ノードN3に遅延同期
ループ用基準電圧VREFPが発生する。
【００１５】NMOSトランジスタ333及び334は差動増幅部
301の電流源としての役割をする。即ち、NMOSトランジ
スタ333及び334がターンオンされれば差動増幅部301は
活性化し、NMOSトランジスタ333及び334がターンオフさ
れれば差動増幅部301は非活性化する。NMOSトランジス
タ333及び334のゲートには基準電圧VREFが印加される。
従って、基準電圧VREFが遅延同期ループ用基準電圧発生
器131に印加されれば差動増幅部301は活性化する。
301の電流源としての役割をする。即ち、NMOSトランジ
スタ333及び334がターンオンされれば差動増幅部301は
活性化し、NMOSトランジスタ333及び334がターンオフさ
れれば差動増幅部301は非活性化する。NMOSトランジス
タ333及び334のゲートには基準電圧VREFが印加される。
従って、基準電圧VREFが遅延同期ループ用基準電圧発生
器131に印加されれば差動増幅部301は活性化する。
【００１６】PMOSトランジスタ318〜321は、ノードと接
地端GNDとの間に直列に連結されている。PMOSトランジ
スタ320及び321のゲートは接地端GNDに連結されている
ので、該トランジスタは常にターンオン状態に維持され
る。PMOSトランジスタ318及び319のゲートは共通的にPM
OSトランジスタ320のソースに連結されているので、PMO
Sトランジスタ318及び319は弱いターンオン状態に維持
される。従ってPMOSトランジスタ318〜321は抵抗として
の役割をする。
地端GNDとの間に直列に連結されている。PMOSトランジ
スタ320及び321のゲートは接地端GNDに連結されている
ので、該トランジスタは常にターンオン状態に維持され
る。PMOSトランジスタ318及び319のゲートは共通的にPM
OSトランジスタ320のソースに連結されているので、PMO
Sトランジスタ318及び319は弱いターンオン状態に維持
される。従ってPMOSトランジスタ318〜321は抵抗として
の役割をする。
【００１７】キャパシタ331は、ノードN3と接地端GNDと
の間に連結されNMOSトランジスタよりなる。キャパシタ
331は、遅延同期ループ用基準電圧VREFPに含まれた交流
成分をバイパスさせる。
の間に連結されNMOSトランジスタよりなる。キャパシタ
331は、遅延同期ループ用基準電圧VREFPに含まれた交流
成分をバイパスさせる。
【００１８】遅延同期ループ用基準電圧VREFPはノードN
3に発生する。基準電圧VREFが印加されればNMOSトラン
ジスタ331、333及び334がターンオンされてノードN4の
電圧が接地端GNDレベルに低くなる。するとPMOSトラン
ジスタ313がターンオンされてノードN3の電圧が上昇す
るので、遅延同期ループ用基準電圧VREFPが発生する。
遅延同期ループ用基準電圧VREFPは、直列接続されたPMO
Sトランジスタ318〜321のPMOSトランジスタ318のソース
に印加され、遅延同期ループ用基準電圧VREFPの半分の
値がNMOSトランジスタ332のゲートに印加される。
3に発生する。基準電圧VREFが印加されればNMOSトラン
ジスタ331、333及び334がターンオンされてノードN4の
電圧が接地端GNDレベルに低くなる。するとPMOSトラン
ジスタ313がターンオンされてノードN3の電圧が上昇す
るので、遅延同期ループ用基準電圧VREFPが発生する。
遅延同期ループ用基準電圧VREFPは、直列接続されたPMO
Sトランジスタ318〜321のPMOSトランジスタ318のソース
に印加され、遅延同期ループ用基準電圧VREFPの半分の
値がNMOSトランジスタ332のゲートに印加される。
【００１９】NMOSトランジスタ332のゲートに印加され
る電圧は遅延同期ループ用基準電圧VREFPが上昇に伴っ
て上昇し、遅延同期ループ用基準電圧VREFPが下降に伴
って下降する。従って、遅延同期ループ用基準電圧VREF
Pが上昇してNMOSトランジスタ332のゲートに印加される
電圧が上昇すれば、NMOSトランジスタ332のターンオン
の度合が大きくなる。すると、PMOSトランジスタ311及
び312のターンオンの度合が大きくなり、それによって
ノードN4の電圧が上昇するので、PMOSトランジスタ313
のターンオンの度合が小さくなり、遅延同期ループ用基
準電圧VREFPは低くなる。
る電圧は遅延同期ループ用基準電圧VREFPが上昇に伴っ
て上昇し、遅延同期ループ用基準電圧VREFPが下降に伴
って下降する。従って、遅延同期ループ用基準電圧VREF
Pが上昇してNMOSトランジスタ332のゲートに印加される
電圧が上昇すれば、NMOSトランジスタ332のターンオン
の度合が大きくなる。すると、PMOSトランジスタ311及
び312のターンオンの度合が大きくなり、それによって
ノードN4の電圧が上昇するので、PMOSトランジスタ313
のターンオンの度合が小さくなり、遅延同期ループ用基
準電圧VREFPは低くなる。
【００２０】遅延同期ループ用基準電圧VREFPが低くな
ればNMOSトランジスタ332のゲートに印加される電圧も
低くなるので、NMOSトランジスタ332ターンオンの度合
が小さくなる。すると、PMOSトランジスタ311及び312は
ターンオンの度合が小さくなり、それによってノードN4
の電圧が低くなるので、PMOSトランジスタ313はターン
オンの度合が高くなり、遅延同期ループ用基準電圧VREF
Pは上昇する。このような動作が反復して遅延同期ルー
プ用基準電圧VREFPは一定に維持される。
ればNMOSトランジスタ332のゲートに印加される電圧も
低くなるので、NMOSトランジスタ332ターンオンの度合
が小さくなる。すると、PMOSトランジスタ311及び312は
ターンオンの度合が小さくなり、それによってノードN4
の電圧が低くなるので、PMOSトランジスタ313はターン
オンの度合が高くなり、遅延同期ループ用基準電圧VREF
Pは上昇する。このような動作が反復して遅延同期ルー
プ用基準電圧VREFPは一定に維持される。
【００２１】PMOSトランジスタ314〜317は、電源電圧VC
CとノードN3との間に直列に連結され、PMOSトランジス
タ316のゲートには論理部305の出力が印加される。従っ
て、論理部305の出力が論理ハイであればPMOSトランジ
スタ316はターンオフされて、PMOSトランジスタ314に印
加される電源電圧VCCがPMOSトランジスタ315及び316を
介してPMOSトランジスタ317に印加されることを防止
し、論理部305の出力が論理ローであればPMOSトランジ
スタ316はターンオンされるので、PMOSトランジスタ314
に印加される電源電圧VCCがPMOSトランジスタ315及び31
6を介してPMOSトランジスタ317に印加される。
CとノードN3との間に直列に連結され、PMOSトランジス
タ316のゲートには論理部305の出力が印加される。従っ
て、論理部305の出力が論理ハイであればPMOSトランジ
スタ316はターンオフされて、PMOSトランジスタ314に印
加される電源電圧VCCがPMOSトランジスタ315及び316を
介してPMOSトランジスタ317に印加されることを防止
し、論理部305の出力が論理ローであればPMOSトランジ
スタ316はターンオンされるので、PMOSトランジスタ314
に印加される電源電圧VCCがPMOSトランジスタ315及び31
6を介してPMOSトランジスタ317に印加される。
【００２２】PMOSトランジスタ317のゲートはノードN3
に連結されている。従って、遅延同期ループ用基準電圧
VREFPが上昇すると、PMOSトランジスタ317がターンオフ
されてPMOSトランジスタ317に印加される電源電圧VCCが
ノードN3に伝達されないので遅延同期ループ用基準電圧
VREFPは上昇せず、遅延同期ループ用基準電圧VREFPが低
くなればPMOSトランジスタ317はターンオンされるの
で、PMOSトランジスタ317に印加される電源電圧VCCがPM
OSトランジスタ315及び316を介してノードN3に伝達され
るので遅延同期ループ用基準電圧VREFPは上昇する。
に連結されている。従って、遅延同期ループ用基準電圧
VREFPが上昇すると、PMOSトランジスタ317がターンオフ
されてPMOSトランジスタ317に印加される電源電圧VCCが
ノードN3に伝達されないので遅延同期ループ用基準電圧
VREFPは上昇せず、遅延同期ループ用基準電圧VREFPが低
くなればPMOSトランジスタ317はターンオンされるの
で、PMOSトランジスタ317に印加される電源電圧VCCがPM
OSトランジスタ315及び316を介してノードN3に伝達され
るので遅延同期ループ用基準電圧VREFPは上昇する。
【００２３】論理部305は信号P4KB及びHITEを入力す
る。論理部305は、信号P4KB、HITEが各々論理ハイ、論
理ローである時のみ論理ハイを出力する。論理部305
は、信号P4KBを反転させるインバータ351と、インバー
タ351の出力と信号HITEを否定論理和を演算するNORゲー
ト353とを具備する。
る。論理部305は、信号P4KB、HITEが各々論理ハイ、論
理ローである時のみ論理ハイを出力する。論理部305
は、信号P4KBを反転させるインバータ351と、インバー
タ351の出力と信号HITEを否定論理和を演算するNORゲー
ト353とを具備する。
【００２４】遅延同期ループ用基準電圧VREFPは、基準
電圧VREFとその電圧レベルが異なる。例えば、遅延同期
ループ用基準電圧VREFPは基準電圧VREFより高い。
電圧VREFとその電圧レベルが異なる。例えば、遅延同期
ループ用基準電圧VREFPは基準電圧VREFより高い。
【００２５】待機用内部電圧発生器141は、基準電圧VRE
Fと遅延同期ループ用基準電圧VREFPを入力して待機用内
部電源電圧SIVCを発生する。待機用内部電圧発生器141
は図4に詳細に示されている。図4に示すように、待機用
内部電圧発生器141は差動増幅器を含み、PMOSトランジ
スタ411〜413とNMOSトランジスタ421〜426を具備する。
Fと遅延同期ループ用基準電圧VREFPを入力して待機用内
部電源電圧SIVCを発生する。待機用内部電圧発生器141
は図4に詳細に示されている。図4に示すように、待機用
内部電圧発生器141は差動増幅器を含み、PMOSトランジ
スタ411〜413とNMOSトランジスタ421〜426を具備する。
【００２６】NMOSトランジスタ421のゲートに遅延同期
ループ用基準電圧VREFPが印加され、ノードN5に待機用
内部電源電圧SIVCが発生する。待機用内部電源電圧SIVC
はNMOSトランジスタ422のゲートに印加される。NMOSト
ランジスタ423〜425は、NMOSトランジスタ421のソース
と接地端GNDとの間に直列に連結され、待機用内部電圧
発生器141の電流源としての役割をする。NMOSトランジ
スタ423〜425のゲートには基準電圧VREFが印加される。
従って、基準電圧VREFが論理ハイであればNMOSトランジ
スタ423〜425がターンオンされるので待機用内部電圧発
生器141は活性化し、基準電圧VREFが論理ローであればN
MOSトランジスタ423〜425がターンオフされので待機用
内部電圧発生器141は非活性化する。
ループ用基準電圧VREFPが印加され、ノードN5に待機用
内部電源電圧SIVCが発生する。待機用内部電源電圧SIVC
はNMOSトランジスタ422のゲートに印加される。NMOSト
ランジスタ423〜425は、NMOSトランジスタ421のソース
と接地端GNDとの間に直列に連結され、待機用内部電圧
発生器141の電流源としての役割をする。NMOSトランジ
スタ423〜425のゲートには基準電圧VREFが印加される。
従って、基準電圧VREFが論理ハイであればNMOSトランジ
スタ423〜425がターンオンされるので待機用内部電圧発
生器141は活性化し、基準電圧VREFが論理ローであればN
MOSトランジスタ423〜425がターンオフされので待機用
内部電圧発生器141は非活性化する。
【００２７】待機用内部電圧発生器141の動作を説明す
る。基準電圧VREFと遅延同期ループ用基準電圧VREFPが
印加されると、NMOSトランジスタ421、423〜425がターン
オンされるのでノードN6の電圧が接地端GNDレベルまで
低くなる。すると、PMOSトランジスタ413がターンオン
されるので待機用内部電源電圧SIVCが発生する。
る。基準電圧VREFと遅延同期ループ用基準電圧VREFPが
印加されると、NMOSトランジスタ421、423〜425がターン
オンされるのでノードN6の電圧が接地端GNDレベルまで
低くなる。すると、PMOSトランジスタ413がターンオン
されるので待機用内部電源電圧SIVCが発生する。
【００２８】待機用内部電源電圧SIVCが上昇すると、NM
OSトランジスタ422のターンオンの度合が大きくなり、
それによってPMOSトランジスタ411及び412のターンオン
の度合も大きくなる。すると、ノードN6の電圧が上昇し
てPMOSトランジスタ413のターンオンの度合が小さくな
って待機用内部電源電圧SIVCは低くなる。NMOSトランジ
スタ426は、待機用内部電源電圧SIVCが上昇するとター
ンオンの度合が大きくなり、これにより待機用内部電源
電圧SIVCの上昇が抑えられる。
OSトランジスタ422のターンオンの度合が大きくなり、
それによってPMOSトランジスタ411及び412のターンオン
の度合も大きくなる。すると、ノードN6の電圧が上昇し
てPMOSトランジスタ413のターンオンの度合が小さくな
って待機用内部電源電圧SIVCは低くなる。NMOSトランジ
スタ426は、待機用内部電源電圧SIVCが上昇するとター
ンオンの度合が大きくなり、これにより待機用内部電源
電圧SIVCの上昇が抑えられる。
【００２９】待機用内部電源電圧SIVCが低くなると、NM
OSトランジスタ421がNMOSトランジスタ422よりターンオ
ンの度合が大きくなり、それによってノードN6の電圧が
低くなり、PMOSトランジスタ413のターンオンの度合が
大きくなる。以上のような動作が反復されて待機用内部
電源電圧SIVCは一定に維持される。
OSトランジスタ421がNMOSトランジスタ422よりターンオ
ンの度合が大きくなり、それによってノードN6の電圧が
低くなり、PMOSトランジスタ413のターンオンの度合が
大きくなる。以上のような動作が反復されて待機用内部
電源電圧SIVCは一定に維持される。
【００３０】アクチブ用内部電圧発生器151は、制御信
号PDLLOFFと遅延同期ループ用基準電圧VREFPを入力して
アクチブ用内部電源電圧AIVCを発生する。アクチブ用内
部電圧発生器151は図5に詳細に示されている。図5に示
すように、アクチブ用内部電圧発生器151は、差動増幅
器を含み、差動増幅部511と制御部521を具備する。
号PDLLOFFと遅延同期ループ用基準電圧VREFPを入力して
アクチブ用内部電源電圧AIVCを発生する。アクチブ用内
部電圧発生器151は図5に詳細に示されている。図5に示
すように、アクチブ用内部電圧発生器151は、差動増幅
器を含み、差動増幅部511と制御部521を具備する。
【００３１】差動増幅部511は、PMOSトランジスタ531〜
534とNMOSトランジスタ541〜548を具備する。NMOSトラ
ンジスタ541のゲートに遅延同期ループ用基準電圧VREFP
が印加され、ノードN7にアクチブ用内部電源電圧AIVCが
発生する。アクチブ用内部電源電圧AIVCは、NMOSトラン
ジスタ542のゲートに印加される。NMOSトランジスタ543
〜545は、ノードN9と接地端GNDとの間に直列に連結さ
れ、NMOSトランジスタ546〜548は、ノードN9と接地端GN
Dとの間に直列に連結されている。
534とNMOSトランジスタ541〜548を具備する。NMOSトラ
ンジスタ541のゲートに遅延同期ループ用基準電圧VREFP
が印加され、ノードN7にアクチブ用内部電源電圧AIVCが
発生する。アクチブ用内部電源電圧AIVCは、NMOSトラン
ジスタ542のゲートに印加される。NMOSトランジスタ543
〜545は、ノードN9と接地端GNDとの間に直列に連結さ
れ、NMOSトランジスタ546〜548は、ノードN9と接地端GN
Dとの間に直列に連結されている。
【００３２】NMOSトランジスタ546〜548は、制御部521
の出力に応答してアクチブ用内部電圧発生器151の電流
源としての役割をする。即ち、制御部521の出力が論理
ハイであれば、NMOSトランジスタ546〜548がターンオン
されるのでアクチブ用内部電圧発生器151は活性化さ
れ、制御部521の出力が論理ローであれば、NMOSトラン
ジスタ546〜548がターンオフされるのでアクチブ用内部
電圧発生器151は非活性化される。
の出力に応答してアクチブ用内部電圧発生器151の電流
源としての役割をする。即ち、制御部521の出力が論理
ハイであれば、NMOSトランジスタ546〜548がターンオン
されるのでアクチブ用内部電圧発生器151は活性化さ
れ、制御部521の出力が論理ローであれば、NMOSトラン
ジスタ546〜548がターンオフされるのでアクチブ用内部
電圧発生器151は非活性化される。
【００３３】制御部521は、制御信号PDLLOFFを反転させ
るインバータよりなり、電源電圧VCCと接地端GNDとの間
に直列に連結されたPMOSトランジスタ551とNMOSトラン
ジスタ553とを具備する。PMOSトランジスタ551とNMOSト
ランジスタ553のゲートには制御信号PDLLOFFが印加され
る。従って、制御信号PDLLOFFが論理ハイであればNMOS
トランジスタ553がターンオンされて制御部521の出力は
論理ローになり、制御信号PDLLOFFが論理ローであればP
MOSトランジスタ551がターンオンされて制御部521の出
力は論理ハイになる。即ち、制御信号PDLLOFFが論理ロ
ーにディスエーブルされれば差動増幅部511は活性化
し、制御信号PDLLOFFが論理ハイにイネーブルされれば
差動増幅部511は非活性化する。
るインバータよりなり、電源電圧VCCと接地端GNDとの間
に直列に連結されたPMOSトランジスタ551とNMOSトラン
ジスタ553とを具備する。PMOSトランジスタ551とNMOSト
ランジスタ553のゲートには制御信号PDLLOFFが印加され
る。従って、制御信号PDLLOFFが論理ハイであればNMOS
トランジスタ553がターンオンされて制御部521の出力は
論理ローになり、制御信号PDLLOFFが論理ローであればP
MOSトランジスタ551がターンオンされて制御部521の出
力は論理ハイになる。即ち、制御信号PDLLOFFが論理ロ
ーにディスエーブルされれば差動増幅部511は活性化
し、制御信号PDLLOFFが論理ハイにイネーブルされれば
差動増幅部511は非活性化する。
【００３４】制御部521の出力はPMOSトランジスタ533の
ゲートにも印加される。従って、制御部521の出力が論
理ハイであればPMOSトランジスタ533はターンオフさ
れ、制御部521の出力が論理ローであればPMOSトランジ
スタ533はターンオンされて、電源電圧VCCをPMOSトラン
ジスタ534のゲートに印加し、PMOSトランジスタ534をタ
ーンオフさせてアクチブ用内部電源電圧AIVCの発生を抑
える。即ち、制御信号PDLLOFFが論理ハイであればアク
チブ用内部電源電圧AIVCは発生しない。
ゲートにも印加される。従って、制御部521の出力が論
理ハイであればPMOSトランジスタ533はターンオフさ
れ、制御部521の出力が論理ローであればPMOSトランジ
スタ533はターンオンされて、電源電圧VCCをPMOSトラン
ジスタ534のゲートに印加し、PMOSトランジスタ534をタ
ーンオフさせてアクチブ用内部電源電圧AIVCの発生を抑
える。即ち、制御信号PDLLOFFが論理ハイであればアク
チブ用内部電源電圧AIVCは発生しない。
【００３５】アクチブ用内部電圧発生器151の動作を説
明する。制御信号PDLLOFFがディスエーブルされた状態
で遅延同期ループ用基準電圧VREFPが差動増幅部511に印
加されれば、NMOSトランジスタ541がターンオンされる
のでノードN8の電圧が接地端GNDレベルまで低くなる。
すると、PMOSトランジスタ534がターンオンされるので
電源電圧VCCがノードN7に印加されてアクチブ用内部電
源電圧AIVCが発生する。
明する。制御信号PDLLOFFがディスエーブルされた状態
で遅延同期ループ用基準電圧VREFPが差動増幅部511に印
加されれば、NMOSトランジスタ541がターンオンされる
のでノードN8の電圧が接地端GNDレベルまで低くなる。
すると、PMOSトランジスタ534がターンオンされるので
電源電圧VCCがノードN7に印加されてアクチブ用内部電
源電圧AIVCが発生する。
【００３６】アクチブ用内部電源電圧AIVCが上昇すれば
NMOSトランジスタ542がターンオンされ、それによってP
MOSトランジスタ531、532がターンオンされる。する
と、ノードN8の電圧が上昇してPMOSトランジスタ534の
ターンオンの度合が小さくなる。従って、アクチブ用内
部電源電圧AIVCは低くなる。
NMOSトランジスタ542がターンオンされ、それによってP
MOSトランジスタ531、532がターンオンされる。する
と、ノードN8の電圧が上昇してPMOSトランジスタ534の
ターンオンの度合が小さくなる。従って、アクチブ用内
部電源電圧AIVCは低くなる。
【００３７】アクチブ用内部電源電圧AIVCが低くなれば
NMOSトランジスタ541がNMOSトランジスタ542よりターン
オンの度合が大きくなり、それによってノードN8の電圧
が低くなってPMOSトランジスタ534のターンオンの度合
が高くなる。従って、アクチブ用内部電源電圧AIVCは再
び上昇する。以上のような動作が反復されてアクチブ用
内部電源電圧AIVCは一定に維持される。
NMOSトランジスタ541がNMOSトランジスタ542よりターン
オンの度合が大きくなり、それによってノードN8の電圧
が低くなってPMOSトランジスタ534のターンオンの度合
が高くなる。従って、アクチブ用内部電源電圧AIVCは再
び上昇する。以上のような動作が反復されてアクチブ用
内部電源電圧AIVCは一定に維持される。
【００３８】遅延同期ループ111は、データとクロック
のスキューを減少させるためのものであって、基準電圧
VREF、遅延同期ループ用基準電圧VREFP、待機用内部電
源電圧SIVC及びアクチブ用内部電源電圧AIVCを入力して
動作する。
のスキューを減少させるためのものであって、基準電圧
VREF、遅延同期ループ用基準電圧VREFP、待機用内部電
源電圧SIVC及びアクチブ用内部電源電圧AIVCを入力して
動作する。
【００３９】図6は、図1に示す遅延同期ループ制御回路
のタイミング図である。図6に示すように、遅延同期ル
ープ111が使用されない時、即ち、非活性化される時は、
制御信号PDLLOFFが論理ハイにイネーブルされる。制御
信号PDLLOFFがイネーブルされた時、基準電圧VREFは、
電源電圧VCCの半分の電圧(VCC/2)を維持し、遅延同期ル
ープ用基準電圧VREFPと待機用内部電源電圧SIVCは各々
基準電圧VREFの2倍の電圧を維持するが、アクチブ用内
部電源電圧AIVCはゼロボルトになる。
のタイミング図である。図6に示すように、遅延同期ル
ープ111が使用されない時、即ち、非活性化される時は、
制御信号PDLLOFFが論理ハイにイネーブルされる。制御
信号PDLLOFFがイネーブルされた時、基準電圧VREFは、
電源電圧VCCの半分の電圧(VCC/2)を維持し、遅延同期ル
ープ用基準電圧VREFPと待機用内部電源電圧SIVCは各々
基準電圧VREFの2倍の電圧を維持するが、アクチブ用内
部電源電圧AIVCはゼロボルトになる。
【００４０】一方、遅延同期ループ111が活性化すれば
制御信号PDLLOFFは論理ローとしてディスエーブルされ
る。制御信号PDLLOFFがディスエーブルされれば、基準
電圧VREF、遅延同期ループ用基準電圧VREFP及び待機用
内部電源電圧SIVCが共に従来のような電圧となる他、ア
クチブ用内部電源電圧AIVCが遅延同期ループ用基準電圧
VREFPと同一の高い電圧となる。
制御信号PDLLOFFは論理ローとしてディスエーブルされ
る。制御信号PDLLOFFがディスエーブルされれば、基準
電圧VREF、遅延同期ループ用基準電圧VREFP及び待機用
内部電源電圧SIVCが共に従来のような電圧となる他、ア
クチブ用内部電源電圧AIVCが遅延同期ループ用基準電圧
VREFPと同一の高い電圧となる。
【００４１】以上のように、本発明の第1の実施の形態
によれば、遅延同期ループ111が使われない場合には制
御信号PDLLOFFがイネーブルされて、これによりアクチ
ブ用内部電圧発生器151が非活性化するので不要な電力
消耗が省かれる。
によれば、遅延同期ループ111が使われない場合には制
御信号PDLLOFFがイネーブルされて、これによりアクチ
ブ用内部電圧発生器151が非活性化するので不要な電力
消耗が省かれる。
【００４２】図7は、本発明の第2の実施の形態に係る半
導体メモリ装置の遅延同期ループ制御回路のブロック図
である。図7に示すように、本発明の第2の実施の形態に
係る半導体メモリ装置の遅延同期ループ制御回路は、遅
延同期ループ701及び電圧供給部711を具備する。
導体メモリ装置の遅延同期ループ制御回路のブロック図
である。図7に示すように、本発明の第2の実施の形態に
係る半導体メモリ装置の遅延同期ループ制御回路は、遅
延同期ループ701及び電圧供給部711を具備する。
【００４３】遅延同期ループ701は、クロックとデータ
との間のスキューを減少させる。電圧供給部711は、遅
延同期ループ701が動作する場合には遅延同期ループ701
が動作するのに必要な電圧を供給し、遅延同期ループ70
1が動作しない場合には非活性化する。
との間のスキューを減少させる。電圧供給部711は、遅
延同期ループ701が動作する場合には遅延同期ループ701
が動作するのに必要な電圧を供給し、遅延同期ループ70
1が動作しない場合には非活性化する。
【００４４】電圧供給部711は、基準電圧発生部721と内
部電圧発生器731を具備する。基準電圧発生部721は、制
御信号PDLLOFFを入力し、制御信号PDLLOFFがディスエー
ブルされれば遅延同期ループ用基準電圧VREFPを発生し
て遅延同期ループ701に供給し、制御信号PDLLOFFがイネ
ーブルされれば非活性化する。基準電圧発生部721は、
基準電圧発生器741、遅延同期ループ用基準電圧発生器7
61及びスイッチング手段751を具備する。基準電圧発生
器741は基準電圧VREFを発生する。基準電圧発生器741
は、図2に示す回路と回路構成及び動作が同一であるの
で、説明を省略する。
部電圧発生器731を具備する。基準電圧発生部721は、制
御信号PDLLOFFを入力し、制御信号PDLLOFFがディスエー
ブルされれば遅延同期ループ用基準電圧VREFPを発生し
て遅延同期ループ701に供給し、制御信号PDLLOFFがイネ
ーブルされれば非活性化する。基準電圧発生部721は、
基準電圧発生器741、遅延同期ループ用基準電圧発生器7
61及びスイッチング手段751を具備する。基準電圧発生
器741は基準電圧VREFを発生する。基準電圧発生器741
は、図2に示す回路と回路構成及び動作が同一であるの
で、説明を省略する。
【００４５】遅延同期ループ用基準電圧発生器761は、
制御信号PDLLOFFと基準電圧VREFを入力し、制御信号PDL
LOFFがディスエーブルされれば遅延同期ループ用基準電
圧VREFPを発生し、制御信号PDLLOFFがイネーブルされれ
ば非活性化する。遅延同期ループ用基準電圧発生器761
は図8に詳細に示されている。
制御信号PDLLOFFと基準電圧VREFを入力し、制御信号PDL
LOFFがディスエーブルされれば遅延同期ループ用基準電
圧VREFPを発生し、制御信号PDLLOFFがイネーブルされれ
ば非活性化する。遅延同期ループ用基準電圧発生器761
は図8に詳細に示されている。
【００４６】図8に示すように、遅延同期ループ用基準
電圧発生器761は、差動増幅部801と論理部805を具備す
る。差動増幅部801は、図3に示す差動増幅部と回路構成
及び動作が同一であるので説明を省略する。
電圧発生器761は、差動増幅部801と論理部805を具備す
る。差動増幅部801は、図3に示す差動増幅部と回路構成
及び動作が同一であるので説明を省略する。
【００４７】論理部805は、信号P4KB、HITE、及び制御
信号PDLLOFFを入力し、制御信号PDLLOFFが論理ハイの
時、あるいは信号P4KBが論理ハイで信号HITEが論理ロー
の時に論理ハイを出力する。論理部805は、インバータ8
11〜813とNORゲート815及びNANDゲート816を具備する。
インバータ811は信号P4KBを反転させる。NORゲート815
はインバータ811の出力と信号HITEを入力し、両者の否
定論理和を演算する。インバータ812はNORゲート815の
出力を反転させる。NANDゲート816は、インバータ813に
より反転された制御信号PDLLOFFとインバータ812の出力
を入力し、それらの否定論理積を演算して論理部805の
出力として出力する。
信号PDLLOFFを入力し、制御信号PDLLOFFが論理ハイの
時、あるいは信号P4KBが論理ハイで信号HITEが論理ロー
の時に論理ハイを出力する。論理部805は、インバータ8
11〜813とNORゲート815及びNANDゲート816を具備する。
インバータ811は信号P4KBを反転させる。NORゲート815
はインバータ811の出力と信号HITEを入力し、両者の否
定論理和を演算する。インバータ812はNORゲート815の
出力を反転させる。NANDゲート816は、インバータ813に
より反転された制御信号PDLLOFFとインバータ812の出力
を入力し、それらの否定論理積を演算して論理部805の
出力として出力する。
【００４８】制御信号PDLLOFFが論理ハイにイネーブル
されれば、論理部805の出力が論理ハイになって差動増
幅部801は非活性化するので遅延同期ループ用基準電圧V
REFPは発生しない。
されれば、論理部805の出力が論理ハイになって差動増
幅部801は非活性化するので遅延同期ループ用基準電圧V
REFPは発生しない。
【００４９】スイッチング手段751は、基準電圧発生器7
41と遅延同期ループ用基準電圧発生器761との間に連結
されている。スイッチング手段751は、制御信号PDLLOFF
に応答して基準電圧VREFを遅延同期ループ用基準電圧発
生器761と遅延同期ループ701とに伝達する。スイッチン
グ手段751は、制御信号PDLLOFFが制御電極に印加され、
基準電圧VREFが入力電極に印加される伝送ゲートよりな
る。
41と遅延同期ループ用基準電圧発生器761との間に連結
されている。スイッチング手段751は、制御信号PDLLOFF
に応答して基準電圧VREFを遅延同期ループ用基準電圧発
生器761と遅延同期ループ701とに伝達する。スイッチン
グ手段751は、制御信号PDLLOFFが制御電極に印加され、
基準電圧VREFが入力電極に印加される伝送ゲートよりな
る。
【００５０】スイッチング手段751は、制御信号PDLLOFF
が論理ハイにイネーブルされればターンオフされて、基
準電圧VREFを遅延同期ループ用基準電圧発生器761と遅
延同期ループ701に伝達せず、制御信号PDLLOFFが論理ロ
ーとしてディスエーブルされればターンオンされるので
基準電圧VREFは遅延同期ループ用基準電圧発生器761と
遅延同期ループ701に伝達される。
が論理ハイにイネーブルされればターンオフされて、基
準電圧VREFを遅延同期ループ用基準電圧発生器761と遅
延同期ループ701に伝達せず、制御信号PDLLOFFが論理ロ
ーとしてディスエーブルされればターンオンされるので
基準電圧VREFは遅延同期ループ用基準電圧発生器761と
遅延同期ループ701に伝達される。
【００５１】内部電圧発生器731は、制御信号PDLLOFFと
遅延同期ループ用基準電圧VREFPを入力し、制御信号PDL
LOFFがディスエーブルされれば内部電源電圧IVCを発生
して遅延同期ループ701に供給し、制御信号PDLLOFFがイ
ネーブルされれば非活性化する。内部電圧発生器731は
図5に示すアクチブ用内部電圧発生器151と回路構成及び
動作が同一なので説明を省略する。
遅延同期ループ用基準電圧VREFPを入力し、制御信号PDL
LOFFがディスエーブルされれば内部電源電圧IVCを発生
して遅延同期ループ701に供給し、制御信号PDLLOFFがイ
ネーブルされれば非活性化する。内部電圧発生器731は
図5に示すアクチブ用内部電圧発生器151と回路構成及び
動作が同一なので説明を省略する。
【００５２】図9は、図7に示す遅延同期ループ制御回路
のタイミング図である。図9に示すように、遅延同期ル
ープ701が使用されない時、即ち、非活性化される時、
制御信号PDLLOFFは論理ハイとしてイネーブルされる。
制御信号PDLLOFFがイネーブルされた場合、基準電圧VRE
Fは電源電圧VCCの半分の電圧(VCC/2)を維持するが、遅
延同期ループ用基準電圧VREFPと内部電源電圧IVCはゼロ
ボルトになる。即ち、遅延同期ループ用基準電圧VREFP
と内部電源電圧IVCは発生しない。
のタイミング図である。図9に示すように、遅延同期ル
ープ701が使用されない時、即ち、非活性化される時、
制御信号PDLLOFFは論理ハイとしてイネーブルされる。
制御信号PDLLOFFがイネーブルされた場合、基準電圧VRE
Fは電源電圧VCCの半分の電圧(VCC/2)を維持するが、遅
延同期ループ用基準電圧VREFPと内部電源電圧IVCはゼロ
ボルトになる。即ち、遅延同期ループ用基準電圧VREFP
と内部電源電圧IVCは発生しない。
【００５３】一方、遅延同期ループ701が活性化すれ
ば、制御信号PDLLOFFは論理ローにディスエーブルされ
る。制御信号PDLLOFFがディスエーブルされた場合、基
準電圧VREFが従来のような電圧となる他、遅延同期ルー
プ用基準電圧VREFPと内部電源電圧IVCが基準電圧VREFの
2倍(2×VREF)の高い電圧となる。即ち、遅延同期ループ
用基準電圧VREFPと内部電源電圧IVCが発生する。以上の
ように、本発明の第2の実施の形態によれば、遅延同期
ループ701が使われない場合には、制御信号PDLLOFFがイ
ネーブルされて遅延同期ループ用基準電圧発生器761と
内部電圧発生器731が非活性化するので、不要な電力消
耗が図1に示す回路より大幅に省かれる。
ば、制御信号PDLLOFFは論理ローにディスエーブルされ
る。制御信号PDLLOFFがディスエーブルされた場合、基
準電圧VREFが従来のような電圧となる他、遅延同期ルー
プ用基準電圧VREFPと内部電源電圧IVCが基準電圧VREFの
2倍(2×VREF)の高い電圧となる。即ち、遅延同期ループ
用基準電圧VREFPと内部電源電圧IVCが発生する。以上の
ように、本発明の第2の実施の形態によれば、遅延同期
ループ701が使われない場合には、制御信号PDLLOFFがイ
ネーブルされて遅延同期ループ用基準電圧発生器761と
内部電圧発生器731が非活性化するので、不要な電力消
耗が図1に示す回路より大幅に省かれる。
【００５４】以上、特定の実施の形態を挙げて本発明を
説明したが、該実施の形態は本発明の適用例に過ぎず、
本発明の技術的思想の範囲を逸脱しない範囲で該実施の
形態を変形し又は改良することができ、このような変形
や改良も本発明の技術的範囲に含まれる。
説明したが、該実施の形態は本発明の適用例に過ぎず、
本発明の技術的思想の範囲を逸脱しない範囲で該実施の
形態を変形し又は改良することができ、このような変形
や改良も本発明の技術的範囲に含まれる。
【００５５】
【発明の効果】本発明の半導体メモリ装置によれば、例
えば、遅延同期ループが使われない時は遅延同期ループ
に直流電圧を供給する回路を非活性化することによち不
要な電力消耗が大幅に省かれる。
えば、遅延同期ループが使われない時は遅延同期ループ
に直流電圧を供給する回路を非活性化することによち不
要な電力消耗が大幅に省かれる。
【図1】本発明の第1の実施の形態に係る半導体メモリ装
置の遅延同期ループ制御回路のブロック図である。
置の遅延同期ループ制御回路のブロック図である。
【図2】図1に示す基準電圧発生器の回路図である。
【図3】図1に示す遅延同期ループ用基準電圧発生器の回
路図である。
路図である。
【図4】図1に示す待機用内部電圧発生器の回路図であ
る。
る。
【図5】図1に示すアクチブ用内部電圧発生器の回路図で
ある。
ある。
【図6】図1に示す遅延同期ループ制御回路のタイミング
図である。
図である。
【図7】本発明の第2の実施の形態に係る半導体メモリ装
置の遅延同期ループ制御回路のブロック図である。
置の遅延同期ループ制御回路のブロック図である。
【図8】図7に示す遅延同期ループ用基準電圧発生器の回
路図である。
路図である。
【図9】図7に示す遅延同期ループ制御回路のタイミング
図である。
図である。
Claims (10)
- 【請求項1】 遅延同期ループと、 前記遅延同期ループが動作する場合には前記遅延同期ル
ープが動作するのに必要な電圧を供給し、前記遅延同期
ループが動作しない場合には非活性化される電圧供給部
と、 を具備することを特徴とする半導体メモリ装置。 - 【請求項2】 前記電圧供給部は、前記遅延同期ループ
に基準電圧と内部電源電圧とを供給することを特徴とす
る請求項1に記載の半導体メモリ装置。 - 【請求項3】 前記電圧供給部は、前記遅延同期ループ
が動作しない場合にイネーブルされる制御信号に応答し
て非活性化されることを特徴とする請求項1に記載の半
導体メモリ装置。 - 【請求項4】 前記電圧供給部は、 前記制御信号を入力し、前記制御信号がディスエーブル
された場合は遅延同期ループ用基準電圧を発生して前記
遅延同期ループに供給し、前記制御信号がイネーブルさ
れた場合は非活性化される基準電圧発生部と、 前記制御信号と前記遅延同期ループ用基準電圧を入力
し、前記制御信号がディスエーブルされた場合は内部電
源電圧を発生して前記遅延同期ループに供給し、前記制
御信号がイネーブルされた場合は非活性化される内部電
圧発生器と、 を具備することを特徴とする請求項3に記載の半導体メ
モリ装置。 - 【請求項5】 前記基準電圧発生部は、 前記遅延同期ループ用基準電圧と電圧レベルが異なる基
準電圧を発生する基準電圧発生器と、 前記制御信号と前記基準電圧を入力し、前記制御信号が
ディスエーブルされた場合は前記遅延同期ループ用基準
電圧を発生し、前記制御信号がイネーブルされた場合は
非活性化される遅延同期ループ用基準電圧発生器と、 前記基準電圧発生器と前記遅延同期ループ用基準電圧発
生器との間に連結され、前記制御信号に応答して前記基
準電圧を前記遅延同期ループ用基準電圧発生器に伝送す
るスイッチング手段と、 を具備することを特徴とする請求項4に記載の半導体メ
モリ装置。 - 【請求項6】 前記スイッチング手段は伝送ゲートであ
ることを特徴とする請求項5に記載の半導体メモリ装
置。 - 【請求項7】 前記遅延同期ループ用基準電圧発生器
は、 前記基準電圧を入力して前記遅延同期ループ用基準電圧
を発生する差動増幅部と、 前記制御信号を入力し、前記制御信号がイネーブルされ
た場合は前記差動増幅部を非活性化させて前記遅延同期
ループ用基準電圧の発生を抑制する論理部と、 を具備することを特徴とする請求項4に記載の半導体メ
モリ装置。 - 【請求項8】 前記内部電圧発生器は前記遅延同期ルー
プ用基準電圧を入力して前記内部電源電圧を発生する差
動増幅部と、 前記制御信号を入力し、前記制御信号がイネーブルされ
た場合に前記差動増幅部を非活性化させて前記内部電源
電圧の発生を抑制する制御部と、 を具備することを特徴とする請求項4に記載の半導体メ
モリ装置。 - 【請求項9】 前記制御部はCMOSよりなることを特徴と
する請求項8に記載の半導体メモリ装置。 - 【請求項10】 前記半導体メモリ装置は、ダブルデータ
レート同期式DRAM半導体装置であることを特徴とする請
求項1に記載の半導体メモリ装置。
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| DE10215583B4 (de) * | 2002-04-10 | 2008-09-11 | Qimonda Ag | Spannungsgeneratorvorrichtung und Steuerverfahren |
| KR100468727B1 (ko) * | 2002-04-19 | 2005-01-29 | 삼성전자주식회사 | 지연 동기 루프의 지연 라인 제어 회로 |
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| KR100560297B1 (ko) * | 2003-10-29 | 2006-03-10 | 주식회사 하이닉스반도체 | 지연고정루프용 전원 공급 회로를 구비한 반도체 소자 |
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-
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- 1999-06-23 US US09/338,545 patent/US6101137A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004310990A (ja) * | 2002-12-02 | 2004-11-04 | Samsung Electronics Co Ltd | 基準電圧の発生回路及び内部電圧の発生回路 |
| JP2006147124A (ja) * | 2004-11-15 | 2006-06-08 | Hynix Semiconductor Inc | 半導体メモリ装置 |
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