JP4350568B2 - 内部電圧発生回路 - Google Patents
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Description
これらのうち、メモリセルアレイのための内部電圧発生回路は、ビットラインの電圧を感知し、内部電圧レベルに増幅するPMOSビットラインセンス増幅器に内部電圧を供給する。
図1で、NMOSトランジスタN1は、PMOSトランジスタP1のオーバードライビングを制御するためのオーバードライビング制御トランジスタであって、PMOSトランジスタP1は内部電圧VCCAをドライビングするためのドライバである。
VREFAは、内部電圧VCCAのための基準電圧を、VEXTは半導体メモリ装置外部から印加される外部電源電圧を示している。PACTはアクティブ信号であって、半導体メモリ装置にアクティブ命令が印加されて、ビットラインセンシング動作が実行される前に発生する所定のパルス幅を有するパルス信号である。
まず、“ロー”レベルのアクティブ信号PACTが印加されてNMOSトランジスタN1がオフされると、PMOSトランジスタP1は正常ドライビング動作を実行する。“ハイ”レベルのアクティブ信号PACTが印加されてNMOSトランジスタN1がオンされると、PMOSトランジスタP1はオーバードライビング動作を実行する。
一方、正常ドライビング動作時に内部電圧VCCAのレベルが基準電圧VREFAのレベルより高い場合には、比較器11は基準電圧VREFAと内部電圧VCCAとを比較してノードAの電圧を上昇させる。すると、PMOSトランジスタP1の駆動能力が低くなって内部電圧VCCAのレベルを低下させる。
そして、オーバードライビング動作時にはNMOSトランジスタN1がオンされてノードAのレベルを正常ドライビング動作時よりさらに低下させる。すると、PMOSトランジスタP1の駆動能力が正常ドライビング動作時よりさらに向上して内部電圧VCCAのレベルを基準電圧VREFAレベルよりさらに高いレベルにオーバードライビングする。
このように内部電圧VCCAのレベルが目標電圧以上にオーバーシューティングされるようになると、ビットライン電圧レベルが高まり、ライト及びリード動作時にセンシングタイムが遅れ、データライト及びリード速度が遅れるようになるという問題点がある。
図2に示したように、アクティブ信号PACTが所定のパルス幅を有して発生する場合に、低いレベルの外部電源電圧VEXTが印加されると、実線で示したように基準電圧VREFAレベルを維持した内部電圧VCCAが電圧△だけオーバードライビングされて目標電圧VREFA+△に到達するようになる。しかし、高いレベルの外部電源電圧VEXTが印加されると、点線で示したように基準電圧VREFAレベルを維持した内部電圧VCCAが目標電圧VREFA+△を越えた電圧レベルにまで上昇するようになるオーバーシューティングが発生する。これによって、ビットラインセンシング動作時に、内部電圧VCCAのレベルが基準電圧VREFAレベルに下がることができなくなり、電圧δだけ高いレベルを維持するようになる。
したがって、本発明の内部電圧発生回路が適用される半導体メモリ装置のビットラインセンシング速度が改善されてデータリード及びライト速度が遅れなくなる。
以下、添付した図面を参照して本発明の内部電圧発生回路を説明する。各図面に付された同一の参照符号は同一部材を示す。
図3において、図1に示した構成と同一参照符号で示した構成は、図1に示した構成と同一の機能を実行するので図1の説明を参考にすれば容易に理解できるはずである。
まず、“ロー”レベルのアクティブ信号PACTが発生すると内部電圧感知器21は、“ロー”レベルの信号VAを発生して、NMOSトランジスタN1はオフされる。この状態において、内部電圧発生回路20は図1に示した回路と同様に内部電圧VCCAレベルを基準電圧VREFレベルに維持するための正常ドライビング動作を実行する。
図4において、インバータI1、I2のそれぞれの電源電圧として内部電圧VCCAが印加されるように構成されている。
図4に示した内部電圧感知器を構成する構成要素それぞれの機能を説明すると次の通りである。
“ロー”レベルのアクティブ信号PACTが印加されるとインバータI1は“ハイ”レベルの信号を発生する。これにより、PMOSトランジスタP3がオフされ、NMOSトランジスタN3がオンされて“ロー”レベルの信号VAを発生する。すると、NMOSトランジスタN1がオフされ、PMOSトランジスタP1は比較器11の出力信号に応答して正常ドライビング動作を実行する。
図5に示した内部電圧感知器のブロックそれぞれの機能を説明すると次の通りである。
電圧分配器22は、アクティブ信号PACTに応答して内部電圧VCCAを分配する。電圧比較器23は電圧分配器22によって分配された電圧と基準電圧VREFAとを比較して信号VAを発生する。
“ロー”レベルのアクティブ信号PACTが発生すれば電圧分配器22は、電圧分配動作を実行しないようになる。電圧比較器23は“ロー”レベルのアクティブ信号PACTに応答して“ロー”レベルの信号VAを発生する。したがって、NMOSトランジスタN1がオフされてPMOSトランジスタP1は正常ドライビング動作を実行するようになる。
図6において、インバータI3の電源電圧として内部電圧VCCAが印加されるように構成されている。
NMOSトランジスタN4は、“ハイ”レベルのアクティブ信号PACTに応答してオンされる。抵抗R2、R3はNMOSトランジスタN4がオンされると内部電圧VCCAを分配し、ノードCに分配された電圧を発生する。比較器COMは基準電圧VREFAと分配された電圧とを比較して信号VAを発生する。インバータI3はアクティブ信号PACTを反転し、反転アクティブ信号PACTBを発生する。NMOSトランジスタN5は“ハイ”レベルの反転アクティブ信号PACTBに応答してオンされ、“ロー”レベルの信号VAを発生する。NMOSトランジスタN5は正常ドライビング動作時に信号VAがフローティングされることを防止する。
“ロー”レベルのアクティブ信号PACTが印加されるとインバータI3は、“ハイ”レベルの反転アクティブ信号PACTBを発生する。これにより、NMOSトランジスタN5がオンされて“ロー”レベルの信号VAを発生する。すると、NMOSトランジスタN1がオフされ、PMOSトランジスタP1は正常ドライビング動作を実行するようになる。
図7に示した内部電圧発生回路は、NMOSトランジスタN1を用いず、電圧分配器31を用いて比較器11に印加される信号VCの電圧レベルを調節することによってオーバードライビング動作を制御する。
“ロー”レベルのアクティブ信号PACTが印加されると電圧分配器31は、内部電圧VCCAを電圧VCとして発生する。比較器11は電圧VCが基準電圧VREFAより低ければ出力電圧のレベルを低下させ、基準電圧VREFAより高ければ出力電圧のレベルを上昇させる動作を反復的に実行する。PMOSトランジスタP1は比較器11の出力電圧によって正常ドライビング動作を実行して内部電圧VCCAのレベルを基準電圧VREFAレベルに維持する。
図8に示した電圧分配器の動作を説明すると次の通りである。
“ロー”レベルのアクティブ信号PACTが印加されるとNMOSトランジスタN6がオフされて、電圧分配器31は内部電圧VCCAを電圧VCとして出力する。
“ハイ”レベルのアクティブ信号PACTが印加されるとNMOSトランジスタN6がオンされ、電圧分配器31は抵抗R4と抵抗R5とによって分配された電圧VCを発生する。この時、電圧分配器31から出力される電圧VCは内部電圧VCCAが目標電圧内にあれば正常ドライビング動作時の電圧VCより低い電圧を発生し、内部電圧VCCAが目標電圧を外れると基準電圧VREFAより高い電圧を発生する。これは電圧分配器31の抵抗R4、R5の値を適切に調節するにより可能になる。抵抗R4、R5はMOSトランジスタでも実現可能である。
図9は、図3に示した本発明の内部電圧発生回路の内部電圧VCCAと信号VAの変化をシミュレーションしたグラフである。
そして、内部電圧VCCAのレベルが目標電圧以下に下がると信号VAが再び“ハイ”レベルに遷移するようになる。そうすると、図3に示したNMOSトランジスタN1が再びオンされてPMOSトランジスタP1はオーバードライビング動作を再び実行する。
したがって、本発明の内部電圧発生回路が適用される半導体メモリ装置のビットラインセンシング速度が改善され、データリード及びライト速度が遅れなくなる。
Claims (13)
- 基準電圧と内部電圧とを比較して第1駆動信号を出力する比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を感知し、第2駆動信号を発生する内部電圧感知手段と;
前記第2駆動信号に応答して前記第1駆動信号を制御するオーバードライビング制御手段とを備え、
前記内部電圧感知手段は、
前記アイティブ信号が非活性化されると前記第2駆動信号を非活性化し、前記アクティブ信号が活性化され、前記内部電圧が目標電圧より小さかったり同一であれば前記第2駆動信号を活性化し、前記内部電圧が前記目標電圧より大きければ前記第2駆動信号を非活性化することを特徴とする内部電圧発生回路。 - 基準電圧と内部電圧とを比較して第1駆動信号を出力する比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を感知し、第2駆動信号を発生する内部電圧感知手段と;
前記第2駆動信号に応答して前記第1駆動信号を制御するオーバードライビング制御手段とを備え、
前記内部電圧感知手段は、
前記内部電圧と接地電圧との間に連結して前記アクティブ信号を反転して反転アクティブ信号を発生する第1インバータと;
前記内部電圧と接地電圧との間に連結して前記反転アクティブ信号を反転する第2インバータと;
前記第2インバータの出力信号を受信して第1電圧を出力する第1電圧発生回路と;
前記内部電圧に連結して前記第1インバータの出力信号に応答して前記第2駆動信号を活性化する第1トランジスタと;
接地電圧に連結して前記第1電圧が所定電圧を越えるとオンされて前記第2駆動信号を非活性化する第2トランジスタと;
前記反転アクティブ信号に応答して前記第2駆動信号を非活性化するスイッチングトランジスタとを備えることを特徴とする内部電圧発生回路。 - 前記第1トランジスタは、
前記内部電圧が印加されるソースと、前記反転アクティブ信号が印加されるゲートと、前記第2駆動信号を発生するドレインとを有したPMOSトランジスタであることを特徴とする請求項2に記載の内部電圧発生回路。 - 前記第2トランジスタは、
前記接地電圧が印加されるソースと、前記第1電圧が印加されるゲートと、前記第2駆動信号を発生するドレインとを有したNMOSトランジスタであることを特徴とする請求項2に記載の内部電圧発生回路。 - 前記スイッチングトランジスタは、
前記反転アクティブ信号が印加されるゲートと、接地電圧に連結したソースと、前記第2駆動信号を発生するドレインとを有したNMOSトランジスタであることを特徴とする請求項2に記載の内部電圧発生回路。 - 基準電圧と内部電圧とを比較して第1駆動信号を出力する第1比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段と;
前記分配された電圧と前記基準電圧とを比較して前記第2駆動信号を発生する第2比較手段と;
前記第2駆動信号に応答して前記第1駆動信号のレベルを制御するオーバードライビング制御手段とを備え、
前記電圧分配手段は、
前記アクティブ信号が非活性化されると前記内部電圧を出力し、前記アクティブ信号が活性化されると前記内部電圧を分配して前記分配された電圧を発生することを特徴とする内部電圧発生回路。 - 基準電圧と内部電圧とを比較して第1駆動信号を出力する第1比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段と;
前記分配された電圧と前記基準電圧とを比較して前記第2駆動信号を発生する第2比較手段と;
前記第2駆動信号に応答して前記第1駆動信号のレベルを制御するオーバードライビング制御手段とを備え、
前記電圧分配手段は、
前記内部電圧が目標電圧より小さかったり同一であれば前記基準電圧より低い前記分配された電圧を発生し、前記内部電圧が前記目標電圧より大きければ前記基準電圧より高い前記分配された電圧を発生することを特徴とする内部電圧発生回路。 - 基準電圧と内部電圧とを比較して第1駆動信号を出力する第1比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段と;
前記分配された電圧と前記基準電圧とを比較して前記第2駆動信号を発生する第2比較手段と;
前記第2駆動信号に応答して前記第1駆動信号のレベルを制御するオーバードライビング制御手段とを備え、
前記電圧分配手段は、
前記内部電圧と第1ノードとに連結した第1負荷と;
前記第1ノードと第2ノードとの間に連結した第2負荷と;
前記第2ノードに連結したドレインと、前記アクティブ信号が印加されるゲートと、接地電圧に連結したソースとを有するスイッチングトランジスタとを備え、
前記第1ノードを介して前記分配された電圧を発生することを特徴とする内部電圧発生回路。 - 前記スイッチングトランジスタは、
NMOSトランジスタで構成されたことを特徴とする請求項8に記載の内部電圧発生回路。 - 基準電圧と内部電圧とを比較して第1駆動信号を出力する第1比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段と;
前記分配された電圧と前記基準電圧とを比較して前記第2駆動信号を発生する第2比較手段と;
前記第2駆動信号に応答して前記第1駆動信号のレベルを制御するオーバードライビング制御手段とを備え、
前記第2比較手段は、
前記アクティブ信号が非活性化されると前記第2駆動信号を非活性化し、前記アクティブ信号が活性化されると前記基準電圧と前記分配された電圧とを比較して前記分配された電圧が前記基準電圧より小さければ前記第2駆動信号を活性化し、前記分配された電圧が前記基準電圧より高ければ前記第2駆動信号を非活性化することを特徴とする内部電圧発生回路。 - 基準電圧と内部電圧とを比較して第1駆動信号を出力する第1比較手段と;
前記第1駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段と;
前記分配された電圧と前記基準電圧とを比較して前記第2駆動信号を発生する第2比較手段と;
前記第2駆動信号に応答して前記第1駆動信号のレベルを制御するオーバードライビング制御手段とを備え、
前記第2比較手段は、
前記アクティブ信号を反転して反転アクティブ信号を発生する第1インバータと;
前記反転アクティブ信号に応答して前記第2駆動信号を非活性化するスイッチングトランジスタと;
前記基準電圧と前記第1ノードの電圧とを比較して前記第1ノードの電圧が前記基準電圧より低ければ前記第2駆動信号を活性化して、前記第1ノードの電圧が前記基準電圧より高ければ前記第2駆動信号を非活性化する比較器を備えることを特徴とする内部電圧発生回路。 - 前記スイッチングトランジスタは、
前記反転アクティブ信号が印加されるゲートと、接地電圧に連結したソースと、前記第2駆動信号を発生するドレインとを有したNMOSトランジスタであることを特徴とする請求項11に記載の内部電圧発生回路。 - 内部電圧と基準電圧とを比較して第1駆動信号を発生する段階と;
前記第1駆動信号に応答して前記内部電圧を出力する段階と;
所定のパルス幅を有するアクティブ信号に応答して前記内部電圧を検出して第2駆動信号を出力する段階と;
前記第2駆動信号に応答して前記第1駆動信号を制御する段階とを備え、
前記第2駆動信号を出力する段階は、
前記アクティブ信号が非活性化されると前記第2駆動信号を非活性化する段階と;
前記アクティブ信号が活性化されて前記内部電圧が目標電圧より小さかったり同一であれば前記第2駆動信号を活性化する段階と;
前記アクティブ信号が活性化され、前記内部電圧が前記目標電圧より大きければ前記第2駆動信号を非活性化する段階とをさらに備えることを特徴とする内部電圧発生方法。
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