DE102004014386A1

DE102004014386A1 - Spannungsgeneratorschaltung und zugehöriges Verfahren zur Spannungserzeugung

Info

Publication number: DE102004014386A1
Application number: DE102004014386A
Authority: DE
Inventors: Byong-Mo Moon; Tae-Sung Lee; Dae-Hwan Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-03-20
Filing date: 2004-03-18
Publication date: 2004-11-25
Also published as: US20040217804A1; TW200502969A; JP2004288190A; JP4350568B2; US7049881B2; KR100629258B1; TWI256051B; KR20040082894A

Abstract

Die Erfindung bezieht sich auf eine Spannungsgeneratorschaltung mit Mitteln (11) zum Vergleichen einer internen Spannung (VCCA) mit einer Referenzspannung (VREFA) und Ausgeben eines ersten Treibersignals und Mitteln (P1) zum Treiben und Ausgeben der internen Spannung (VCCA) in Reaktion auf das erste Treibersignal und auf ein Verfahren zum Erzeugen einer internen Spannung. DOLLAR A Erfindungsgemäß sind Mittel (21) zum Detektieren der internen Spannung (VCCA) und zum Erzeugen eines zweiten Treibersignals (VA) in Reaktion auf ein Aktivierungssignal (PACT) und Steuermittel (N1) zum Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal (VA) vorgesehen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine.

Description

Die Erfindung betrifft eine Spannungsgeneratorschaltung nach dem Oberbegriff von Patentanspruch 1 und ein zugehöriges Verfahren zur Erzeugung einer internen Spannung.
Eine Spannungsgeneratorschaltung zum Erzeugen einer internen Spannung in einem herkömmlichen Halbleiterspeicherbaustein umfasst einen Spannungsgenerator für ein Speicherzellenfeld und einen Spannungsgenerator für periphere Schaltungen des Speicherzellenfelds.
Der Spannungsgenerator für das Speicherzellenfeld versorgt einen Bitleitungsabtastverstärker mit einem Metall-Oxid-Halbleiter-Bauelement mit positivem Kanal (PMOS), das eine Spannung einer Bitleitung abtastet und auf den Pegel einer internen Spannung verstärkt, mit der internen Spannung.
Der Spannungsgenerator für das Speicherzellenfeld des herkömmlichen Halbleiterspeicherbausteins umfasst einen Übersteuerungstransistor, der ein Abfallen der erzeugten internen Spannung verhindert, wenn ein Bitleitungsabtastvorgang ausgeführt wird. Der Pegel der internen Spannung steigt vor dem Ausführen des Bitleitungsabtastvorgangs an und verhindert ein Abfallen des Pegels der internen Spannung, wenn der Bitleitungsabtastvorgang ausgeführt wird. Dadurch kann die Spannung der Bitleitung schnell auf den Pegel der internen Spannung verstärkt werden, so dass Lese- und Schreibgeschwindigkeiten nicht verzögert werden.

1 zeigt ein Schaltbild einer herkömmlichen Spannungsgeneratorschaltung 10 für die interne Spannung. Die Spannungsgeneratorschaltung 10 umfasst einen Komparator 11, einen Metall-Oxid-Halbleiter-Transistor mit negativem Kanal (NMOS) N1 und einen PMOS-Transistor P1.

In 1 ist der NMOS-Transistor N1 als Steuertransistor zum Steuern der Übersteuerung des PMOS-Transistors P1 ausgeführt, der als Treiber zum Treiben einer internen Spannung VCCA ausgeführt ist. VREFA bezeichnet eine Referenzspannung für die interne Spannung VCCA, VEXT bezeichnet eine externe Versorgungsspannung, die von außerhalb an den Halbleiterspeicherbaustein angelegt wird, und PACT bezeichnet ein Aktivierungssignal und ein Pulssignal mit einer vorgegebenen Pulsbreite, welches erzeugt wird, bevor ein Aktivierungsbefehl an den Halbleiterspeicherbaustein angelegt und der Bitleitungsabtastvorgang durchgeführt wird.

Im Betrieb führt der PMOS-Transistor P1 einen normalen Treibervorgang aus, wenn das Aktivierungssignal PACT mit einem niedrigen Pegel angelegt wird, um den NMOS-Transistor N1 der Spannungsgeneratorschaltung 10 aus 1 sperrend zu schalten. Im Gegensatz dazu führt der PMOS-Transistor P1 eine Übersteuerungsfunktion aus, wenn das Aktivierungssignal PACT mit einem hohen Pegel angelegt wird, um den NMOS-Transistor N1 leitend zu schalten.

Ist die interne Spannung VCCA während eines normalen Treibervorgangs niedriger als die Referenzspannung VREFA, dann vergleicht der Komparator 11 die interne Spannung VCCA mit der Referenzspannung VREFA und senkt eine Spannung an einem Knoten A ab. Daraus resultiert, dass die Treiberfähigkeit des PMOS-Transistors P1 vergrößert wird, wobei die interne Spannung VCCA ansteigt.

Ist andererseits die interne Spannung VCCA während eines normalen Treibervorgangs höher als die Referenzspannung VREFA, dann vergleicht der Komparator 11 die interne Spannung VCCA mit der Referenzspannung VREFA und erhöht die Spannung am Knoten A. Daraus resultiert, dass die Treiberfähigkeit des PMOS-Transistors P1 verkleinert wird, wobei die interne Spannung VCCA absinkt.

Die Spannungsgeneratorschaltung 10 wiederholt die oben beschriebenen Vorgänge während eines normalen Treiberbetriebs, um die interne Spannung VCCA auf dem gleichen Pegel wie die Referenzspannung VREFA zu halten.

Während eines Übersteuerungsvorgangs wird der Transistor N1 leitend geschaltet, um den Spannungspegel am Knoten A unter den Spannungspegel beim normalen Treiberbetrieb abzusenken. Dadurch wird die Treiberfähigkeit des PMOS-Transistors P1 verglichen mit dem normalen Treiberbetrieb gesteigert, um die interne Spannung VCCA auf einen Pegel höher als die Referenzspannung VREFA zu übersteuern.

Wenn jedoch die externe Versorgungsspannung VEXT ansteigt, erhöht sich eine Spannungsdifferenz zwischen einem Gateanschluss und ei nem Sourceanschluss des PMOS-Transistors P1, so dass die Treiberfähigkeit des PMOS-Transistors P1 stärker als benötigt gesteigert wird, wodurch der Pegel der internen Spannung VCCA überschwingt. Das bedeutet, dass der Pegel der internen Spannung VCCA für den Übersteuerungsvorgang sehr viel höher als ein gewünschter Spannungspegel ist, der nachfolgend auch als Zielspannung bezeichnet wird.

Überschwingt die interne Spannung VCCA oder ist sie höher als die Zielspannung, dann wird auch der Spannungspegel der Bitleitung höher. Daraus resultiert, dass die Abtastzeit während der Durchführung von Schreib- und Lesevorgängen verzögert wird, was zu Verzögerungen der Datenschreib- und/oder Datenlesegeschwindigkeit führen kann.

2 zeigt eine Darstellung der Veränderung der internen Spannung VCCA in Bezug auf das Aktivierungssignal PACT in der herkömmlichen Spannungsgeneratorschaltung 10. Eine durchgezogene Linie repräsentiert den Übersteuerungsbetrieb und eine gepunktete Linie repräsentiert das Überschwingen, wenn die interne Spannung VCCA höher als die Zielspannung ist.

Wie aus 2 ersichtlich ist, wird für den Fall, dass das Aktivierungssignal PACT mit einer vorgegebenen Pulsbreite erzeugt wird, die interne Spannung VCCA, die auf dem Pegel der Referenzspannung VREFA gehalten wird, um einen Spannungswert Δ übersteuert und erreicht die durch eine gestrichelte Linie dargestellte Zielspannung VCCA + Δ, wenn die externe Spannung VEXT mit einem niedrigen Pegel angelegt wird. Wie jedoch durch die gepunktete Linie verdeutlicht wird, steigt die interne Spannung VCCA über den Spannungspegel der Zielspannung VCCA + Δ hinaus an, wenn die externe Spannung VEXT mit einem hohen Pegel angelegt wird. Dadurch nimmt während eines Bitleitungsabtastvorgangs der Pegel der internen Spannung VCCA nicht auf den Pegel der Referenzspannung VREFA ab, sondern verbleibt auf einem Span nungspegel VREFA + δ, der höher als der Pegel der Referenzspannung VREFA ist.

Wie oben ausgeführt ist, kann bei der herkömmlichen Spannungsgeneratorschaltung 10 für die interne Spannung VCCA während eines Übersteuerungsvorgangs ein Überschwingen auftreten, wenn die externe Spannung VEXT mit einem hohen Pegel angelegt wird, wodurch die interne Spannung VCCA auf einen höheren Pegel als die Zielspannung angehoben wird, so dass die interne Spannung VCCA anschließend nicht auf den Referenzspannungspegel VREFA absinkt. Dies erhöht die Abtastdauer während eines Bitleitungsabtastvorgangs, was zu einer Verzögerung in der Schreib-/Lesegeschwindigkeit führt.

Es ist Aufgabe der Erfindung, eine Spannungsgeneratorschaltung zur Verfügung zu stellen, welche die genannten Unzulänglichkeiten ganz oder teilweise vermeidet, sowie ein zugehöriges Verfahren zur Spannungserzeugung anzugeben.

Die Erfindung löst diese Aufgabe durch eine Spannungsgeneratorschaltung mit den Merkmalen des Patentanspruchs 1, 7 oder 13 und durch ein Verfahren zur Erzeugung einer internen Spannung mit den Merkmalen des Patentanspruchs 21.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Schaltbild einer herkömmlichen Spannungsgeneratorschaltung,
2 eine schematische Darstellung der Veränderung einer internen Spannung VCCA der herkömmlichen Spannungsgeneratorschaltung in Bezug auf ein Aktivierungssignal,
3 ein Schaltbild einer erfindungsgemäßen Schaltung zur Erzeugung einer internen Spannung,
4 ein Schaltbild eines Spannungsdetektors der Spannungsgeneratorschaltung aus 3,
5 ein Schaltbild eines modifizierten Spannungsdetektors der Spannungsgeneratorschaltung aus 3,
6 ein Schaltbild einer konkreten schaltungstechnischen Realisierung des modifizierten Spannungsdetektors aus 5,
7 ein Schaltbild einer weiteren erfindungsgemäßen Schaltung zur Erzeugung einer internen Spannung,
8 ein Schaltbild eines Spannungsteilers der Spannungsgeneratorschaltung aus 7 und
9 eine schematische Darstellung der Veränderung der internen Spannung VCCA und eines Signals VA in der Spannungsgeneratorschaltung aus 3.
3 zeigt ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Schaltung 20 zur Erzeugung einer internen Spannung VCCA. Die Spannungsgeneratorschaltung 20 umfasst einen Komparator 11, einen NMOS-Transistor N1, einen PMOS-Transistor P1 und einen Spannungsdetektor 21 zum Detektieren der internen Spannung VCCA.
Die gleichen Bezugszeichen in den Schaltungen aus 1 und 3 bezeichnen Komponenten, die gleiche oder ähnliche Funktionen ausführen. So vergleicht der Komparator 11 beispielsweise die interne Spannung VCCA mit einer Referenzspannung VREFA und gibt ein Treibersignal an den PMOS-Transistor P1 aus. Im Zusammenhang mit der Beschreibung der Ausführungsbeispiele weist ein deaktiviertes Signal einen Spannungspegel auf, welcher unterhalb eines vorgegebenen Spannungspegels liegt, beispielsweise einen niedrigen logischen Spannungspegel. Analog weist ein aktiviertes Signal einen Spannungspegel auf, welcher oberhalb eines vorgegebenen Spannungspegels liegt, beispielsweise einen hohen logischen Spannungspegel. Beispiele für niedrige und hohe Pegel werden nachfolgend unter Bezugnahme auf 9 beschrieben.
Wie aus 3 ersichtlich ist, detektiert der Spannungsdetektor 21 die interne Spannung VCCA in Reaktion auf ein Aktivierungssignal PACT und aktiviert ein Signal VA, wenn der Pegel der internen Spannung VCCA niedriger oder gleich einer Zielspannung ist, und deaktiviert das Signal VA, wenn die interne Spannung VCCA größer als die Zielspannung ist. Insbesondere detektiert der Spannungsdetektor 21, wenn das Aktivierungssignal PACT aktiviert ist, erst den Pegel der internen Spannung VCCA und erzeugt dann das Signal VA mit einem hohen Pegel, wenn die interne Spannung VCCA kleiner oder gleich einer Zielspannung ist, bzw. mit einem niedrigen Pegel, wenn die interne Spannung VCCA die Zielspannung übersteigt. Andererseits erzeugt der Spannungsdetektor 21 das Signal VA mit einem niedrigen Pegel, wenn das Aktivierungssignal PACT deaktiviert ist, d.h. beispielsweise auf einem niedrigen Pegel erzeugt wird.
Während des Betriebs erzeugt der Detektor 21 für die interne Spannung VCCA der Spannungsgeneratorschaltung 20 das Signal VA mit einem niedrigen Pegel, wenn das Aktivierungssignal PACT auf einem niedrigen Pegel erzeugt wird, und der NMOS-Transistor N1 wird sperrend geschaltet. In diesem Zustand führt die Spannungsgeneratorschaltung 20 einen normalen Treibervorgang aus, um den Pegel der internen Spannung VCCA auf dem Pegel der Referenzspannung VREFA zu halten, wobei der normale Treibervorgang auf einem vom Komparator 11 an den PMOS-Transistor P1 übertragenen Ausgabesignal basiert.
Wird das Aktivierungssignal PACT mit einem hohen Pegel erzeugt, dann detektiert der Spannungsdetektor 21 den Pegel der internen Spannung VCCA und erzeugt das Signal VA mit einem hohen Pegel, wenn die interne Spannung VCCA kleiner oder gleich der Zielspannung ist, so dass der NMOS-Transistor N1 leitend geschaltet wird. Daraus resultiert, dass ein Spannungspegel an einem Knoten A kleiner wird als während des normalen Treiberbetriebs und die Treiberfähigkeit des PMOS-Transistors P1 verglichen mit dem normalen Treiberbetrieb gesteigert wird, so dass der PMOS-Transistor P1 einen Übersteuerungsvorgang ausführt. Ist der Pegel der internen Spannung VCCA jedoch höher als die Zielspannung, dann erzeugt der Spannungsdetektor 21 das Signal VA mit einem niedrigen Pegel, wodurch der NMOS-Transistor N1 sperrend geschaltet wird. Daraus resultiert, dass die Treiberfähigkeit des PMOS-Transistors P1 verglichen mit dem normalen Treiberbetrieb verkleinert wird, so dass der Übersteuerungsvorgang beendet wird. Entsprechend bestimmt der korrespondierende Zustand des NMOS-Transistors N1, d.h. leitend oder sperrend, in Abhängigkeit vom Pegel des Signals VA, das an den NMOS-Transistor N1 angelegt wird, ob eine Übersteuerung auftritt.
Das bedeutet, dass der Spannungsdetektor 21 aus 3 den Pegel der internen Spannung VCCA überwacht, wenn das Aktivierungssignal PACT aktiviert ist, und den NMOS-Transistor N1 leitend schaltet, um den Übersteuerungsvorgang auszuführen, wenn die interne Spannung VCCA kleiner oder gleich der Zielspannung ist, und den NMOS-Transistor N1 sperrend schaltet, um den Übersteuerungsvorgang zu beenden, wenn die interne Spannung VCCA größer als die Zielspannung ist.
4 zeigt eine schaltungstechnische Realisierung des Spannungsdetektors 21 der Spannungsgeneratorschaltung 20 aus 3. Der Spannungsdetektor 21 umfasst in diesem Beispiel Inverter I1 und I2, PMOS-Transistoren P2 und P3, NMOS-Transistoren N2 und N3 und einen Widerstand R1.
Der Spannungsdetektor 21 ist so ausgeführt, dass die interne Spannung VCCA als Versorgungsspannung an die Inverter I1 und I2 angelegt ist. Nachfolgend wird die Funktionsweise des Spannungsdetektors 21 aus 4 beschrieben.
Der Inverter I1 invertiert das Aktivierungssignal PACT, um ein invertiertes Aktivierungssignal PACTB zu erzeugen. Der Inverter I2 invertiert das invertierte Aktivierungssignal PACTB. Der PMOS-Transistor P2 senkt den Spannungspegel des Ausgabesignals des Inverters I2 um einen Wert ab, der gleich einer Schwellwertspannung VTP des PMOS-Transistors P2 ist. Der PMOS-Transistor P2 und der Widerstand R1 teilen den Spannungspegel des Ausgabesignals des Inverters I2, um eine Teilspannung an einem Knoten B zu erzeugen. Der NMOS-Transistor N2 ist leitend geschaltet, wenn der Spannungspegel am Knoten B größer als eine Schwellwertspannung VTN des NMOS-Transistors N2 ist, oder sperrend geschaltet, wenn der Spannungspegel am Knoten B kleiner als die Schwellwertspannung VTN des NMOS-Transistors N2 ist. Der PMOS-Transistor P3 wird in Reaktion auf das invertierte Aktivierungssignal PACTB mit einem niedrigen Pegel leitend geschaltet, um den Spannungspegel am Knoten B zu erhöhen. Der NMOS-Transistor N3 wird während des normalen Treiberbetriebs in Reaktion auf einen hohen Pegel des invertierten Aktivierungssignals PACTB leitend geschaltet, um ein Floaten des Signals VA zu verhindern.
Während des Betriebs erzeugt der Inverter I1 des Spannungsdetektors 21 ein Signal mit einem hohen Pegel, wenn das Aktivierungssignal PACT mit einem niedrigen Pegel an den Inverter I1 angelegt wird. Der PMOS-Transistor P3 wird sperrend geschaltet und der NMOS-Transistor N2 wird leitend geschaltet, so dass das Signal VA mit einem niedrigen Pegel erzeugt wird. Entsprechend wird der NMOS-Transistor N1 sperrend geschaltet und der PMOS-Transistor P1 führt einen normalen Treibervorgang in Reaktion auf das Ausgabesignal des Komparators 11 aus.
Wird das Aktivierungssignal PACT mit einem hohen Pegel an den Inverter I1 angelegt, dann erzeugt der Inverter I1 ein Signal mit einem niedrigen Pegel. Der PMOS-Transistor P3 wird leitend geschaltet, um das Signal VA mit einem hohen Pegel zu erzeugen. Der NMOS-Transistor N1 wird in Reaktion auf das Signal VA mit einem hohen Pegel leitend geschaltet, um den Spannungspegel am Knoten A abzusenken. Dadurch führt der PMOS-Transistor P1 einen Übersteuerungsvorgang aus.
Der Inverter I2 erzeugt ein Signal mit einem hohen Pegel, wobei der Ausgabespannungspegel des Inverters I2 gleich dem Pegel der internen Spannung VCCA ist. Der PMOS-Transistor P2 und der Widerstand R1 teilen die Ausgabespannung des Inverters I2, um die Teilspannung am Knoten B zu erzeugen. Der NMOS-Transistor N2 ist sperrend geschaltet, um das Signal VA auf einem hohen Pegel zu halten, wenn der Spannungspegel am Knoten B kleiner als die Schwellwertspannung VTN des NMOS-Transistors N2 ist, d.h. die interne Spannung VCCA ist kleiner oder gleich der Zielspannung. Eine vom NMOS-Transistor N1 verursachte Spannungsabnahme am Knoten A bleibt zur Steigerung der Treiberfähigkeit des PMOS-Transistors P1 erhalten. Das bedeutet, dass der PMOS-Transistor P1 den Übersteuerungsvorgang fortsetzt.
Andererseits wird der NMOS-Transistor N2 leitend geschaltet, um den Spannungspegel des Signals VA abzusenken, wenn der Spannungspegel am Knoten B höher als die Schwellwertspannung VTN des NMOS-Transistors N2 ist, d.h. die interne Spannung VCCA ist größer als die Zielspannung. Eine vom NMOS-Transistor N1 verursachte Spannungsabnahme am Knoten A wird dadurch graduell verkleinert, so dass die Treiberfähigkeit des PMOS-Transistors P1 auf die Treiberfähigkeit für den normalen Treiberbetrieb reduziert wird. Daher beendet der PMOS-Transistor P1 den Übersteuerungsbetrieb.
Daraus resultiert, dass der Übersteuerungsbetrieb gesteuert werden kann, obwohl das Aktivierungssignal PACT mit einem hohen Pegel erzeugt wird. Der Spannungsdetektor 21 schaltet den NMOS-Transistor N1 leitend, damit der PMOS-Transistor P1 einen Übersteuerungsvorgang ausführt, wenn der Pegel der internen Spannung VCCA kleiner oder gleich der Zielspannung ist. Der Spannungsdetektor 21 schaltet den NMOS-Transistor N1 sperrend, damit der PMOS-Transistor P1 keinen Übersteuerungsvorgang ausführt, wenn der Pegel der internen Spannung VCCA die Zielspannung übersteigt, wodurch ein Überschwingen des Pegels der internen Spannung VCCA verhindert wird.
5 zeigt ein Schaltbild eines modifizierten Spannungsdetektors 21 der Spannungsgeneratorschaltung 20 aus 3. Der Spannungsdetektor 21 umfasst einen Spannungsteiler 22 und einen Spannungskomparator 23. Nachfolgend wird die Funktionsweise der Komponenten aus 5 beschrieben.
Der Spannungsteiler 22 teilt die interne Spannung VCCA in Reaktion auf das Aktivierungssignal PACT. Der Spannungskomparator 23 vergleicht eine Teilspannung vom Spannungsteiler 22 mit der Referenzspannung VREFA, um das Signal VA zu erzeugen.
Während des Betriebs führt der Spannungsteiler 22 keinen Spannungsteilungsbetrieb aus, wenn das Aktivierungssignal PACT mit einem niedrigen Pegel erzeugt wird. Der Spannungskomparator 23 erzeugt das Signal VA mit einem niedrigen Pegel in Reaktion auf einen niedrigen Pegel des Aktivierungssignals PACT. Daraus resultiert, dass der NMOS-Transistor N1 sperrend geschaltet wird, so dass der PMOS-Transistor P1 einen normalen Treiberbetrieb ausführt.
Wird das Aktivierungssignal PACT mit einem hohen Pegel erzeugt, dann teilt der Spannungsteiler 22 die interne Spannung VCCA, um die Teilspannung zu erzeugen. Ist die interne Spannung VCCA kleiner oder gleich der Zielspannung, dann ist die Teilspannung kleiner als die Referenzspannung VREFA. Hingegen ist die Teilspannung höher als die Referenzspannung VREFA, wenn die interne Spannung VCCA die Zielspannung übersteigt. Der Spannungskomparator 23 vergleicht die Teilspannung mit der Referenzspannung VREFA, um das Signal VA mit einem hohen Pegel zu erzeugen, wenn die Teilspannung niedriger als die Referenzspannung VREFA ist, oder um das Signal VA mit einem niedrigen Pegel zu erzeugen, wenn die Teilspannung höher als die Referenzspannung VREFA ist.
Daher erzeugt der Spannungsdetektor 21 das Signal VA mit einem hohen Pegel, wenn die interne Spannung VCCA kleiner oder gleich der Zielspannung ist, um den NMOS-Transistor N1 leitend zu schalten, damit der PMOS-Transistor P1 einen Übersteuerungsbetrieb ausführt. Überschreitet die interne Spannung VCCA hingegen die Zielspannung, dann erzeugt der Spannungsdetektor 21 das Signal VA mit einem niedrigen Pegel, um den NMOS-Transistor N1 sperrend zu schalten, damit der PMOS-Transistor P1 den Übersteuerungsbetrieb beendet.
6 zeigt ein detailliertes Schaltbild einer schaltungstechnischen Realisierung des Spannungsdetektors 21 aus 5. Der Spannungsteiler 22 umfasst in diesem Beispiel Widerstände R2 und R3 und einen NMOS-Transistor N4, und der Spannungskomparator 23 umfasst einen Komparator COM, einen Inverter I3 und einen NMOS-Transistor N5. Anstelle der Widerstände R2 und R3 kann ein MOS-Transistor verwendet werden. Bei der Schaltung aus 6 wird die interne Spannung VCCA als Versorgungsspannung an den Inverter I3 angelegt. Nachfolgend wird die Funktionsweise des Spannungsdetektors aus 6 beschrieben.
Der NMOS-Transistor N4 wird in Reaktion auf das Aktivierungssignal PACT mit einem hohen Pegel leitend geschaltet. Ist der NMOS-Transistor N4 leitend geschaltet, dann teilen die Widerstände R2 und R3 die interne Spannung VCCA und erzeugen an einem Knoten C die Teilspannung. Der Komparator COM vergleicht die Referenzspannung mit der Teilspannung, um das Signal VA zu erzeugen. Der Inverter I3 erzeugt das invertierte Aktivierungssignal PACTB. Der NMOS-Transistor N5 wird in Reaktion auf das invertierte Aktivierungssignal PACTB mit einem hohen Pegel leitend geschaltet, um das Signal VA mit einem niedrigen Pegel zu erzeugen. Der NMOS-Transistor N5 verhindert während des normalen Treiberbetriebs einen floatenden Zustand des Signals VA.
Während des Betriebs erzeugt der Inverter I3 des Spannungsdetektors 21 das invertierte Aktivierungssignal PACTB mit einem hohen Pegel, wenn das Aktivierungssignal PACT mit einem niedrigen Pegel an den Inverter I3 angelegt wird. Dadurch wird der NMOS-Transistor N5 leitend geschaltet, um das Signal VA mit einem niedrigen Pegel zu erzeugen. Daraus resultiert, dass der NMOS-Transistor N1 sperrend geschaltet ist, wodurch der PMOS-Transistor P1 den normalen Treiberbetrieb ausführt.
Wird das Aktivierungssignal PACT mit einem hohen Pegel an den Inverter I3 angelegt, dann wird der NMOS-Transistor N4 leitend geschaltet und der Spannungsteiler 22 erzeugt am Knoten C über die Widerstände R2 und R3 die Teilspannung. Der Spannungsteiler 22 erzeugt am Knoten C die Teilspannung mit einem kleineren Pegel als die Referenzspannung VREFA, wenn der Pegel der internen Spannung kleiner oder gleich der Zielspannung ist, oder erzeugt am Knoten C die Teilspannung mit einem größeren Pegel als die Referenzspannung VREFA, wenn der Pegel der internen Spannung größer als die Zielspannung ist. Der Inverter I3 erzeugt das invertierte Aktivierungssignal PACTB mit einem niedrigen Pegel, wodurch der NMOS-Transistor N5 sperrend geschaltet wird. Der Komparator COM vergleicht die Spannung am Knoten C mit der Referenzspannung VREFA, um das Signal VA mit einem hohen Pegel zu erzeugen, wenn die Spannung am Knoten C kleiner als die Referenzspannung VREFA ist, oder das Signal VA mit einem niedrigen Pegel zu erzeugen, wenn die Spannung am Knoten C größer als die Referenzspannung VREFA ist. Wird das Signal VA mit einem hohen Pegel erzeugt, dann wird der NMOS-Transistor N1 leitend geschaltet, so dass der PMOS-Transistor P1 den Übersteuerungsbetrieb ausführt. Wird hingegen das Signal VA mit einem niedrigen Pegel erzeugt, dann wird der NMOS-Transistor N1 sperrend geschaltet, so dass der PMOS-Transistor P1 den Übersteuerungsbetrieb beendet.
7 zeigt ein Schaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Spannungsgeneratorschaltung 30. Die Spannungsgeneratorschaltung 30 umfasst einen Komparator 11, einen PMOS-Transistor P1 und einen Spannungsteiler 31.
Während des Betriebs erzeugt der Spannungsteiler 31 die interne Spannung VCCA als eine Spannung VC, wenn das Aktivierungssignal PACT auf einem niedrigen Pegel an den Spannungsteiler 31 angelegt wird. Der Komparator 11 senkt wiederholend die Ausgabespannung ab, wenn die Spannung VC kleiner als die Referenzspannung VREFA ist, oder hebt die Ausgabespannung wiederholend an, wenn die Spannung VC höher als die Referenzspannung VREFA ist. Der PMOS-Transistor P1 führt basierend auf der Ausgabespannung des Komparators 11 den normalen Treibervorgang aus, um die interne Spannung VCCA auf dem Pegel der Referenzspannung VREFA zu halten.
Wird das Aktivierungssignal PACT mit einem hohen Pegel an den Spannungsteiler 31 angelegt, dann erzeugt der Spannungsteiler 31 die Spannung VC durch Teilen der internen Spannung VCCA. Der Spannungsteiler 31 teilt die interne Spannung VCCA, um die Spannung VC zu erzeugen, die kleiner als beim normalen Treibervorgang ist, wenn die interne Spannung VCCA kleiner oder gleich der Zielspannung ist, und teilt die interne Spannung VCCA, um die Spannung VC zu erzeugen, die höher als beim normalen Treibervorgang ist, wenn die interne Spannung VCCA größer als die Zielspannung ist. Um mit dem PMOS-Transistor P1 einen Übersteuerungsvorgang auszuführen, erzeugt der Komparator 11 die Ausgabespannung, die kleiner als beim normalen Treibervorgang ist, wenn die Spannung VC mit einem niedrigeren Pegel als beim normalen Treibervorgang eingegeben wird. Der Komparator 11 erhöht die Ausgabespannung, um den PMOS-Transistor P1 zu veranlassen, den Übersteuerungsvorgang zu beenden, wenn die Spannung VC mit einem Pegel eingegeben wird, der höher als der Pegel der Referenzspannung VREFA ist.
8 zeigt ein Schaltbild einer schaltungstechnischen Realisierung des Spannungsteilers 31 der Spannungsgeneratorschaltung 30 aus 7. Der Spannungsteiler 31 umfasst in diesem Beispiel Widerstände R4 und R5 und einen NMOS-Transistor N6.
Während des Betriebs wird der NMOS-Transistor N6 sperrend geschaltet und der Spannungsteiler 31 gibt die interne Spannung VCCA als Spannung VC aus, wenn das Aktivierungssignal PACT mit einem niedrigen Pegel an den Spannungsteiler 31 angelegt wird.
Wird das Aktivierungssignal PACT mit einem hohen Pegel an den Spannungsteiler 31 angelegt, dann wird der NMOS-Transistor N6 leitend geschaltet und der Spannungsteiler 31 erzeugt die durch die Widerstände R4 und R5 geteilte Spannung VC. Hierbei erzeugt der Spannungsteiler 31 die Spannung VC mit einem niedrigeren Pegel als beim normalen Treibervorgang, wenn die interne Spannung VCCA kleiner oder gleich der Zielspannung ist, und er erzeugt die Spannung VC mit einem höheren Pegel als die Referenzspannung VREFA, wenn die interne Spannung VCCA größer als die Zielspannung ist. Die Erzeugung von variierenden Werten der Spannung VC wird durch ein angepasstes Einstellen der Widerstandswerte der Widerstände R4 und R5 des Spannungsteilers 31 erreicht.
Deshalb führt die Spannungsgeneratorschaltung 30 aus 8 einen Übersteuerungsvorgang aus, wenn das aktive Aktivierungssignal PACT erzeugt wird und die interne Spannung VCCA kleiner oder gleich der Zielspannung ist, und sie beendet den Übersteuerungsvorgang, wenn die interne Spannung VCCA größer als die Zielspannung ist.
9 zeigt eine schematische Darstellung der Änderung der internen Spannung VCCA und des Signals VA in der Spannungsgeneratorschaltung 20 aus 3, speziell wenn die Referenzspannung ungefähr 1,6V ist, die Zielspannung ungefähr 2,0V (= 1,6V + ΔV, mit ΔV = 0,4V) ist, eine relativ hohe externe Versorgungsspannung VEXT von ungefähr 4V angelegt wird und das Aktivierungssignal PACT mit einem hohen Pegel erzeugt wird. Wird das Aktivierungssignal PACT mit einem hohen Pegel angelegt, beispielsweise zum Zeitpunkt 20n, dann wechselt das Signal VA auf einen hohen Pegel. Der NMOS-Transistor N1 wird leitend ge schaltet und der PMOS-Transistor P1 führt einen Übersteuerungsvorgang aus. Daraus resultiert, dass die interne Spannung VCCA ansteigt.
Übersteigt die interne Spannung VCCA die Zielspannung, dann wechselt das Signal VA auf einen niedrigen Pegel. Der NMOS-Transistor N1 wird sperrend geschaltet und der PMOS-Transistor P1 beendet den Übersteuerungsvorgang. Dadurch wird die interne Spannung VCCA abgesenkt.
Sinkt die interne Spannung VCCA unter die Zielspannung ab, dann wechselt das Signal VA auf hohen Pegel. Dadurch wird der NMOS-Transistor N1 wieder leitend geschaltet und der PMOS-Transistor P1 führt wieder den Übersteuerungsvorgang aus.
Wie aus 9 ersichtlich ist, führt die erfindungsgemäße Spannungsgeneratorschaltung nicht kontinuierlich den Übersteuerungsvorgang aus, wenn das Aktivierungssignal erzeugt wird. Statt dessen ist es möglich, den Übersteuerungsvorgang auszuführen, wenn der Pegel der internen Spannung kleiner oder gleich der Zielspannung ist, und den Übersteuerungsvorgang zu beenden, wenn der Pegel der internen Spannung größer als die Zielspannung ist.
Wie in der obigen Beschreibung ausgeführt ist, überwacht die erfindungsgemäße Spannungsgeneratorschaltung eine Veränderung der internen Spannung, wenn das Aktivierungssignal aktiviert oder erzeugt wird, und beendet den Übersteuerungsvorgang, wenn die interne Spannung die Zielspannung übersteigt, während sie den Übersteuerungsvorgang ausführt, wenn die interne Spannung kleiner oder gleich der Zielspannung ist, wodurch ein Überschwingen der internen Spannung auch dann verhindert wird, wenn die externe Spannung ansteigt.
Dadurch haben Halbleiterspeicherbausteine mit der erfindungsgemäßen Schaltung zur Erzeugung einer internen Spannung eine verbesserte Bitleitungsabtastgeschwindigkeit und somit minimierte Datenlese- und Datenschreibverzögerungen.

Claims

Spannungsgeneratorschaltung mit – Mitteln (11) zum Vergleichen einer internen Spannung (VCCA) mit einer Referenzspannung (VREFA) und Ausgeben eines ersten Treibersignals und – Mitteln (P1) zum Treiben und Ausgeben der internen Spannung (VCCA) in Reaktion auf das erste Treibersignal, gekennzeichnet durch – Mittel (21) zum Detektieren der internen Spannung (VCCA) und zum Erzeugen eines zweiten Treibersignals (VA) in Reaktion auf ein Aktivierungssignal (PACT) und – Übersteuerungs-Steuermittel (N1) zum Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal (VA).
Spannungsgeneratorschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Mittel (21) zum Detektieren der internen Spannung (VCCA) – das zweite Treibersignal (VA) deaktivieren, wenn das Aktivierungssignal (PACT) deaktiviert ist, – das zweite Treibersignal (VA) aktiveren, wenn das Aktivierungssignal (PACT) aktiviert ist und die interne Spannung (VCCA) kleiner oder gleich einer Zielspannung ist, und – das zweite Treibersignal (VA) deaktivieren, wenn das Aktivierungssignal (PACT) aktiviert ist und die interne Spannung (VCCA) größer als die Zielspannung ist.
Spannungsgeneratorschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Mittel (21) zum Detektieren der internen Spannung (VCCA) das zweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben, wenn das Aktivierungssignal (PACT) auf einem niedrigen Pegel ist, das zweite Treibersignal (VA) mit einem hohen Pegel ausgeben, wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist und die interne Spannung (VCCA) kleiner oder gleich einer Zielspannung ist, und das zweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben, wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist und die interne Spannung (VCCA) größer als die Zielspannung ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Mittel (21) zum Detektieren der internen Spannung (VCCA) folgende Elemente umfassen: – einen ersten Inverter (I1), der ein invertiertes Aktivierungssignal (PACTB) aus dem Aktivierungssignal erzeugt und zwischen der internen Spannung (VCCA) und einer Massespannung eingeschleift ist, – einen zweiten Inverter (I2), der das invertierte Aktivierungssignal (PACTB) invertiert und zwischen der internen Spannung (VCCA) und der Massespannung eingeschleift ist, – einen ersten Spannungsgenerator (P2), der ein Ausgabesignal des zweiten Inverters (I2) empfängt und eine erste, aus dem Ausgabesignal abgeleitete Spannung ausgibt, – einen ersten, mit der internen Spannung (VCCA) verbundenen Transistor (P3), der leitend geschaltet wird, um das zweite Treibersignal (VA) in Reaktion auf das invertierte Aktivierungssignal (PACTB) zu aktivieren, – einen zweiten, mit der Massespannung verbundenen Transistor (N2), der leitend geschaltet wird, um das zweite Treibersignal (VA) zu deaktivieren, wenn die erste Spannung größer als eine vorbestimmte Spannung ist, und – einen Schalttransistor (N3), der leitend geschaltet wird, um das zweite Treibersignal (VA) in Reaktion auf das invertierte Aktivierungssignal (PACTB) zu deaktivieren.
Spannungsgeneratorschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der erste Transistor (P3) einen Sourceanschluss zum Empfangen der Massespannung, einen Gateanschluss zum empfangen des invertierten Aktivierungssignals (PACTB) und einen Drainanschluss zum Ausgeben des zweiten Treibersignals (VA) umfasst.
Spannungsgeneratorschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der zweite Transistor (N2) einen Sourceanschluss zum Empfangen der Massespannung, einen Gateanschluss zum Empfangen der ersten Spannung und einen Drainanschluss zum Ausgeben des zweiten Treibersignals (VA) umfasst.
Spannungsgeneratorschaltung mit – ersten Vergleichsmitteln (11) zum Vergleichen einer internen Spannung (VCCA) mit einer Referenzspannung (VREFA) und zum Ausgeben eines ersten Treibersignals und – Mitteln (P1) zum Treiben und Ausgeben der internen Spannung (VCCA) in Reaktion auf das erste Treibersignal, gekennzeichnet durch – Mittel (22) zum Teilen der internen Spannung (VCCA) und zum Erzeugen einer Teilspannung in Reaktion auf ein Aktivierungssignal (PACT), – zweite Vergleichsmittel (23) zum Vergleichen der Teilspannung mit der Referenzspannung (VREFA) und zum Erzeugen eines zweiten Treibersignals (VA) und – Übersteuerungs-Steuermittel (N1) zum Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal (VA).
Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Übersteuerungs-Steuermittel einen NMOS-Transistor (N1) umfassen, dessen Drainanschluss mit einem Ausgabeanschluss der Vergleichsmittel oder ersten Vergleichsmittel (11) verbunden ist, dessen Gateanschluss das zweite Treibersignal (VA) empfängt und dessen Sourceanschluss mit einer Massespannung verbunden ist.
Spannungsgeneratorschaltung nach Ansprüche 7 oder 8, dadurch gekennzeichnet, dass die zweiten Vergleichsmittel (23) das zweite Treibersignal (VA) deaktivieren, wenn das Aktivierungssignal (PACT) deaktiviert ist, und die Teilspannung mit der Referenzspannung (VREFA) vergleichen, wenn das Aktivierungssignal (PACT) aktiviert ist, um das zweite Treibersignal (VA) zu aktivieren, wenn die Teilspannung kleiner als die Referenzspannung (VREFA) ist, und das zweite Treibersignal (VA) zu deaktivieren, wenn die Teilspannung größer als die Referenzspannung (VREFA) ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die zweiten Vergleichsmittel (23) das zweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben, wenn das Aktivierungssignal (PACT) auf einem niedrigen Pegel ist, und die Teilspannung mit der Referenzspannung (VREFA) vergleichen, wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist, um das zweite Treibersignal (VA) mit einem hohen Pegel auszugeben, wenn die Teilspannung kleiner als die Referenzspannung (VREFA) ist, und das zweite Treibersignal (VA) mit einem niedrigen Pegel auszugeben, wenn die Teilspannung größer als die Referenzspannung (VREFA) ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die zweiten Vergleichsmittel (23) folgende Elemente umfassen: – einen ersten Inverter (I3), der ein invertiertes Aktivierungssignal (PACTB) aus dem Aktivierungssignal erzeugt, – einen Schalttransistor (N5), um das zweite Treibersignal (VA) in Reaktion auf das invertierte Aktivierungssignal (PACTB) zu deaktivieren, und – einen Komparator (COM), der die Teilspannung mit der Referenzspannung (VREFA) vergleicht und das zweite Treibersignal (VA) aktiviert, wenn die Teilspannung kleiner als die Referenzspannung (VREFA) ist, und das zweite Treibersignal (VA) deaktiviert, wenn die Teilspannung größer als die Referenzspannung (VREFA) ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 4 bis 11, dadurch gekennzeichnet, dass der Schalttransistor (N3, N5) einen Sourceanschluss, der mit einer Massespannung verbunden ist, einen Gateanschluss zum Empfangen des invertierten Aktivierungssignals (PACTB) und einen Drainanschluss zum Ausgeben des zweiten Treibersignals (VA) umfasst.
Spannungsgeneratorschaltung mit – Mitteln (11) zum Vergleichen einer Vergleichsspannung (VC) mit einer Referenzspannung (VREFA) und zum Erzeugen eines ersten Treibersignals und – Mitteln (P1) zum Treiben und Ausgeben einer internen Spannung (VCCA) in Reaktion auf das erste Treibersignal, gekennzeichnet durch – Spannungsteilungsmittel 31, um in Reaktion auf ein Aktivierungssignal (PACT) während eines normalen Treiberbetriebs die Vergleichsspannung (VC) mit dem Pegel der internen Spannung (VCCA) zu erzeugen und während eines Übersteuerungsbetriebs die interne Spannung (VCCA) zu teilen und die Vergleichsspannung (VC) mit dem Pegel einer Teilspannung zu erzeugen.
Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Mittel (P1) zum Treiben der internen Spannung (VCCA) einen PMOS-Transistor (P1) umfassen.
Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass das Aktivierungssignal (PACT) ein Pulssignal mit einer vorgegeben Pulsbreite ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis 15, dadurch gekennzeichnet, dass die Spannungsteilungsmittel (22, 31) die interne Spannung (VCCA) ausgeben, wenn das Aktivierungssignal (PACT) deaktiviert ist, und die interne Spannung (VCCA) teilen und die Teilspannung ausgeben, wenn das Aktivierungssignal (PACT) aktiviert ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis 16, dadurch gekennzeichnet, dass die geteilte interne Spannung kleiner als die Referenzspannung (VREFA) ist, wenn die interne Spannung (VCCA) kleiner oder gleich einer Zielspannung ist, und die geteilte interne Spannung größer als die Referenzspannung (VREFA) ist, wenn die interne Spannung (VCCA) größer als die Zielspannung ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis 17, dadurch gekennzeichnet, dass die Spannungsteilungsmittel (22, 31) die interne Spannung (VCCA) ausgeben, wenn das Aktivierungssignal (PACT) auf einem niedrigen Pegel ist, und die interne Spannung (VCCA) teilen und die Teilspannung ausgeben, wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist.
Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis 18, dadurch gekennzeichnet, dass die Spannungsteilungsmittel (22, 31) folgende Elemente umfassen: – eine erste Last (R2, R4), die zwischen der internen Spannung (VCCA) und einem ersten Knoten (C) eingeschleift ist, – eine zweite Last (R3, R5), die zwischen dem ersten Knoten (C) und einem zweiten Knoten eingeschleift ist, und – einen Schalttransistor (N4, N6), dessen Drainanschluss mit dem zweiten Knoten verbunden ist, dessen Gateanschluss das Aktivierungssignal (PACT) empfängt und dessen Sourceanschluss mit einer Massespannung verbunden ist, wobei die geteilte interne Spannung am ersten Knoten (C) anliegt.
Spannungsgeneratorschaltung nach Anspruch 19, dadurch gekennzeichnet, dass der Schalttransistor (N4, N6) einen NMOS-Transistor umfasst.
Verfahren zur Erzeugung einer internen Spannung, bei dem – eine interne Spannung (VCCA) mit einer Referenzspannung (VREFA) verglichen wird, um ein erstes Treibersignal zu erzeugen, und – die interne Spannung (VCCA) in Reaktion auf das erste Treibersignal ausgegeben wird, gekennzeichnet durch die Schritte: – Detektieren der internen Spannung (VCCA) und Ausgeben eines zweiten Treibersignals (VA) in Reaktion auf ein Aktivierungssignal (PACT) und – Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal (VA).
Verfahren nach Anspruch 21, weiter dadurch gekennzeichnet, dass – das zweite Treibersignal (VA) deaktiviert wird, wenn das Aktivierungssignal (PACT) deaktiviert wird, – das zweite Treibersignal (VA) aktiviert wird, wenn das Aktivierungssignal (PACT) aktiviert wird und die interne Spannung (VCCA) kleiner oder gleich einer Zielspannung ist, und – das zweite Treibersignal (VA) deaktiviert wird, wenn das Aktivierungssignal (PACT) aktiviert wird und die interne Spannung (VCCA) größer als die Zielspannung ist.
Verfahren nach Anspruch 21 oder 22, weiter dadurch gekennzeichnet, dass – das zweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben wird, wenn das Aktivierungssignal (PACT) auf einem niedrigen Pegel ist, – das zweite Treibersignal (VA) mit einem hohen Pegel ausgeben wird, wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist und die interne Spannung (VCCA) kleiner oder gleich einer Zielspannung ist, und – das zweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben wird, wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist und die interne Spannung (VCCA) größer als die Zielspannung ist.