JP3751406B2 - 半導体装置のパッド信号検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置のパッド信号検出回路に係り、特にパッドに入力される基準電圧を検出するための半導体装置のパッド信号検出回路に関する。
【０００２】
【従来の技術】
コンピューターの使用量が増加するに伴い、コンピューターのデータ処理速度が急速に増加している。即ち、コンピューターのデータ処理速度が増加するということは、コンピューターの頭に当たる中央処理装置(Central Processing Unit)の動作速度が早いことを示す。中央処理装置の動作速度が早まるに伴い、中央処理装置に連結される周辺機器、例えば半導体メモリ装置やＡＳＩＣ(application specific integrated circuit)などの動作速度も高速化されなければならない。半導体メモリ装置においては、最近急速に開発されているＤＲＡＭの他に同期式ＤＲＡＭあるいはランバスＤＲＡＭなどの半導体メモリ装置が出現して中央処理装置が要求する動作周波数をある程度充足させている。
【０００３】
このような装置の発達にも関らず、コンピューターの高速化の妨げとなっているのが素子と素子の間を連結するデータバスである。データバスが長い場合には、データバスを通過する信号の移動時間が遅延されるようになる。これを克服するために、トランジスタトランジスタ論理（ＴＴＬ）レベルの代わりに直列終端論理（以下、ＳＳＴＬという）レベルが開発された。ＳＳＴＬは基準電圧（以下、Ｖrefという）を用いて論理ハイレベルと論理ローレベルを定義するものであり、コンピューターのデータ処理速度を向上させるためにＳＳＴＬレベルを用いることができる。そういう場合、Ｖrefを検出できる回路が要るようになる。何故ならば、従来には電源電圧のＶccや接地電圧のＶssのみを用いて論理ハイレベルと論理ローレベルを定義したからである。このように半導体装置のパッドに印加されるＶrefを検出する回路をパッド信号検出回路という。
【０００４】
図１ａ乃至図１ｂは従来の半導体装置のパッド信号検出回路図である。そのうち、図１ａはＶssを検出する回路であり、図１ｂはＶccを検出する回路である。
【０００５】
図１ａを参照すると、半導体装置１には一つのパッド１１と、一つのＰＭＯＳトランジスタ１３及び直列で連結された三つのインバーター１５，１７，１９が配列されている。前記ＰＭＯＳトランジスタ１３はドレインが前記パッド１１に連結されゲートが接地されソースが電源のＶddに連結される。前記ＰＭＯＳトランジスタ１３のドレインに第１インバーター１５の入力端が連結され、第３インバーター１９の出力端に出力信号のＰＤＥＴが連結される。
【０００６】
図１ａに示された回路の動作を説明することにする。前記パッド１１に論理ハイレベルの電圧、例えばＶddが入力されると、前記信号は三つのインバーター１５，１７，１９を通過しながら３回反転される。従って、ＰＤＥＴは論理ローレベルになりディスエーブルされる。逆に、論理ローレベルの電圧、例えばＶssが前記パッド１１に入力されると、ＰＤＥＴは論理ハイレベルになるのでイネーブルされる。ここで、前記ＰＭＯＳトランジスタ１３は前記パッド１１が外部装置と連結されない時、第１インバーター１５が動作してＰＤＥＴがイネーブルされることを防止するためのものであり、第１インバーター１５に常に論理ハイレベルの電圧を供する。前述したように、図１ａは前記パッド１１にＶssが入力されるとイネーブルされるので、パッド１１にＶssが入力されることを検出するための回路である。
【０００７】
図１ｂを参照すると、半導体装置１には一つのパッド１１と、一つのＮＭＯＳトランジスタ２１及び直列で連結された三つのインバーター１５，１７，１９が配列されている。前記ＮＭＯＳトランジスタ２１はドレインが前記パッド１１に連結されゲートがＶddに連結されソースが接地される。前記ＮＭＯＳトランジスタ２１のドレインに第１インバーター１５の入力端が連結され、第３インバーター１９の出力端に出力信号のＰＤＥＴＢが連結される。
【０００８】
図１ｂに示された回路の動作を説明することにする。前記パッド１１にＶddが入力されると、前記信号は三つのインバーター１５，１７，１９を通過しながら３回反転される。従って、ＰＤＥＴＢは論理ローレベルになりイネーブルされる。逆に、Ｖssが前記パッド１１に入力されると、ＰＤＥＴＢは論理ハイレベルになるのでディスエーブルされる。前述したように、図１ｂはパッド１１にＶddが入力されるとイネーブルされるので、パッド１１にＶddが入力されることを検出するための回路である。
【０００９】
ところが、前記図１ａあるいは図１ｂはパッドにＶref、例えば１．０ボルトが入力される場合、インバーター１５，１７，１９は誤動作を行うようになる。図２はこのような状況を説明するために示したインバーターの具体的な回路図である。図２において、入力端子２３に１．０ボルトが入力されると、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７が同時に導通されるようになる。従って、電源から電流がＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７を通じて接地端に流れて電極の消耗が増加する。その上、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７のうち何れか一つだけが導通することによりインバーターの機能を果たすことができるが、図２ではＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７の両方が全部導通するため、出力端子２９に現れる電圧は論理ローレベルでもなく論理ハイレベルでもない中間電圧になり本来のインバーターの機能を果たせなくなる。
【００１０】
前述したように従来の技術によると、パッドにＶcc電圧あるいはＶss電圧が入力される場合にはこれらを検出することができるが、Ｖref電圧がパッドに入力される場合にはこれを検出することができない。従って、ＳＳＴＬのようにＶref電圧を用いるインタフェースは半導体装置に連結して用いることができない。
【００１１】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、Ｖref電圧を検出できる半導体装置のパッド信号検出回路を提供するにその目的がある。
【００１２】
【課題を解決するための手段】
前記目的のために本発明の半導体装置のパッド信号検出回路は、外部装置と連結するための半導体装置のパッドと、前記パッドに連結され前記パッドの電圧が基準電圧以上である時のみに導通して感知信号を出力するスイッチング手段と、前記スイッチング手段の出力を入力として前記スイッチング手段の出力が論理ローレベルである時のみに出力信号をイネーブルさせる論理ゲートとを具備することを特徴とする。
【００１３】
かつ、前記スイッチング手段は前記パッドにドレインが連結され電源にゲートが連結されソースが接地された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのドレインにゲートが連結されソースが接地された第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのドレインにドレインが連結され電源にソースが連結されてゲートが接地されたＰＭＯＳトランジスタとを含み、前記論理ゲートは前記ＰＭＯＳトランジスタのドレインに入力端が連結された第１インバーターと、前記第１インバーターの出力端に入力端が連結され出力端にパッド信号検出信号を出力する第２インバーターとを具備することが望ましい。かつ、前記第１ＮＭＯＳトランジスタは前記第２ＮＭＯＳトランジスタより高いスレショルド電圧を有することが望ましい。
【００１４】
なお、前記目的のために本発明による半導体装置のパッド信号検出回路は、外部装置と連結するための半導体装置のパッドと、前記パッドに連結され前記パッドの電圧が基準電圧である時のみに導通するスイッチング手段と、前記スイッチング手段の出力を入力として前記スイッチング手段の出力が論理ローレベルである時のみに出力信号をイネーブルさせる論理ゲートとを具備することを特徴とする。
【００１５】
更に、前記スイッチング手段は前記パッドにドレインが連結されＧＮＤにゲートが連結され電源電圧にソースが連結された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにゲートが連結され電源電圧にソースが連結された第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインにドレインが連結され電源電圧にゲートが連結されＧＮＤにソースが連結されたＮＭＯＳトランジスタとから構成されることが望ましい。
【００１６】
かつ、前記論理ゲートは前記スイッチング手段の出力を入力とする第１インバーターと、前記第１インバーターの出力を入力としてパッド信号検出信号を出力する第２インバーターとから構成されることを特徴とする。
【００１７】
なお、前記第１ＰＭＯＳトランジスタは前記第２ＰＭＯＳトランジスタより更に大きいＭＯＳトランジスタであることを特徴とする。
【００１８】
前記本発明によりパッドに印加されるＶref電圧が検出できてＶref電圧を用いるインタフェースを半導体装置に連結して用いることができる。
【００１９】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。
図３は本発明による半導体装置のパッド信号検出回路図である。図３で図１ｂと同一の符号は図１ｂと同一の素子を示す。図３に示された構造を見ると、半導体装置１には一つのパッド１１と、一つのＰＭＯＳトランジスタ３１と、第１ＮＭＯＳトランジスタ２１と第２ＮＭＯＳトランジスタ３３と、直列で連結された第１インバーター３５と第２インバーター３７とが配列されている。前記第１ＮＭＯＳトランジスタ２１のドレインは前記パッド１１に連結されゲートはＶddに連結されソースは接地されている。前記第２ＮＭＯＳトランジスタ３３のゲートは前記第１ＮＭＯＳトランジスタ２１のドレインに連結されソースは接地されている。前記ＰＭＯＳトランジスタ３１のドレインは前記第２トランジスタ３３のドレインに連結されゲートは接地されソースはＶddに連結されている。第１インバーター３５の入力端は前記ＰＭＯＳトランジスタ３１のドレインに連結され、第２インバーター３７の入力端は第１インバーター３５の出力端に連結され出力端はパッド１１の信号を検出する信号のＰＤＥＴＢに連結されている。
【００２０】
図３に示された回路の動作を説明することにする。前記パッド１１に論理ハイレベルの電圧、例えばＶddが入力されると、第２ＮＭＯＳトランジスタ３３が導通して第１インバーター３５の入力端を論理ローレベルに設定する。従って、第２インバーター３７の出力は論理ローレベルになり、ＰＤＥＴＢはイネーブルされる。逆に、論理ローレベルの電圧、例えばＶssが前記パッド１１に入力されると、第２ＮＭＯＳトランジスタ３３は導通しなくなり、ＶddがＰＭＯＳトランジスタ３１を通じて第１インバーター３５に印加される。従って、第２インバーター３７の出力は論理ハイレベルになり、ＰＤＥＴＢはディスエーブルされる。
【００２１】
もし、第２ＮＭＯＳトランジスタ３３のスレショルド電圧より大きい電圧、例えばＶrefが前記パッド１１に入力されると、第２ＮＭＯＳトランジスタ３３が導通される。すると、第１インバーター３５の入力端が論理ローレベルになるので、第２インバーター３７の出力が論理ローレベルになりＰＤＥＴＢはイネーブルされる。
【００２２】
ここで、前記第１ＮＭＯＳトランジスタ２１は前記パッド１１が外部の装置と連結されていない時に第２ＮＭＯＳトランジスタ３３が導通してＰＤＥＴＢがイネーブルされることを防止するためのものである。従って、パッド１１が外部装置と連結されていない時には第１ＮＭＯＳトランジスタ２１が第２ＮＭＯＳトランジスタ３３のゲートに常に論理ローレベルの電圧を供して第２ＮＭＯＳトランジスタ３３が導通されることを防止する。ここで、前記第１ＮＭＯＳトランジスタ２１は前記第２ＮＭＯＳトランジスタ３３より高いスレショルド電圧を有する。そのために、第１ＮＭＯＳトランジスタ２１に多量の電流が流れて第２ＮＭＯＳトランジスタ２１に電流が漏れることを防止する。このように図３によると、パッド１１にＶddやＶrefが入力される時にパッド信号検出信号のＰＤＥＴＢがイネーブルされるので、パッド１１にＶddやＶrefが入力されることを検出することができる。
【００２３】
図４は本発明の他の実施例による半導体装置のパッド信号検出回路図である。図４で前記図３と同一の符号は同一の素子を示す。前記図４に示された回路は半導体装置１に用いられる回路であり、第１乃至第２ＰＭＯＳトランジスタ４１，４３と、ＮＭＯＳトランジスタ４５と、第１乃至第２インバーター３５，３７とから構成されている。具体的に、前記第１ＰＭＯＳトランジスタ４１は外部信号と内部信号とを連結する半導体装置１のパッド１１にドレインが連結されＧＮＤにゲートが連結されＶddにソースが連結されている。前記第２ＰＭＯＳトランジスタ４３は前記パッド１１にゲートが連結されＶddにソースが連結されている。前記ＮＭＯＳトランジスタ４５は前記第２ＰＭＯＳトランジスタ４３のドレインにドレインが連結されＶddにゲートが連結されＧＮＤにソースが連結されている。かつ、前記ＮＭＯＳトランジスタ４５のドレインに第１インバーター３５の入力端が連結され、ＰＤＥＴ信号を出力する第２インバーター３７が前記第１インバーター３５の出力端に連結されている。
【００２４】
前記図４に示された回路の動作を説明することにする。待機状態では前記パッド１１にＶddやＶssあるいはＶrefが入力されない。ところが、所望しない信号が前記パッド１１に入力される場合もある。例えば、０．１ボルトの電圧レベルを有する外部信号が前記パッド１１に入力されると、前記第２ＰＭＯＳトランジスタ４３はわずかに導通される。第２ＰＭＯＳトランジスタ４３がわずかに導通されても第１インバーター３５が動作して論理ローレベルの電圧を出力させる。第１インバーター３５が論理ローレベルの電圧を出力すると、第２インバーター３７が論理ハイレベルの電圧を出力するので、ＰＤＥＴはイネーブルされる。すると、半導体装置１は誤動作を行うようになる。
【００２５】
このような半導体装置１の誤動作を防止するために、第１ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４５が用いられる。第１ＰＭＯＳトランジスタ４１はそのゲートが接地されているので常に導通状態になり、第２ＰＭＯＳトランジスタ４３のゲートにＶｄｄを印加する。従って、待機状態では第２ＰＭＯＳトランジスタ４３が常に不通されるので、所望しない外部信号が前記パッド１１に入力されても半導体装置１１の誤動作が防止される。かつ、ＮＭＯＳトランジスタ４５もゲートがＶddに連結されているので常に導通状態になり、第１インバーター３５の入力端はＧＮＤレベルになる。従って、ＰＤＥＴはディスエーブル状態になり、待機状態でＰＤＥＴはディスエーブル状態を引き続き保つ。
【００２６】
前記第１ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４５は第２ＰＭＯＳトランジスタ４３より更に大きいＭＯＳトランジスタである。そうでなければ、パッド１１にＶdd、Ｖss及びＶrefが入力される時、前記図３の回路が動作するに影響を及ぼすようになる。
【００２７】
かつ、Ｖrefが前記パッド１１に入力されると、第２ＰＭＯＳトランジスタ４３は導通される。すると、第１インバーター３５の入力端が論理ハイになり、第２インバーター３７の入力端は論理ローになる。従って、ＰＤＥＴは論理ハイになりイネーブルされるので、前記パッド１１にＶrefが入力されたことを示す。
【００２８】
もし、Ｖddが前記パッド１１に入力されると第２ＰＭＯＳトランジスタ４３は不通状態をそのまま保つようになるので、ＰＤＥＴは論理ローレベルになりディスエーブルされる。かつ、Ｖssが前記パッド１１に入力されると、第２ＰＭＯＳトランジスタ４３は導通されてＰＤＥＴはイネーブルされる。
【００２９】
【発明の効果】
本発明によると、Ｖref電圧を検出することができる。従って、ＳＳＴＬのようにＶref電圧を用いるインタフェースを半導体装置に連結して用いることができる。
【００３０】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】 Ａ乃至Ｂは従来の半導体装置のパッド信号検出回路図である。
【図２】 前記図１に示したインバーターの具体的な回路図である。
【図３】 本発明の一実施例による半導体装置のパッド信号検出回路図である。
【図４】 本発明の他の実施例による半導体装置のパッド信号検出回路図である。
【符号の説明】
１ 半導体装置、１１ パッド、１３ ＰＭＯＳトランジスタ、１５，１７，１９ インバーター、２１ ＮＭＯＳトランジスタ、２３ 入力端子、２５ ＰＭＯＳトランジスタ、２７ ＮＭＯＳトランジスタ、２９ 出力端子、３１ ＰＭＯＳトランジスタ、３３ 第２ＮＭＯＳトランジスタ、３５ 第１インバーター、３７ 第２インバーター、４１ 第１ＰＭＯＳトランジスタ、４３ 第２ＰＭＯＳトランジスタ、４５ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は半導体装置のパッド信号検出回路に係り、特にパッドに入力される基準電圧を検出するための半導体装置のパッド信号検出回路に関する。
【０００２】
【従来の技術】
コンピューターの使用量が増加するに伴い、コンピューターのデータ処理速度が急速に増加している。即ち、コンピューターのデータ処理速度が増加するということは、コンピューターの頭に当たる中央処理装置(Central Processing Unit)の動作速度が早いことを示す。中央処理装置の動作速度が早まるに伴い、中央処理装置に連結される周辺機器、例えば半導体メモリ装置やＡＳＩＣ(application specific integrated circuit)などの動作速度も高速化されなければならない。半導体メモリ装置においては、最近急速に開発されているＤＲＡＭの他に同期式ＤＲＡＭあるいはランバスＤＲＡＭなどの半導体メモリ装置が出現して中央処理装置が要求する動作周波数をある程度充足させている。
【０００３】
このような装置の発達にも関らず、コンピューターの高速化の妨げとなっているのが素子と素子の間を連結するデータバスである。データバスが長い場合には、データバスを通過する信号の移動時間が遅延されるようになる。これを克服するために、トランジスタトランジスタ論理（ＴＴＬ）レベルの代わりに直列終端論理（以下、ＳＳＴＬという）レベルが開発された。ＳＳＴＬは基準電圧（以下、Ｖrefという）を用いて論理ハイレベルと論理ローレベルを定義するものであり、コンピューターのデータ処理速度を向上させるためにＳＳＴＬレベルを用いることができる。そういう場合、Ｖrefを検出できる回路が要るようになる。何故ならば、従来には電源電圧のＶccや接地電圧のＶssのみを用いて論理ハイレベルと論理ローレベルを定義したからである。このように半導体装置のパッドに印加されるＶrefを検出する回路をパッド信号検出回路という。
【０００４】
図１ａ乃至図１ｂは従来の半導体装置のパッド信号検出回路図である。そのうち、図１ａはＶssを検出する回路であり、図１ｂはＶccを検出する回路である。
【０００５】
図１ａを参照すると、半導体装置１には一つのパッド１１と、一つのＰＭＯＳトランジスタ１３及び直列で連結された三つのインバーター１５，１７，１９が配列されている。前記ＰＭＯＳトランジスタ１３はドレインが前記パッド１１に連結されゲートが接地されソースが電源のＶddに連結される。前記ＰＭＯＳトランジスタ１３のドレインに第１インバーター１５の入力端が連結され、第３インバーター１９の出力端に出力信号のＰＤＥＴが連結される。
【０００６】
図１ａに示された回路の動作を説明することにする。前記パッド１１に論理ハイレベルの電圧、例えばＶddが入力されると、前記信号は三つのインバーター１５，１７，１９を通過しながら３回反転される。従って、ＰＤＥＴは論理ローレベルになりディスエーブルされる。逆に、論理ローレベルの電圧、例えばＶssが前記パッド１１に入力されると、ＰＤＥＴは論理ハイレベルになるのでイネーブルされる。ここで、前記ＰＭＯＳトランジスタ１３は前記パッド１１が外部装置と連結されない時、第１インバーター１５が動作してＰＤＥＴがイネーブルされることを防止するためのものであり、第１インバーター１５に常に論理ハイレベルの電圧を供する。前述したように、図１ａは前記パッド１１にＶssが入力されるとイネーブルされるので、パッド１１にＶssが入力されることを検出するための回路である。
【０００７】
図１ｂを参照すると、半導体装置１には一つのパッド１１と、一つのＮＭＯＳトランジスタ２１及び直列で連結された三つのインバーター１５，１７，１９が配列されている。前記ＮＭＯＳトランジスタ２１はドレインが前記パッド１１に連結されゲートがＶddに連結されソースが接地される。前記ＮＭＯＳトランジスタ２１のドレインに第１インバーター１５の入力端が連結され、第３インバーター１９の出力端に出力信号のＰＤＥＴＢが連結される。
【０００８】
図１ｂに示された回路の動作を説明することにする。前記パッド１１にＶddが入力されると、前記信号は三つのインバーター１５，１７，１９を通過しながら３回反転される。従って、ＰＤＥＴＢは論理ローレベルになりイネーブルされる。逆に、Ｖssが前記パッド１１に入力されると、ＰＤＥＴＢは論理ハイレベルになるのでディスエーブルされる。前述したように、図１ｂはパッド１１にＶddが入力されるとイネーブルされるので、パッド１１にＶddが入力されることを検出するための回路である。
【０００９】
ところが、前記図１ａあるいは図１ｂはパッドにＶref、例えば１．０ボルトが入力される場合、インバーター１５，１７，１９は誤動作を行うようになる。図２はこのような状況を説明するために示したインバーターの具体的な回路図である。図２において、入力端子２３に１．０ボルトが入力されると、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７が同時に導通されるようになる。従って、電源から電流がＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７を通じて接地端に流れて電極の消耗が増加する。その上、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７のうち何れか一つだけが導通することによりインバーターの機能を果たすことができるが、図２ではＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２７の両方が全部導通するため、出力端子２９に現れる電圧は論理ローレベルでもなく論理ハイレベルでもない中間電圧になり本来のインバーターの機能を果たせなくなる。
【００１０】
前述したように従来の技術によると、パッドにＶcc電圧あるいはＶss電圧が入力される場合にはこれらを検出することができるが、Ｖref電圧がパッドに入力される場合にはこれを検出することができない。従って、ＳＳＴＬのようにＶref電圧を用いるインタフェースは半導体装置に連結して用いることができない。
【００１１】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、Ｖref電圧を検出できる半導体装置のパッド信号検出回路を提供するにその目的がある。
【００１２】
【課題を解決するための手段】
前記目的のために本発明の半導体装置のパッド信号検出回路は、外部装置と連結するための半導体装置のパッドと、前記パッドに連結され前記パッドの電圧が基準電圧以上である時のみに導通して感知信号を出力するスイッチング手段と、前記スイッチング手段の出力を入力として前記スイッチング手段の出力が論理ローレベルである時のみに出力信号をイネーブルさせる論理ゲートとを具備することを特徴とする。
【００１３】
かつ、前記スイッチング手段は前記パッドにドレインが連結され電源にゲートが連結されソースが接地された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのドレインにゲートが連結されソースが接地された第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのドレインにドレインが連結され電源にソースが連結されてゲートが接地されたＰＭＯＳトランジスタとを含み、前記論理ゲートは前記ＰＭＯＳトランジスタのドレインに入力端が連結された第１インバーターと、前記第１インバーターの出力端に入力端が連結され出力端にパッド信号検出信号を出力する第２インバーターとを具備することが望ましい。かつ、前記第１ＮＭＯＳトランジスタは前記第２ＮＭＯＳトランジスタより高いスレショルド電圧を有することが望ましい。
【００１４】
なお、前記目的のために本発明による半導体装置のパッド信号検出回路は、外部装置と連結するための半導体装置のパッドと、前記パッドに連結され前記パッドの電圧が基準電圧である時のみに導通するスイッチング手段と、前記スイッチング手段の出力を入力として前記スイッチング手段の出力が論理ローレベルである時のみに出力信号をイネーブルさせる論理ゲートとを具備することを特徴とする。
【００１５】
更に、前記スイッチング手段は前記パッドにドレインが連結されＧＮＤにゲートが連結され電源電圧にソースが連結された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにゲートが連結され電源電圧にソースが連結された第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインにドレインが連結され電源電圧にゲートが連結されＧＮＤにソースが連結されたＮＭＯＳトランジスタとから構成されることが望ましい。
【００１６】
かつ、前記論理ゲートは前記スイッチング手段の出力を入力とする第１インバーターと、前記第１インバーターの出力を入力としてパッド信号検出信号を出力する第２インバーターとから構成されることを特徴とする。
【００１７】
なお、前記第１ＰＭＯＳトランジスタは前記第２ＰＭＯＳトランジスタより更に大きいＭＯＳトランジスタであることを特徴とする。
【００１８】
前記本発明によりパッドに印加されるＶref電圧が検出できてＶref電圧を用いるインタフェースを半導体装置に連結して用いることができる。
【００１９】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。
図３は本発明による半導体装置のパッド信号検出回路図である。図３で図１ｂと同一の符号は図１ｂと同一の素子を示す。図３に示された構造を見ると、半導体装置１には一つのパッド１１と、一つのＰＭＯＳトランジスタ３１と、第１ＮＭＯＳトランジスタ２１と第２ＮＭＯＳトランジスタ３３と、直列で連結された第１インバーター３５と第２インバーター３７とが配列されている。前記第１ＮＭＯＳトランジスタ２１のドレインは前記パッド１１に連結されゲートはＶddに連結されソースは接地されている。前記第２ＮＭＯＳトランジスタ３３のゲートは前記第１ＮＭＯＳトランジスタ２１のドレインに連結されソースは接地されている。前記ＰＭＯＳトランジスタ３１のドレインは前記第２トランジスタ３３のドレインに連結されゲートは接地されソースはＶddに連結されている。第１インバーター３５の入力端は前記ＰＭＯＳトランジスタ３１のドレインに連結され、第２インバーター３７の入力端は第１インバーター３５の出力端に連結され出力端はパッド１１の信号を検出する信号のＰＤＥＴＢに連結されている。
【００２０】
図３に示された回路の動作を説明することにする。前記パッド１１に論理ハイレベルの電圧、例えばＶddが入力されると、第２ＮＭＯＳトランジスタ３３が導通して第１インバーター３５の入力端を論理ローレベルに設定する。従って、第２インバーター３７の出力は論理ローレベルになり、ＰＤＥＴＢはイネーブルされる。逆に、論理ローレベルの電圧、例えばＶssが前記パッド１１に入力されると、第２ＮＭＯＳトランジスタ３３は導通しなくなり、ＶddがＰＭＯＳトランジスタ３１を通じて第１インバーター３５に印加される。従って、第２インバーター３７の出力は論理ハイレベルになり、ＰＤＥＴＢはディスエーブルされる。
【００２１】
もし、第２ＮＭＯＳトランジスタ３３のスレショルド電圧より大きい電圧、例えばＶrefが前記パッド１１に入力されると、第２ＮＭＯＳトランジスタ３３が導通される。すると、第１インバーター３５の入力端が論理ローレベルになるので、第２インバーター３７の出力が論理ローレベルになりＰＤＥＴＢはイネーブルされる。
【００２２】
ここで、前記第１ＮＭＯＳトランジスタ２１は前記パッド１１が外部の装置と連結されていない時に第２ＮＭＯＳトランジスタ３３が導通してＰＤＥＴＢがイネーブルされることを防止するためのものである。従って、パッド１１が外部装置と連結されていない時には第１ＮＭＯＳトランジスタ２１が第２ＮＭＯＳトランジスタ３３のゲートに常に論理ローレベルの電圧を供して第２ＮＭＯＳトランジスタ３３が導通されることを防止する。ここで、前記第１ＮＭＯＳトランジスタ２１は前記第２ＮＭＯＳトランジスタ３３より高いスレショルド電圧を有する。そのために、第１ＮＭＯＳトランジスタ２１に多量の電流が流れて第２ＮＭＯＳトランジスタ２１に電流が漏れることを防止する。このように図３によると、パッド１１にＶddやＶrefが入力される時にパッド信号検出信号のＰＤＥＴＢがイネーブルされるので、パッド１１にＶddやＶrefが入力されることを検出することができる。
【００２３】
図４は本発明の他の実施例による半導体装置のパッド信号検出回路図である。図４で前記図３と同一の符号は同一の素子を示す。前記図４に示された回路は半導体装置１に用いられる回路であり、第１乃至第２ＰＭＯＳトランジスタ４１，４３と、ＮＭＯＳトランジスタ４５と、第１乃至第２インバーター３５，３７とから構成されている。具体的に、前記第１ＰＭＯＳトランジスタ４１は外部信号と内部信号とを連結する半導体装置１のパッド１１にドレインが連結されＧＮＤにゲートが連結されＶddにソースが連結されている。前記第２ＰＭＯＳトランジスタ４３は前記パッド１１にゲートが連結されＶddにソースが連結されている。前記ＮＭＯＳトランジスタ４５は前記第２ＰＭＯＳトランジスタ４３のドレインにドレインが連結されＶddにゲートが連結されＧＮＤにソースが連結されている。かつ、前記ＮＭＯＳトランジスタ４５のドレインに第１インバーター３５の入力端が連結され、ＰＤＥＴ信号を出力する第２インバーター３７が前記第１インバーター３５の出力端に連結されている。
【００２４】
前記図４に示された回路の動作を説明することにする。待機状態では前記パッド１１にＶddやＶssあるいはＶrefが入力されない。ところが、所望しない信号が前記パッド１１に入力される場合もある。例えば、０．１ボルトの電圧レベルを有する外部信号が前記パッド１１に入力されると、前記第２ＰＭＯＳトランジスタ４３はわずかに導通される。第２ＰＭＯＳトランジスタ４３がわずかに導通されても第１インバーター３５が動作して論理ローレベルの電圧を出力させる。第１インバーター３５が論理ローレベルの電圧を出力すると、第２インバーター３７が論理ハイレベルの電圧を出力するので、ＰＤＥＴはイネーブルされる。すると、半導体装置１は誤動作を行うようになる。
【００２５】
このような半導体装置１の誤動作を防止するために、第１ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４５が用いられる。第１ＰＭＯＳトランジスタ４１はそのゲートが接地されているので常に導通状態になり、第２ＰＭＯＳトランジスタ４３のゲートにＶｄｄを印加する。従って、待機状態では第２ＰＭＯＳトランジスタ４３が常に不通されるので、所望しない外部信号が前記パッド１１に入力されても半導体装置１１の誤動作が防止される。かつ、ＮＭＯＳトランジスタ４５もゲートがＶddに連結されているので常に導通状態になり、第１インバーター３５の入力端はＧＮＤレベルになる。従って、ＰＤＥＴはディスエーブル状態になり、待機状態でＰＤＥＴはディスエーブル状態を引き続き保つ。
【００２６】
前記第１ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４５は第２ＰＭＯＳトランジスタ４３より更に大きいＭＯＳトランジスタである。そうでなければ、パッド１１にＶdd、Ｖss及びＶrefが入力される時、前記図３の回路が動作するに影響を及ぼすようになる。
【００２７】
かつ、Ｖrefが前記パッド１１に入力されると、第２ＰＭＯＳトランジスタ４３は導通される。すると、第１インバーター３５の入力端が論理ハイになり、第２インバーター３７の入力端は論理ローになる。従って、ＰＤＥＴは論理ハイになりイネーブルされるので、前記パッド１１にＶrefが入力されたことを示す。
【００２８】
もし、Ｖddが前記パッド１１に入力されると第２ＰＭＯＳトランジスタ４３は不通状態をそのまま保つようになるので、ＰＤＥＴは論理ローレベルになりディスエーブルされる。かつ、Ｖssが前記パッド１１に入力されると、第２ＰＭＯＳトランジスタ４３は導通されてＰＤＥＴはイネーブルされる。
【００２９】
【発明の効果】
本発明によると、Ｖref電圧を検出することができる。従って、ＳＳＴＬのようにＶref電圧を用いるインタフェースを半導体装置に連結して用いることができる。
【００３０】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】 Ａ乃至Ｂは従来の半導体装置のパッド信号検出回路図である。
【図２】 前記図１に示したインバーターの具体的な回路図である。
【図３】 本発明の一実施例による半導体装置のパッド信号検出回路図である。
【図４】 本発明の他の実施例による半導体装置のパッド信号検出回路図である。
【符号の説明】
１ 半導体装置、１１ パッド、１３ ＰＭＯＳトランジスタ、１５，１７，１９ インバーター、２１ ＮＭＯＳトランジスタ、２３ 入力端子、２５ ＰＭＯＳトランジスタ、２７ ＮＭＯＳトランジスタ、２９ 出力端子、３１ ＰＭＯＳトランジスタ、３３ 第２ＮＭＯＳトランジスタ、３５ 第１インバーター、３７ 第２インバーター、４１ 第１ＰＭＯＳトランジスタ、４３ 第２ＰＭＯＳトランジスタ、４５ ＮＭＯＳトランジスタ
Claims (8)
- 外部装置と連結するための半導体装置のパッドと、
前記パッドに連結され前記パッドの電圧が基準電圧以上である時のみに導通して感知信号を出力するスイッチング手段と、
前記スイッチング手段の出力を入力として前記スイッチング手段の出力が論理ローレベルである時のみに出力信号をイネーブルさせる論理ゲートとを具備することを特徴とする半導体装置のパッド信号検出回路。 - 前記スイッチング手段は前記パッドにドレインが連結され電源にゲートが連結されソースが接地された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインにゲートが連結されソースが接地された第２ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのドレインにドレインが連結され電源にソースが連結されゲートが接地されたＰＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の半導体装置のパッド信号検出回路。 - 前記論理ゲートは前記ＰＭＯＳトランジスタのドレインに入力端が連結された第１インバーターと、
前記第１インバーターの出力端に入力端が連結され、出力端にパッド信号検出信号を出力する第２インバーターとを具備することを特徴とする請求項１に記載の半導体装置のパッド信号検出回路。 - 前記第１ＮＭＯＳトランジスタは前記第２ＮＭＯＳトランジスタより高いスレショルド電圧を有することを特徴とする請求項２に記載の半導体装置のパッド信号検出回路。
- 外部装置と連結するための半導体装置のパッドと、
前記パッドに連結され前記パッドの電圧が基準電圧以上である時のみに導通するスイッチング手段と、
前記スイッチング手段の出力を入力として前記スイッチング手段の出力が論理ローレベルである時のみに出力信号をイネーブルさせる論理ゲートとを具備することを特徴とする半導体装置のパッド信号検出回路。 - 前記スイッチング手段は前記パッドにドレインが連結されＧＮＤにゲートが連結され電源電圧にソースが連結された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインにゲートが連結され電源電圧にソースが連結された第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインにドレインが連結され電源電圧にゲートが連結されＧＮＤにソースが連結されたＮＭＯＳトランジスタとを含むことを特徴とする請求項５に記載の半導体装置のパッド信号検出回路。 - 前記論理ゲートは前記スイッチング手段の出力を入力とする第１インバーターと、
前記第１インバーターの出力を入力としてパッド信号検出信号を出力する第２インバーターとから構成されることを特徴とする請求項５に記載の半導体装置のパッド信号検出回路。 - 前記第１ＰＭＯＳトランジスタは前記第２ＰＭＯＳトランジスタより更に大きいＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体装置のパッド信号検出回路。
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