JPH1164041A - 物理量センサ - Google Patents
物理量センサInfo
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- JPH1164041A JPH1164041A JP9217378A JP21737897A JPH1164041A JP H1164041 A JPH1164041 A JP H1164041A JP 9217378 A JP9217378 A JP 9217378A JP 21737897 A JP21737897 A JP 21737897A JP H1164041 A JPH1164041 A JP H1164041A
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- circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D18/00—Testing or calibrating apparatus or arrangements provided for in groups G01D1/00 - G01D15/00
- G01D18/008—Testing or calibrating apparatus or arrangements provided for in groups G01D1/00 - G01D15/00 with calibration coefficients stored in memory
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D3/00—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
- G01D3/02—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups with provision for altering or correcting the law of variation
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- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D3/00—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
- G01D3/08—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups with provision for safeguarding the apparatus, e.g. against abnormal operation, against breakdown
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- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Technology Law (AREA)
- Testing Or Calibration Of Command Recording Devices (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Measuring Fluid Pressure (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】
【課題】 多数決回路では補正することが不可能なあら
かじめ格納された各調整用データの変化を検出すること
ができると共に、誤った調整用データを用いて調整され
た出力信号の使用を防止する物理量センサを得る。 【解決手段】 データ格納部５に格納された複数の同一
データが同一であることを検出し、何らかの原因でデー
タが変化し同一でなくなった場合、外部にデータが変化
したことを示す所定のエラー信号を出力する自己診断回
路部７を設けることにより、誤った調整用データを用い
て調整された物理量センサからの出力信号の使用を防止
する。
かじめ格納された各調整用データの変化を検出すること
ができると共に、誤った調整用データを用いて調整され
た出力信号の使用を防止する物理量センサを得る。 【解決手段】 データ格納部５に格納された複数の同一
データが同一であることを検出し、何らかの原因でデー
タが変化し同一でなくなった場合、外部にデータが変化
したことを示す所定のエラー信号を出力する自己診断回
路部７を設けることにより、誤った調整用データを用い
て調整された物理量センサからの出力信号の使用を防止
する。
Description
【０００１】
【発明の属する技術分野】本発明は、加速度、圧力又は
角速度等の物理量を検出する物理量センサに関し、特
に、特性の調整を行うことができる物理量センサに関す
るものである。
角速度等の物理量を検出する物理量センサに関し、特
に、特性の調整を行うことができる物理量センサに関す
るものである。
【０００２】
【従来の技術】図９は、物理量センサの従来例を示した
概略のブロック図である。図９において、物理量センサ
１００は、加速度、圧力又は角速度等の物理量を検出し
て電気信号に変換するセンサ部１０１と、センサ部１０
１から出力される電気信号に対して、温度補償を行うと
共にオフセット電圧調整を行う信号処理部１０２と、該
信号処理部１０２で処理されたセンサ部１０１からの信
号を増幅するアンプ部１０３と、信号処理部１０２にお
けるオフセット電圧調整、及びアンプ部１０３のゲイン
調整に使用するデジタルデータを格納するデータ格納部
１０４と、多数決回路部１０５とで形成されている。ア
ンプ部１０３の出力は、物理量センサ１００の出力をな
し、マイコン等からなる制御回路１０６に接続される。
概略のブロック図である。図９において、物理量センサ
１００は、加速度、圧力又は角速度等の物理量を検出し
て電気信号に変換するセンサ部１０１と、センサ部１０
１から出力される電気信号に対して、温度補償を行うと
共にオフセット電圧調整を行う信号処理部１０２と、該
信号処理部１０２で処理されたセンサ部１０１からの信
号を増幅するアンプ部１０３と、信号処理部１０２にお
けるオフセット電圧調整、及びアンプ部１０３のゲイン
調整に使用するデジタルデータを格納するデータ格納部
１０４と、多数決回路部１０５とで形成されている。ア
ンプ部１０３の出力は、物理量センサ１００の出力をな
し、マイコン等からなる制御回路１０６に接続される。
【０００３】データ格納部１０４には、オフセット電圧
調整用のデータとゲイン調整用のデータとからなるデジ
タルデータが複数格納されており、該複数のデジタルデ
ータはすべて同一データである。多数決回路部１０５
は、データ格納部１０４に格納された各デジタルデータ
において、ビット単位ごとにデータの多数決を行い、該
多数決を行って生成されたデジタルデータを信号処理部
１０２及びアンプ部１０３にそれぞれ出力する。ここ
で、データ格納部１０４に、同じ６ビットデータのデジ
タルデータである第１データ、第２データ及び第３デー
タが格納されている場合を例にして、多数決回路部１０
５の動作を下記表１を用いてもう少し詳しく説明する。
調整用のデータとゲイン調整用のデータとからなるデジ
タルデータが複数格納されており、該複数のデジタルデ
ータはすべて同一データである。多数決回路部１０５
は、データ格納部１０４に格納された各デジタルデータ
において、ビット単位ごとにデータの多数決を行い、該
多数決を行って生成されたデジタルデータを信号処理部
１０２及びアンプ部１０３にそれぞれ出力する。ここ
で、データ格納部１０４に、同じ６ビットデータのデジ
タルデータである第１データ、第２データ及び第３デー
タが格納されている場合を例にして、多数決回路部１０
５の動作を下記表１を用いてもう少し詳しく説明する。
【０００４】
【表１】
【０００５】上記表１に示すように、データ格納部１０
４に格納されている第２データにおける３ビット目のデ
ータが、何らかの原因で「１」から「０」に変化した場
合、多数決回路部１０５は、第１データ及び第３データ
の３ビット目のデータが共に「１」であることから、第
１から第３データの各３ビット目のビットデータの多数
決を行い、３ビット目のデータを「１」として出力す
る。言うまでもなく、多数決回路部１０５は、第１から
第３データの他のビットデータがすべて同じであること
から、第１から第３データと同じビットデータをそれぞ
れ出力する。このように、多数決回路部１０５によっ
て、データ格納部１０４に格納されたデータの一部に変
化が起きた場合においても、正しいデータを信号処理部
１０２及びアンプ部１０３にそれぞれ出力することがで
きる。
４に格納されている第２データにおける３ビット目のデ
ータが、何らかの原因で「１」から「０」に変化した場
合、多数決回路部１０５は、第１データ及び第３データ
の３ビット目のデータが共に「１」であることから、第
１から第３データの各３ビット目のビットデータの多数
決を行い、３ビット目のデータを「１」として出力す
る。言うまでもなく、多数決回路部１０５は、第１から
第３データの他のビットデータがすべて同じであること
から、第１から第３データと同じビットデータをそれぞ
れ出力する。このように、多数決回路部１０５によっ
て、データ格納部１０４に格納されたデータの一部に変
化が起きた場合においても、正しいデータを信号処理部
１０２及びアンプ部１０３にそれぞれ出力することがで
きる。
【０００６】
【発明が解決しようとする課題】しかし、多数決回路部
１０５は、第１から第３データにおける同じビットでの
データ変化が２つ以上起きた場合、例えば下記表２で示
すように、第１データ及び第２データにおける４ビット
目のデータが「１」から「０」に変化した場合、多数決
によって４ビット目のデータは「０」となって出力さ
れ、データの誤りを多数決で補正することができず、誤
ったデータを出力するという問題があった。
１０５は、第１から第３データにおける同じビットでの
データ変化が２つ以上起きた場合、例えば下記表２で示
すように、第１データ及び第２データにおける４ビット
目のデータが「１」から「０」に変化した場合、多数決
によって４ビット目のデータは「０」となって出力さ
れ、データの誤りを多数決で補正することができず、誤
ったデータを出力するという問題があった。
【０００７】
【表２】
【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、多数決回路では補正すること
が不可能なあらかじめ格納された調整用データの変化を
検出することができると共に、誤った調整用データを用
いて調整された出力信号の使用を防止する物理量センサ
を得ることを目的とする。
めになされたものであり、多数決回路では補正すること
が不可能なあらかじめ格納された調整用データの変化を
検出することができると共に、誤った調整用データを用
いて調整された出力信号の使用を防止する物理量センサ
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る物理量セ
ンサは、物理量の検出を行う物理量センサにおいて、物
理量を電気信号に変換するセンサ部と、該センサ部で変
換された電気信号に対して所定の信号処理を行って出力
する信号処理部と、該信号処理部で処理された信号の増
幅を行うアンプ部と、上記信号処理部で行われる信号処
理の調整、及びアンプ部の調整を行うために使用する所
定の同一複数のデータを格納するデータ格納部と、該デ
ータ格納部に格納された各データに対して各ビット単位
ごとにデータの多数決を行い、該多数決を行って生成さ
れたデータを上記信号処理部及びアンプ部にそれぞれ出
力する多数決回路部と、上記データ格納部に格納された
各データが同一であるか否かの検出を行い、同一でない
場合は、所定のエラー信号をセンサ外部へ出力する自己
診断回路部とを備えるものである。
ンサは、物理量の検出を行う物理量センサにおいて、物
理量を電気信号に変換するセンサ部と、該センサ部で変
換された電気信号に対して所定の信号処理を行って出力
する信号処理部と、該信号処理部で処理された信号の増
幅を行うアンプ部と、上記信号処理部で行われる信号処
理の調整、及びアンプ部の調整を行うために使用する所
定の同一複数のデータを格納するデータ格納部と、該デ
ータ格納部に格納された各データに対して各ビット単位
ごとにデータの多数決を行い、該多数決を行って生成さ
れたデータを上記信号処理部及びアンプ部にそれぞれ出
力する多数決回路部と、上記データ格納部に格納された
各データが同一であるか否かの検出を行い、同一でない
場合は、所定のエラー信号をセンサ外部へ出力する自己
診断回路部とを備えるものである。
【００１０】また、この発明に係る物理量センサは、請
求項１において、上記自己診断回路部は、データ格納部
に格納された各データに対して、ビット単位ごとにデー
タが同一である否かを判定すると共に、該判定結果を出
力する判定回路部と、該判定回路部からデータが同一で
ないという判定結果が出力されると、所定のエラー信号
を生成して出力するエラー信号出力部とからなるもので
ある。
求項１において、上記自己診断回路部は、データ格納部
に格納された各データに対して、ビット単位ごとにデー
タが同一である否かを判定すると共に、該判定結果を出
力する判定回路部と、該判定回路部からデータが同一で
ないという判定結果が出力されると、所定のエラー信号
を生成して出力するエラー信号出力部とからなるもので
ある。
【００１１】また、この発明に係る物理量センサは、請
求項２において、上記判定回路部は、データ格納部に格
納されたデータ数に対応する入力を備えると共に、デー
タ格納部に格納された各データのビット数に応じて設け
られたエクスクルーシブＮＯＲ回路で形成され、上記エ
ラー信号出力部は、該エクスクルーシブＮＯＲ回路に対
応する入力を備えたＮＡＮＤ回路で形成されるものであ
る。
求項２において、上記判定回路部は、データ格納部に格
納されたデータ数に対応する入力を備えると共に、デー
タ格納部に格納された各データのビット数に応じて設け
られたエクスクルーシブＮＯＲ回路で形成され、上記エ
ラー信号出力部は、該エクスクルーシブＮＯＲ回路に対
応する入力を備えたＮＡＮＤ回路で形成されるものであ
る。
【００１２】また、この発明に係る物理量センサは、請
求項２において、上記判定回路部は、データ格納部に格
納されたデータ数に対応する入力を備えると共に、デー
タ格納部に格納された各データのビット数に応じて設け
られたエクスクルーシブＯＲ回路で形成され、上記エラ
ー信号出力部は、該エクスクルーシブＯＲ回路に対応す
る入力を備えたＮＯＲ回路で形成されるものである。
求項２において、上記判定回路部は、データ格納部に格
納されたデータ数に対応する入力を備えると共に、デー
タ格納部に格納された各データのビット数に応じて設け
られたエクスクルーシブＯＲ回路で形成され、上記エラ
ー信号出力部は、該エクスクルーシブＯＲ回路に対応す
る入力を備えたＮＯＲ回路で形成されるものである。
【００１３】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
物理量センサの例を示した概略のブロック図である。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
物理量センサの例を示した概略のブロック図である。
【００１４】図１において、物理量センサ１は、加速
度、圧力又は角速度等の物理量を検出して電気信号に変
換するセンサ部２と、センサ部２から出力される電気信
号に対して、温度補償を行うと共にオフセット電圧調整
を行う信号処理部３と、該信号処理部３で処理されたセ
ンサ部２からの信号を増幅するアンプ部４と、信号処理
部３におけるオフセット電圧調整、及びアンプ部４のゲ
イン調整に使用するデジタルデータを格納するＲＯＭで
形成されたデータ格納部５と、多数決回路部６と、デー
タ格納部５に格納されたデータの変化を検出する自己診
断回路部７とで形成されている。
度、圧力又は角速度等の物理量を検出して電気信号に変
換するセンサ部２と、センサ部２から出力される電気信
号に対して、温度補償を行うと共にオフセット電圧調整
を行う信号処理部３と、該信号処理部３で処理されたセ
ンサ部２からの信号を増幅するアンプ部４と、信号処理
部３におけるオフセット電圧調整、及びアンプ部４のゲ
イン調整に使用するデジタルデータを格納するＲＯＭで
形成されたデータ格納部５と、多数決回路部６と、デー
タ格納部５に格納されたデータの変化を検出する自己診
断回路部７とで形成されている。
【００１５】センサ部２は信号処理部３に接続され、信
号処理部３はアンプ部４に接続されており、アンプ部４
の出力は物理量センサ１の出力をなし、マイコン等から
なる制御回路８に接続されている。また、データ格納部
５は、多数決回路部６を介して信号処理部３及びアンプ
部４にそれぞれ接続されている。更に、データ格納部５
は、自己診断回路部７に接続されている。自己診断回路
部７の出力は、物理量センサ１の出力をなし、制御回路
８に接続される。制御回路８は、物理量センサ１から出
力される各信号に基づいて所定の処理を行う。
号処理部３はアンプ部４に接続されており、アンプ部４
の出力は物理量センサ１の出力をなし、マイコン等から
なる制御回路８に接続されている。また、データ格納部
５は、多数決回路部６を介して信号処理部３及びアンプ
部４にそれぞれ接続されている。更に、データ格納部５
は、自己診断回路部７に接続されている。自己診断回路
部７の出力は、物理量センサ１の出力をなし、制御回路
８に接続される。制御回路８は、物理量センサ１から出
力される各信号に基づいて所定の処理を行う。
【００１６】データ格納部５には、オフセット電圧調整
用のデータとゲイン調整用のデータとからなるデジタル
データが複数格納されており、該複数のデジタルデータ
はすべて同一データである。多数決回路部６は、データ
格納部５に格納された各デジタルデータにおいて、ビッ
ト単位ごとにデータの多数決を行い、該多数決を行って
生成されたデジタルデータを信号処理部３及びアンプ部
４にそれぞれ出力する。自己診断回路部７は、データ格
納部５に格納された各デジタルデータが同じであるか否
かの判定を行い、該判定結果を制御回路８へ出力する。
用のデータとゲイン調整用のデータとからなるデジタル
データが複数格納されており、該複数のデジタルデータ
はすべて同一データである。多数決回路部６は、データ
格納部５に格納された各デジタルデータにおいて、ビッ
ト単位ごとにデータの多数決を行い、該多数決を行って
生成されたデジタルデータを信号処理部３及びアンプ部
４にそれぞれ出力する。自己診断回路部７は、データ格
納部５に格納された各デジタルデータが同じであるか否
かの判定を行い、該判定結果を制御回路８へ出力する。
【００１７】次に、図２は、アンプ部４の例を示した概
略のブロック図である。図２において、信号処理部３は
オフセット電圧の調整を行うオフセット電圧調整回路１
１を備え、アンプ部４は、ゲインの調整を行うゲイン調
整回路１２と、オペアンプ等からなる増幅回路１３と、
基準電圧発生回路１４と、抵抗１５とからなる。増幅回
路１３の一方の入力Ａには、ゲイン調整回路１２及び信
号処理部３のオフセット電圧調整回路１１がそれぞれ接
続され、更に増幅回路１３の一方の入力Ａと出力との間
に抵抗１５が接続されている。
略のブロック図である。図２において、信号処理部３は
オフセット電圧の調整を行うオフセット電圧調整回路１
１を備え、アンプ部４は、ゲインの調整を行うゲイン調
整回路１２と、オペアンプ等からなる増幅回路１３と、
基準電圧発生回路１４と、抵抗１５とからなる。増幅回
路１３の一方の入力Ａには、ゲイン調整回路１２及び信
号処理部３のオフセット電圧調整回路１１がそれぞれ接
続され、更に増幅回路１３の一方の入力Ａと出力との間
に抵抗１５が接続されている。
【００１８】増幅回路１３の他方の入力Ｂは、ゲイン調
整回路１２が接続されると共に、基準電圧発生回路１４
が接続され、ゲイン調整回路１２は信号処理部３に接続
されている。基準電圧発生回路１４は、基準電圧ＶRを
発生させる回路であり、オフセット電圧調整回路１１及
びゲイン調整回路１２はそれぞれ多数決回路部６に接続
されている。図３は、オフセット電圧調整回路１１の例
を示した回路図である。なお、図３では、データ格納部
５に格納されたオフセット電圧調整用データは、ビット
データＢＩＴ1〜ＢＩＴmからなるｍ（ｍは自然数）ビッ
トのデータとする。
整回路１２が接続されると共に、基準電圧発生回路１４
が接続され、ゲイン調整回路１２は信号処理部３に接続
されている。基準電圧発生回路１４は、基準電圧ＶRを
発生させる回路であり、オフセット電圧調整回路１１及
びゲイン調整回路１２はそれぞれ多数決回路部６に接続
されている。図３は、オフセット電圧調整回路１１の例
を示した回路図である。なお、図３では、データ格納部
５に格納されたオフセット電圧調整用データは、ビット
データＢＩＴ1〜ＢＩＴmからなるｍ（ｍは自然数）ビッ
トのデータとする。
【００１９】図３において、オフセット電圧調整回路１
１は、（ｍ−１）個の抵抗Ｒ、（ｍ＋１）個の抵抗２
Ｒ、ｍ個の半導体スイッチＳＷで形成されたＲ‐２Ｒ型
（梯子型）Ｄ／Ａコンバータで形成されている。各半導
体スイッチＳＷは、多数決回路部６から出力されたオフ
セット電圧調整用データの対応するビットデータによっ
て、各抵抗２Ｒを電源電圧Ｖccに接続するか又は接地す
るかの切り換えを行う。このように、オフセット電圧調
整回路１１は、多数決回路部６から入力されたオフセッ
ト電圧調整用データから、各半導体スイッチＳＷに接続
されたそれぞれの抵抗２Ｒを電源電圧Ｖccに接続する
か、又はアースに接続するかの切り換えを行って図２に
おける増幅回路１３の入力Ａの電圧を変化させてオフセ
ット電圧の調整を行う。
１は、（ｍ−１）個の抵抗Ｒ、（ｍ＋１）個の抵抗２
Ｒ、ｍ個の半導体スイッチＳＷで形成されたＲ‐２Ｒ型
（梯子型）Ｄ／Ａコンバータで形成されている。各半導
体スイッチＳＷは、多数決回路部６から出力されたオフ
セット電圧調整用データの対応するビットデータによっ
て、各抵抗２Ｒを電源電圧Ｖccに接続するか又は接地す
るかの切り換えを行う。このように、オフセット電圧調
整回路１１は、多数決回路部６から入力されたオフセッ
ト電圧調整用データから、各半導体スイッチＳＷに接続
されたそれぞれの抵抗２Ｒを電源電圧Ｖccに接続する
か、又はアースに接続するかの切り換えを行って図２に
おける増幅回路１３の入力Ａの電圧を変化させてオフセ
ット電圧の調整を行う。
【００２０】図４は、ゲイン調整回路１２の例を示した
回路図である。なお、図４では、データ格納部５に格納
されたゲイン調整用データは、ビットデータＢＩＴm+1
〜ＢＩＴm+nからなるｎ（ｎは自然数）ビットのデータ
とする。図４において、ゲイン調整回路１２は、（ｎ−
２）個の抵抗Ｒ、ｎ個の抵抗２Ｒ、ｎ個の半導体スイッ
チＳＷで形成されたＲ‐２Ｒ型（梯子型）Ｄ／Ａコンバ
ータで形成されている。
回路図である。なお、図４では、データ格納部５に格納
されたゲイン調整用データは、ビットデータＢＩＴm+1
〜ＢＩＴm+nからなるｎ（ｎは自然数）ビットのデータ
とする。図４において、ゲイン調整回路１２は、（ｎ−
２）個の抵抗Ｒ、ｎ個の抵抗２Ｒ、ｎ個の半導体スイッ
チＳＷで形成されたＲ‐２Ｒ型（梯子型）Ｄ／Ａコンバ
ータで形成されている。
【００２１】各半導体スイッチＳＷは、多数決回路部６
から出力されたゲイン調整用データの対応するビットデ
ータによって、各抵抗２Ｒを増幅回路１３の入力Ａに接
続するか又は入力Ｂに接続するかの切り換えを行う。こ
のように、ゲイン調整回路１２は、多数決回路部６から
入力されたゲイン調整用データから、各半導体スイッチ
ＳＷに接続されたそれぞれの抵抗２Ｒを図２の増幅回路
１３の入力Ａに接続するか、又は入力Ｂに接続するかの
切り換えを行って図２の増幅回路１３における抵抗１５
に流れる電流を変えることにより、増幅回路１３のゲイ
ンを変えることができる。
から出力されたゲイン調整用データの対応するビットデ
ータによって、各抵抗２Ｒを増幅回路１３の入力Ａに接
続するか又は入力Ｂに接続するかの切り換えを行う。こ
のように、ゲイン調整回路１２は、多数決回路部６から
入力されたゲイン調整用データから、各半導体スイッチ
ＳＷに接続されたそれぞれの抵抗２Ｒを図２の増幅回路
１３の入力Ａに接続するか、又は入力Ｂに接続するかの
切り換えを行って図２の増幅回路１３における抵抗１５
に流れる電流を変えることにより、増幅回路１３のゲイ
ンを変えることができる。
【００２２】次に、図５は、自己診断回路部７の例を示
した回路図である。なお、図５においては、説明を簡単
にするためにデータ格納部５に格納された（ｍ＋ｎ）ビ
ットのデータを６ビットのデータとし、データ格納部５
は、第１データから第３データとして同じ６ビットデー
タが格納されているものとする。また、データ格納部５
に格納された第１データから第３データにおける各ビッ
トデータを、ビットデータＢＩＴ1〜ＢＩＴ6とする。
した回路図である。なお、図５においては、説明を簡単
にするためにデータ格納部５に格納された（ｍ＋ｎ）ビ
ットのデータを６ビットのデータとし、データ格納部５
は、第１データから第３データとして同じ６ビットデー
タが格納されているものとする。また、データ格納部５
に格納された第１データから第３データにおける各ビッ
トデータを、ビットデータＢＩＴ1〜ＢＩＴ6とする。
【００２３】図５において、自己診断回路部７は、第１
データから第３データにおいて、ビットデータＢＩＴ1
〜ＢＩＴ6ごとにデータが同じであるか否かを判定する
第１判定回路３１〜第６判定回路３６と、該第１判定回
路３１〜第６判定回路３６の各判定結果から、データ格
納部５に格納された第１〜第３データにおけるデータ変
化の有無の検出を行い、データ変化を検出すると所定の
エラー信号を制御回路８に出力するエラー信号出力回路
３７とからなる。なお、第１判定回路３１〜第６判定回
路３６は判定回路部をなし、エラー信号出力回路３７は
エラー信号出力部をなす。
データから第３データにおいて、ビットデータＢＩＴ1
〜ＢＩＴ6ごとにデータが同じであるか否かを判定する
第１判定回路３１〜第６判定回路３６と、該第１判定回
路３１〜第６判定回路３６の各判定結果から、データ格
納部５に格納された第１〜第３データにおけるデータ変
化の有無の検出を行い、データ変化を検出すると所定の
エラー信号を制御回路８に出力するエラー信号出力回路
３７とからなる。なお、第１判定回路３１〜第６判定回
路３６は判定回路部をなし、エラー信号出力回路３７は
エラー信号出力部をなす。
【００２４】第１〜第３データにおいて、第１判定回路
３１は、各ビットデータＢＩＴ1がすべて同じであるか
否かを判定し、第２判定回路３２は、各ビットデータＢ
ＩＴ2がすべて同じであるか否かを判定し、第３判定回
路３３は、各ビットデータＢＩＴ3がすべて同じである
か否かを判定する。更に、第１〜第３データにおいて、
第４判定回路３４は、各ビットデータＢＩＴ4がすべて
同じであるか否かを判定し、第５判定回路３５は、各ビ
ットデータＢＩＴ5がすべて同じであるか否かを判定
し、第６判定回路３６は、各ビットデータＢＩＴ6がす
べて同じであるか否かを判定する。
３１は、各ビットデータＢＩＴ1がすべて同じであるか
否かを判定し、第２判定回路３２は、各ビットデータＢ
ＩＴ2がすべて同じであるか否かを判定し、第３判定回
路３３は、各ビットデータＢＩＴ3がすべて同じである
か否かを判定する。更に、第１〜第３データにおいて、
第４判定回路３４は、各ビットデータＢＩＴ4がすべて
同じであるか否かを判定し、第５判定回路３５は、各ビ
ットデータＢＩＴ5がすべて同じであるか否かを判定
し、第６判定回路３６は、各ビットデータＢＩＴ6がす
べて同じであるか否かを判定する。
【００２５】第１判定回路３１〜第６判定回路３６にお
いて、各入力はデータ格納部５にそれぞれ接続され、各
出力はエラー信号出力回路３７にそれぞれ接続されてい
る。第１判定回路３１には、第１データから第３データ
の各ビットデータＢＩＴ1が入力され、第２判定回路３
２には、第１データから第３データの各ビットデータＢ
ＩＴ2が入力され、第３判定回路３３には、第１データ
から第３データの各ビットデータＢＩＴ3が入力され
る。同様に、第４判定回路３４には、第１データから第
３データの各ビットデータＢＩＴ4が入力され、第５判
定回路３５には、第１データから第３データの各ビット
データＢＩＴ5が入力され、第６判定回路３６には、第
１データから第３データの各ビットデータＢＩＴ6が入
力される。
いて、各入力はデータ格納部５にそれぞれ接続され、各
出力はエラー信号出力回路３７にそれぞれ接続されてい
る。第１判定回路３１には、第１データから第３データ
の各ビットデータＢＩＴ1が入力され、第２判定回路３
２には、第１データから第３データの各ビットデータＢ
ＩＴ2が入力され、第３判定回路３３には、第１データ
から第３データの各ビットデータＢＩＴ3が入力され
る。同様に、第４判定回路３４には、第１データから第
３データの各ビットデータＢＩＴ4が入力され、第５判
定回路３５には、第１データから第３データの各ビット
データＢＩＴ5が入力され、第６判定回路３６には、第
１データから第３データの各ビットデータＢＩＴ6が入
力される。
【００２６】ここで、第１判定回路３１〜第６判定回路
３６は入力されるデータが異なること以外は同じ回路で
あり、第１判定回路３１を例にして回路説明を行う。第
１判定回路３１は、２入力のＮＡＮＤ回路４１と、３入
力のＮＡＮＤ回路４２，４３と、３つのインバータ回路
４４，４５，４６とで形成され、エラー信号出力回路３
７は、６入力のＮＡＮＤ回路４７で形成されている。Ｎ
ＡＮＤ回路４２の各入力には、インバータ回路４４〜４
６の各入力が対応して接続されており、該各接続部は、
第１判定回路３１の入力をなし、データ格納部５に接続
されて、第１データから第３データの対応するビットデ
ータＢＩＴ1がそれぞれ入力される。
３６は入力されるデータが異なること以外は同じ回路で
あり、第１判定回路３１を例にして回路説明を行う。第
１判定回路３１は、２入力のＮＡＮＤ回路４１と、３入
力のＮＡＮＤ回路４２，４３と、３つのインバータ回路
４４，４５，４６とで形成され、エラー信号出力回路３
７は、６入力のＮＡＮＤ回路４７で形成されている。Ｎ
ＡＮＤ回路４２の各入力には、インバータ回路４４〜４
６の各入力が対応して接続されており、該各接続部は、
第１判定回路３１の入力をなし、データ格納部５に接続
されて、第１データから第３データの対応するビットデ
ータＢＩＴ1がそれぞれ入力される。
【００２７】ＮＡＮＤ回路４３の各入力には、インバー
タ回路４４〜４６の各出力が対応して接続されており、
ＮＡＮＤ回路４２及び４３の各出力は、ＮＡＮＤ回路４
１の各入力に対応して接続されている。ＮＡＮＤ回路４
１の出力は、第１判定回路３１の出力をなし、ＮＡＮＤ
回路４７の入力の１つに接続されている。このような構
成において、第１判定回路３１は、第１データから第３
データの各ビットデータＢＩＴ1が、すべて「０」又は
すべて「１」の場合、データ格納部５に格納された各ビ
ットデータＢＩＴ1がいずれも変化しておらず正常であ
ることを示し、ＮＡＮＤ回路４１の出力が、Ｈｉｇｈレ
ベルとなる。
タ回路４４〜４６の各出力が対応して接続されており、
ＮＡＮＤ回路４２及び４３の各出力は、ＮＡＮＤ回路４
１の各入力に対応して接続されている。ＮＡＮＤ回路４
１の出力は、第１判定回路３１の出力をなし、ＮＡＮＤ
回路４７の入力の１つに接続されている。このような構
成において、第１判定回路３１は、第１データから第３
データの各ビットデータＢＩＴ1が、すべて「０」又は
すべて「１」の場合、データ格納部５に格納された各ビ
ットデータＢＩＴ1がいずれも変化しておらず正常であ
ることを示し、ＮＡＮＤ回路４１の出力が、Ｈｉｇｈレ
ベルとなる。
【００２８】また、第１判定回路３１は、第１データか
ら第３データの各ビットデータＢＩＴ1が、すべて
「０」又はすべて「１」でない場合、データ格納部５に
格納された各ビットデータＢＩＴ1のいずれかが変化し
て異常が生じたことを示し、ＮＡＮＤ回路４１の出力
は、Ｌｏｗレベルとなる。このように、第１判定回路３
１は、２入力のＮＡＮＤ回路４１、３入力のＮＡＮＤ回
路４２，４３、及びインバータ回路４４，４５，４６で
形成された３入力のエクスクルーシブＮＯＲ回路（以
下、Ｅｘ.ＮＯＲ回路と呼ぶ）で形成されている。同様
に、第２判定回路３２から第６判定回路３６において
も、それぞれ３入力のＥｘ.ＮＯＲ回路で形成されてい
る。
ら第３データの各ビットデータＢＩＴ1が、すべて
「０」又はすべて「１」でない場合、データ格納部５に
格納された各ビットデータＢＩＴ1のいずれかが変化し
て異常が生じたことを示し、ＮＡＮＤ回路４１の出力
は、Ｌｏｗレベルとなる。このように、第１判定回路３
１は、２入力のＮＡＮＤ回路４１、３入力のＮＡＮＤ回
路４２，４３、及びインバータ回路４４，４５，４６で
形成された３入力のエクスクルーシブＮＯＲ回路（以
下、Ｅｘ.ＮＯＲ回路と呼ぶ）で形成されている。同様
に、第２判定回路３２から第６判定回路３６において
も、それぞれ３入力のＥｘ.ＮＯＲ回路で形成されてい
る。
【００２９】エラー信号出力回路３７を形成するＮＡＮ
Ｄ回路４７の各入力には、第１判定回路３１から第６判
定回路３６における各ＮＡＮＤ回路４１の出力がそれぞ
れ対応して接続されている。第１判定回路３１から第６
判定回路３６におけるＮＡＮＤ回路４１の出力がすべて
Ｈｉｇｈレベルのとき、エラー信号出力回路３７の出
力、すなわちＮＡＮＤ回路４７の出力は、Ｌｏｗレベル
となって、データ格納部５内のすべてのデータに異常が
ないことを制御回路８に示し、制御回路８は、アンプ部
４から入力された信号に対して所定の処理を行う。
Ｄ回路４７の各入力には、第１判定回路３１から第６判
定回路３６における各ＮＡＮＤ回路４１の出力がそれぞ
れ対応して接続されている。第１判定回路３１から第６
判定回路３６におけるＮＡＮＤ回路４１の出力がすべて
Ｈｉｇｈレベルのとき、エラー信号出力回路３７の出
力、すなわちＮＡＮＤ回路４７の出力は、Ｌｏｗレベル
となって、データ格納部５内のすべてのデータに異常が
ないことを制御回路８に示し、制御回路８は、アンプ部
４から入力された信号に対して所定の処理を行う。
【００３０】また、第１判定回路３１から第６判定回路
３６における各ＮＡＮＤ回路４１のいずれか１つでもＬ
ｏｗレベルのとき、エラー信号出力回路３７の出力、す
なわちＮＡＮＤ回路４７の出力は、Ｈｉｇｈレベルとな
って、データ格納部５に格納されたデータが異常である
ことを制御回路８に示し、制御回路８は、該異常に対し
て所定の処理を行う。
３６における各ＮＡＮＤ回路４１のいずれか１つでもＬ
ｏｗレベルのとき、エラー信号出力回路３７の出力、す
なわちＮＡＮＤ回路４７の出力は、Ｈｉｇｈレベルとな
って、データ格納部５に格納されたデータが異常である
ことを制御回路８に示し、制御回路８は、該異常に対し
て所定の処理を行う。
【００３１】第１判定回路３１から第６判定回路３６を
形成する３入力のＥｘ.ＮＯＲ回路は、図５で示した論
理回路以外の構成でも形成することができ、他の論理回
路の構成で第１判定回路３１から第６判定回路３６を形
成した場合における自己診断回路部７の回路例を図６に
示す。なお、図６においても、第１判定回路３１〜第６
判定回路３６は入力されるデータが異なること以外は同
じ回路であり、第１判定回路３１を例にして回路説明を
行う。図６において、第１判定回路３１は、３入力のＮ
ＯＲ回路５１と、２入力のエクスクルーシブＯＲ回路
（以下、Ｅｘ.ＯＲ回路と呼ぶ）５２〜５４とで形成さ
れ、エラー信号出力回路３７は、６入力のＮＡＮＤ回路
４７で形成されている。
形成する３入力のＥｘ.ＮＯＲ回路は、図５で示した論
理回路以外の構成でも形成することができ、他の論理回
路の構成で第１判定回路３１から第６判定回路３６を形
成した場合における自己診断回路部７の回路例を図６に
示す。なお、図６においても、第１判定回路３１〜第６
判定回路３６は入力されるデータが異なること以外は同
じ回路であり、第１判定回路３１を例にして回路説明を
行う。図６において、第１判定回路３１は、３入力のＮ
ＯＲ回路５１と、２入力のエクスクルーシブＯＲ回路
（以下、Ｅｘ.ＯＲ回路と呼ぶ）５２〜５４とで形成さ
れ、エラー信号出力回路３７は、６入力のＮＡＮＤ回路
４７で形成されている。
【００３２】ＮＯＲ回路５１の各入力には、Ｅｘ.ＯＲ
回路５２〜５４の各出力が対応して接続されている。Ｅ
ｘ.ＯＲ回路５２の一方の入力とＥｘ.ＯＲ回路５４の一
方の入力は接続され、該接続部はデータ格納部５に接続
されて第１データのビットデータＢＩＴ1が入力され
る。Ｅｘ.ＯＲ回路５２の他方の入力とＥｘ.ＯＲ回路５
３の一方の入力が接続され、該接続部はデータ格納部５
に接続されて第２データのビットデータＢＩＴ1が入力
される。また、Ｅｘ.ＯＲ回路５３の他方の入力とＥｘ.
ＯＲ回路５４の他方の入力が接続され、該接続部はデー
タ格納部５に接続されて第３データのビットデータＢＩ
Ｔ1が入力される。ＮＯＲ回路５１の出力は、第１判定
回路３１の出力をなし、ＮＡＮＤ回路４７の入力の１つ
に接続されている。
回路５２〜５４の各出力が対応して接続されている。Ｅ
ｘ.ＯＲ回路５２の一方の入力とＥｘ.ＯＲ回路５４の一
方の入力は接続され、該接続部はデータ格納部５に接続
されて第１データのビットデータＢＩＴ1が入力され
る。Ｅｘ.ＯＲ回路５２の他方の入力とＥｘ.ＯＲ回路５
３の一方の入力が接続され、該接続部はデータ格納部５
に接続されて第２データのビットデータＢＩＴ1が入力
される。また、Ｅｘ.ＯＲ回路５３の他方の入力とＥｘ.
ＯＲ回路５４の他方の入力が接続され、該接続部はデー
タ格納部５に接続されて第３データのビットデータＢＩ
Ｔ1が入力される。ＮＯＲ回路５１の出力は、第１判定
回路３１の出力をなし、ＮＡＮＤ回路４７の入力の１つ
に接続されている。
【００３３】このような構成において、第１判定回路３
１は、第１データから第３データの各ビットデータＢＩ
Ｔ1が、すべて「０」又はすべて「１」の場合、データ
格納部５に格納された各ビットデータＢＩＴ1がいずれ
も変化しておらず正常であることを示し、ＮＯＲ回路５
１の出力が、Ｈｉｇｈレベルとなる。また、第１判定回
路３１は、第１データから第３データの各ビットデータ
ＢＩＴ1が、すべて「０」又はすべて「１」でない場
合、データ格納部５に格納された各ビットデータＢＩＴ
1のいずれかが変化して異常が生じたことを示し、ＮＯ
Ｒ回路５１の出力は、Ｌｏｗレベルとなる。
１は、第１データから第３データの各ビットデータＢＩ
Ｔ1が、すべて「０」又はすべて「１」の場合、データ
格納部５に格納された各ビットデータＢＩＴ1がいずれ
も変化しておらず正常であることを示し、ＮＯＲ回路５
１の出力が、Ｈｉｇｈレベルとなる。また、第１判定回
路３１は、第１データから第３データの各ビットデータ
ＢＩＴ1が、すべて「０」又はすべて「１」でない場
合、データ格納部５に格納された各ビットデータＢＩＴ
1のいずれかが変化して異常が生じたことを示し、ＮＯ
Ｒ回路５１の出力は、Ｌｏｗレベルとなる。
【００３４】エラー信号出力回路３７を形成するＮＡＮ
Ｄ回路４７の各入力には、第１判定回路３１から第６判
定回路３６における各ＮＯＲ回路５１の出力がそれぞれ
対応して接続されている。第１判定回路３１から第６判
定回路３６におけるＮＯＲ回路５１の出力がすべてＨｉ
ｇｈレベルのとき、エラー信号出力回路３７の出力、す
なわちＮＡＮＤ回路４７の出力は、Ｌｏｗレベルとなっ
て、データ格納部５内のすべてのデータに異常がないこ
とを制御回路８に示し、制御回路８は、アンプ部４から
入力された信号に対して所定の処理を行う。
Ｄ回路４７の各入力には、第１判定回路３１から第６判
定回路３６における各ＮＯＲ回路５１の出力がそれぞれ
対応して接続されている。第１判定回路３１から第６判
定回路３６におけるＮＯＲ回路５１の出力がすべてＨｉ
ｇｈレベルのとき、エラー信号出力回路３７の出力、す
なわちＮＡＮＤ回路４７の出力は、Ｌｏｗレベルとなっ
て、データ格納部５内のすべてのデータに異常がないこ
とを制御回路８に示し、制御回路８は、アンプ部４から
入力された信号に対して所定の処理を行う。
【００３５】また、第１判定回路３１から第６判定回路
３６における各ＮＯＲ回路５１のいずれか１つでもＬｏ
ｗレベルのとき、エラー信号出力回路３７の出力、すな
わちＮＡＮＤ回路４７の出力は、Ｈｉｇｈレベルとなっ
て、データ格納部５に格納されたデータが異常であるこ
とを制御回路８に示し、制御回路８は、該異常に対して
所定の処理を行う。
３６における各ＮＯＲ回路５１のいずれか１つでもＬｏ
ｗレベルのとき、エラー信号出力回路３７の出力、すな
わちＮＡＮＤ回路４７の出力は、Ｈｉｇｈレベルとなっ
て、データ格納部５に格納されたデータが異常であるこ
とを制御回路８に示し、制御回路８は、該異常に対して
所定の処理を行う。
【００３６】上記図５及び図６の自己診断回路部７で
は、データ格納部５に格納されたデータに異常がなけれ
ば、制御回路８にＬｏｗレベルの信号を出力し、データ
格納部５に格納されたデータの異常を検出すると、制御
回路８にＨｉｇｈレベルの信号を出力した。しかし、こ
れは一例であり、自己診断回路部７は、データ格納部５
に格納されたデータに異常がなければ、制御回路８にＨ
ｉｇｈレベルの信号を出力し、データ格納部５に格納さ
れたデータの異常を検出すると、制御回路８にＬｏｗレ
ベルの信号を出力するようにしてもよく、このようにし
た自己診断回路部７の回路例を図７に示す。なお、図７
においても、第１判定回路３１〜第６判定回路３６は入
力されるデータが異なること以外は同じ回路であり、第
１判定回路３１を例にして回路説明を行う。
は、データ格納部５に格納されたデータに異常がなけれ
ば、制御回路８にＬｏｗレベルの信号を出力し、データ
格納部５に格納されたデータの異常を検出すると、制御
回路８にＨｉｇｈレベルの信号を出力した。しかし、こ
れは一例であり、自己診断回路部７は、データ格納部５
に格納されたデータに異常がなければ、制御回路８にＨ
ｉｇｈレベルの信号を出力し、データ格納部５に格納さ
れたデータの異常を検出すると、制御回路８にＬｏｗレ
ベルの信号を出力するようにしてもよく、このようにし
た自己診断回路部７の回路例を図７に示す。なお、図７
においても、第１判定回路３１〜第６判定回路３６は入
力されるデータが異なること以外は同じ回路であり、第
１判定回路３１を例にして回路説明を行う。
【００３７】図７において、第１判定回路３１は、２入
力のＮＯＲ回路６１と、３入力のＮＯＲ回路６２，６３
と、インバータ回路６４〜６６で形成され、エラー信号
出力回路３７は、６入力のＮＯＲ回路６７で形成されて
いる。ＮＯＲ回路６２の各入力には、インバータ回路６
４〜６６の各入力が対応して接続されており、該各接続
部は、第１判定回路３１の入力をなし、データ格納部５
に接続されて、第１データから第３データの対応するビ
ットデータＢＩＴ1がそれぞれ入力される。
力のＮＯＲ回路６１と、３入力のＮＯＲ回路６２，６３
と、インバータ回路６４〜６６で形成され、エラー信号
出力回路３７は、６入力のＮＯＲ回路６７で形成されて
いる。ＮＯＲ回路６２の各入力には、インバータ回路６
４〜６６の各入力が対応して接続されており、該各接続
部は、第１判定回路３１の入力をなし、データ格納部５
に接続されて、第１データから第３データの対応するビ
ットデータＢＩＴ1がそれぞれ入力される。
【００３８】ＮＯＲ回路６３の各入力には、インバータ
回路６４〜６６の各出力が対応して接続されており、Ｎ
ＯＲ回路６２及び６３の各出力は、ＮＯＲ回路６１の各
入力に対応して接続されている。ＮＯＲ回路６１の出力
は、第１判定回路３１の出力をなし、ＮＯＲ回路６７の
入力の１つに接続されている。このような構成におい
て、第１判定回路３１は、第１データから第３データの
各ビットデータＢＩＴ1が、すべて「０」又はすべて
「１」の場合、データ格納部５に格納された各ビットデ
ータＢＩＴ1がいずれも変化しておらず正常であること
を示し、ＮＯＲ回路６１の出力が、Ｌｏｗレベルとな
る。
回路６４〜６６の各出力が対応して接続されており、Ｎ
ＯＲ回路６２及び６３の各出力は、ＮＯＲ回路６１の各
入力に対応して接続されている。ＮＯＲ回路６１の出力
は、第１判定回路３１の出力をなし、ＮＯＲ回路６７の
入力の１つに接続されている。このような構成におい
て、第１判定回路３１は、第１データから第３データの
各ビットデータＢＩＴ1が、すべて「０」又はすべて
「１」の場合、データ格納部５に格納された各ビットデ
ータＢＩＴ1がいずれも変化しておらず正常であること
を示し、ＮＯＲ回路６１の出力が、Ｌｏｗレベルとな
る。
【００３９】また、第１判定回路３１は、第１データか
ら第３データの各ビットデータＢＩＴ1が、すべて
「０」又はすべて「１」でない場合、データ格納部５に
格納された各ビットデータＢＩＴ1のいずれかが変化し
て異常が生じたことを示し、ＮＯＲ回路６１の出力は、
Ｈｉｇｈレベルとなる。このように、第１判定回路３１
は、２入力のＮＯＲ回路６１、３入力のＮＯＲ回路６
２，６３、及びインバータ回路６４〜６６で形成された
３入力のエクスクルーシブＯＲ回路（以下、Ｅｘ.ＯＲ
回路と呼ぶ）で形成されている。同様に、第２判定回路
３２から第６判定回路３６においても、それぞれ３入力
のＥｘ.ＯＲ回路で形成されている。
ら第３データの各ビットデータＢＩＴ1が、すべて
「０」又はすべて「１」でない場合、データ格納部５に
格納された各ビットデータＢＩＴ1のいずれかが変化し
て異常が生じたことを示し、ＮＯＲ回路６１の出力は、
Ｈｉｇｈレベルとなる。このように、第１判定回路３１
は、２入力のＮＯＲ回路６１、３入力のＮＯＲ回路６
２，６３、及びインバータ回路６４〜６６で形成された
３入力のエクスクルーシブＯＲ回路（以下、Ｅｘ.ＯＲ
回路と呼ぶ）で形成されている。同様に、第２判定回路
３２から第６判定回路３６においても、それぞれ３入力
のＥｘ.ＯＲ回路で形成されている。
【００４０】エラー信号出力回路３７を形成するＮＯＲ
回路６７の各入力には、第１判定回路３１から第６判定
回路３６における各ＮＯＲ回路６１の出力がそれぞれ対
応して接続されている。第１判定回路３１から第６判定
回路３６におけるＮＯＲ回路６１の出力がすべてＬｏｗ
レベルのとき、エラー信号出力回路３７の出力、すなわ
ちＮＯＲ回路６７の出力は、Ｈｉｇｈレベルとなって、
データ格納部５内のすべてのデータに異常がないことを
制御回路８に示し、制御回路８は、アンプ部４から入力
された信号に対して所定の処理を行う。
回路６７の各入力には、第１判定回路３１から第６判定
回路３６における各ＮＯＲ回路６１の出力がそれぞれ対
応して接続されている。第１判定回路３１から第６判定
回路３６におけるＮＯＲ回路６１の出力がすべてＬｏｗ
レベルのとき、エラー信号出力回路３７の出力、すなわ
ちＮＯＲ回路６７の出力は、Ｈｉｇｈレベルとなって、
データ格納部５内のすべてのデータに異常がないことを
制御回路８に示し、制御回路８は、アンプ部４から入力
された信号に対して所定の処理を行う。
【００４１】また、第１判定回路３１から第６判定回路
３６における各ＮＯＲ回路６１のいずれか１つでもＨｉ
ｇｈレベルのとき、エラー信号出力回路３７の出力、す
なわちＮＯＲ回路６７の出力は、Ｌｏｗレベルとなっ
て、データ格納部５に格納されたデータが異常であるこ
とを制御回路８に示し、制御回路８は、該異常に対して
所定の処理を行う。
３６における各ＮＯＲ回路６１のいずれか１つでもＨｉ
ｇｈレベルのとき、エラー信号出力回路３７の出力、す
なわちＮＯＲ回路６７の出力は、Ｌｏｗレベルとなっ
て、データ格納部５に格納されたデータが異常であるこ
とを制御回路８に示し、制御回路８は、該異常に対して
所定の処理を行う。
【００４２】第１判定回路３１から第６判定回路３６を
形成する３入力のＥｘ.ＯＲ回路は、図７で示した論理
回路以外の構成でも形成することができ、他の論理回路
の構成で第１判定回路３１から第６判定回路３６を形成
した場合における自己診断回路部７の回路例を図８に示
す。なお、図８においても、第１判定回路３１〜第６判
定回路３６は入力されるデータが異なること以外は同じ
回路であり、第１判定回路３１を例にして回路説明を行
う。図８において、第１判定回路３１は、２入力のＥ
ｘ.ＯＲ回路７１と、３入力のＮＡＮＤ回路７２と、３
入力のＮＯＲ回路７３とで形成され、エラー信号出力回
路３７は、６入力のＮＯＲ回路６７で形成されている。
形成する３入力のＥｘ.ＯＲ回路は、図７で示した論理
回路以外の構成でも形成することができ、他の論理回路
の構成で第１判定回路３１から第６判定回路３６を形成
した場合における自己診断回路部７の回路例を図８に示
す。なお、図８においても、第１判定回路３１〜第６判
定回路３６は入力されるデータが異なること以外は同じ
回路であり、第１判定回路３１を例にして回路説明を行
う。図８において、第１判定回路３１は、２入力のＥ
ｘ.ＯＲ回路７１と、３入力のＮＡＮＤ回路７２と、３
入力のＮＯＲ回路７３とで形成され、エラー信号出力回
路３７は、６入力のＮＯＲ回路６７で形成されている。
【００４３】ＮＡＮＤ回路７２の各入力と、ＮＯＲ回路
７３の各入力は対応して接続されており、該各接続部
は、第１判定回路３１の入力をなし、データ格納部５に
接続されて第１データから第３データの対応するビット
データＢＩＴ1がそれぞれ入力される。ＮＡＮＤ回路７
２及びＮＯＲ回路７３の各出力は、Ｅｘ.ＯＲ回路７１
の各入力に対応して接続されている。Ｅｘ.ＯＲ回路７
１の出力は、第１判定回路３１の出力をなし、ＮＯＲ回
路６７の入力の１つに接続されている。
７３の各入力は対応して接続されており、該各接続部
は、第１判定回路３１の入力をなし、データ格納部５に
接続されて第１データから第３データの対応するビット
データＢＩＴ1がそれぞれ入力される。ＮＡＮＤ回路７
２及びＮＯＲ回路７３の各出力は、Ｅｘ.ＯＲ回路７１
の各入力に対応して接続されている。Ｅｘ.ＯＲ回路７
１の出力は、第１判定回路３１の出力をなし、ＮＯＲ回
路６７の入力の１つに接続されている。
【００４４】このような構成において、第１判定回路３
１は、第１データから第３データの各ビットデータＢＩ
Ｔ1が、すべて「０」又はすべて「１」の場合、データ
格納部５に格納された各ビットデータＢＩＴ1がいずれ
も変化しておらず正常であることを示し、Ｅｘ.ＯＲ回
路７１の出力が、Ｌｏｗレベルとなる。また、第１判定
回路３１は、第１データから第３データの各ビットデー
タＢＩＴ1が、すべて「０」又はすべて「１」でない場
合、データ格納部５に格納された各ビットデータＢＩＴ
1のいずれかが変化して異常が生じたことを示し、Ｅｘ.
ＯＲ回路７１の出力は、Ｈｉｇｈレベルとなる。
１は、第１データから第３データの各ビットデータＢＩ
Ｔ1が、すべて「０」又はすべて「１」の場合、データ
格納部５に格納された各ビットデータＢＩＴ1がいずれ
も変化しておらず正常であることを示し、Ｅｘ.ＯＲ回
路７１の出力が、Ｌｏｗレベルとなる。また、第１判定
回路３１は、第１データから第３データの各ビットデー
タＢＩＴ1が、すべて「０」又はすべて「１」でない場
合、データ格納部５に格納された各ビットデータＢＩＴ
1のいずれかが変化して異常が生じたことを示し、Ｅｘ.
ＯＲ回路７１の出力は、Ｈｉｇｈレベルとなる。
【００４５】エラー信号出力回路３７を形成するＮＯＲ
回路６７の各入力には、第１判定回路３１から第６判定
回路３６における各Ｅｘ.ＯＲ回路７１の出力がそれぞ
れ対応して接続されている。第１判定回路３１から第６
判定回路３６におけるＥｘ.ＯＲ回路７１の出力がすべ
てＬｏｗレベルのとき、エラー信号出力回路３７の出
力、すなわちＮＯＲ回路６７の出力は、Ｈｉｇｈレベル
となって、データ格納部５内のすべてのデータに異常が
ないことを制御回路８に示し、制御回路８は、アンプ部
４から入力された信号に対して所定の処理を行う。
回路６７の各入力には、第１判定回路３１から第６判定
回路３６における各Ｅｘ.ＯＲ回路７１の出力がそれぞ
れ対応して接続されている。第１判定回路３１から第６
判定回路３６におけるＥｘ.ＯＲ回路７１の出力がすべ
てＬｏｗレベルのとき、エラー信号出力回路３７の出
力、すなわちＮＯＲ回路６７の出力は、Ｈｉｇｈレベル
となって、データ格納部５内のすべてのデータに異常が
ないことを制御回路８に示し、制御回路８は、アンプ部
４から入力された信号に対して所定の処理を行う。
【００４６】また、第１判定回路３１から第６判定回路
３６における各Ｅｘ.ＯＲ回路７１のいずれか１つでも
Ｈｉｇｈレベルのとき、エラー信号出力回路３７の出
力、すなわちＮＯＲ回路６７の出力は、Ｌｏｗレベルと
なって、データ格納部５に格納されたデータが異常であ
ることを制御回路８に示し、制御回路８は、該異常に対
して所定の処理を行う。
３６における各Ｅｘ.ＯＲ回路７１のいずれか１つでも
Ｈｉｇｈレベルのとき、エラー信号出力回路３７の出
力、すなわちＮＯＲ回路６７の出力は、Ｌｏｗレベルと
なって、データ格納部５に格納されたデータが異常であ
ることを制御回路８に示し、制御回路８は、該異常に対
して所定の処理を行う。
【００４７】このように、本発明の実施の形態１におけ
る物理量センサは、データ格納部５に格納された複数の
同一データが同一であることを検出し、何らかの原因で
データが変化し同一でなくなった場合、外部にデータが
変化したことを示す所定のエラー信号を出力する自己診
断回路部７を設けた。このことから、多数決回路部６で
は補正することが不可能なあらかじめデータ格納部５に
格納された各調整用データの変化の検出が簡単な回路で
容易にできると共に、誤った調整用データを用いて調整
された出力信号の使用を防止することができ、物理量セ
ンサにおける信頼性の向上を図ることができる。
る物理量センサは、データ格納部５に格納された複数の
同一データが同一であることを検出し、何らかの原因で
データが変化し同一でなくなった場合、外部にデータが
変化したことを示す所定のエラー信号を出力する自己診
断回路部７を設けた。このことから、多数決回路部６で
は補正することが不可能なあらかじめデータ格納部５に
格納された各調整用データの変化の検出が簡単な回路で
容易にできると共に、誤った調整用データを用いて調整
された出力信号の使用を防止することができ、物理量セ
ンサにおける信頼性の向上を図ることができる。
【００４８】
【発明の効果】請求項１に係る物理量センサは、データ
格納部に格納された複数の同一データが同一であること
を監視し、何らかの原因でデータが変化し同一でなくな
った場合、データ格納部に格納されているデータが変化
したことを示す所定のエラー信号をセンサの外部に出力
する自己診断回路部を設けた。このことから、あらかじ
めデータ格納部に格納された各調整用データにおける、
多数決回路部では補正することが不可能な変化を検出す
ることができると共に、誤った調整用データを用いて調
整された出力信号の使用を防止することができ、信頼性
の向上を図ることができる。
格納部に格納された複数の同一データが同一であること
を監視し、何らかの原因でデータが変化し同一でなくな
った場合、データ格納部に格納されているデータが変化
したことを示す所定のエラー信号をセンサの外部に出力
する自己診断回路部を設けた。このことから、あらかじ
めデータ格納部に格納された各調整用データにおける、
多数決回路部では補正することが不可能な変化を検出す
ることができると共に、誤った調整用データを用いて調
整された出力信号の使用を防止することができ、信頼性
の向上を図ることができる。
【００４９】請求項２に係る物理量センサは、請求項１
において、具体的には、上記自己診断回路部は、データ
格納部に格納された同一複数のデータに対して、ビット
単位ごとにデータが同一である否かを判定すると共に、
該判定結果を出力する判定回路部と、該判定回路部から
データが同一でないという判定結果が出力されると、所
定のエラー信号を生成して出力するエラー信号出力部と
からなる。このことから、あらかじめデータ格納部に格
納された各調整用データにおける、多数決回路部では補
正することが不可能な変化を検出することができると共
に、誤った調整用データを用いて調整された出力信号の
使用を防止することができ、信頼性の向上を図ることが
できる。
において、具体的には、上記自己診断回路部は、データ
格納部に格納された同一複数のデータに対して、ビット
単位ごとにデータが同一である否かを判定すると共に、
該判定結果を出力する判定回路部と、該判定回路部から
データが同一でないという判定結果が出力されると、所
定のエラー信号を生成して出力するエラー信号出力部と
からなる。このことから、あらかじめデータ格納部に格
納された各調整用データにおける、多数決回路部では補
正することが不可能な変化を検出することができると共
に、誤った調整用データを用いて調整された出力信号の
使用を防止することができ、信頼性の向上を図ることが
できる。
【００５０】請求項３に係る物理量センサは、請求項２
において、具体的には、上記判定回路部は、データ格納
部に格納されたデータ数に対応する入力を備えると共
に、データ格納部に格納された各データのビット数に応
じて設けられたエクスクルーシブＮＯＲ回路で形成さ
れ、上記エラー信号出力部は、該エクスクルーシブＮＯ
Ｒ回路に対応する入力を備えたＮＡＮＤ回路で形成され
る。このことから、あらかじめデータ格納部に格納され
た各調整用データにおける、多数決回路部では補正する
ことが不可能な変化を検出することが、簡単な回路で容
易にできると共に、誤った調整用データを用いて調整さ
れた出力信号の使用を防止することができ、信頼性の向
上を図ることができる。
において、具体的には、上記判定回路部は、データ格納
部に格納されたデータ数に対応する入力を備えると共
に、データ格納部に格納された各データのビット数に応
じて設けられたエクスクルーシブＮＯＲ回路で形成さ
れ、上記エラー信号出力部は、該エクスクルーシブＮＯ
Ｒ回路に対応する入力を備えたＮＡＮＤ回路で形成され
る。このことから、あらかじめデータ格納部に格納され
た各調整用データにおける、多数決回路部では補正する
ことが不可能な変化を検出することが、簡単な回路で容
易にできると共に、誤った調整用データを用いて調整さ
れた出力信号の使用を防止することができ、信頼性の向
上を図ることができる。
【００５１】請求項４に係る物理量センサは、請求項２
において、具体的には、上記判定回路部は、データ格納
部に格納されたデータ数に対応する入力を備えると共
に、データ格納部に格納された各データのビット数に応
じて設けられたエクスクルーシブＯＲ回路で形成され、
上記エラー信号出力部は、該エクスクルーシブＯＲ回路
に対応する入力を備えたＮＯＲ回路で形成される。この
ことから、あらかじめデータ格納部に格納された各調整
用データにおける、多数決回路部では補正することが不
可能な変化を検出することが、簡単な回路で容易にでき
ると共に、誤った調整用データを用いて調整された出力
信号の使用を防止することができ、信頼性の向上を図る
ことができる。
において、具体的には、上記判定回路部は、データ格納
部に格納されたデータ数に対応する入力を備えると共
に、データ格納部に格納された各データのビット数に応
じて設けられたエクスクルーシブＯＲ回路で形成され、
上記エラー信号出力部は、該エクスクルーシブＯＲ回路
に対応する入力を備えたＮＯＲ回路で形成される。この
ことから、あらかじめデータ格納部に格納された各調整
用データにおける、多数決回路部では補正することが不
可能な変化を検出することが、簡単な回路で容易にでき
ると共に、誤った調整用データを用いて調整された出力
信号の使用を防止することができ、信頼性の向上を図る
ことができる。
【図１】 本発明の実施の形態１における物理量センサ
の例を示した概略のブロック図である。
の例を示した概略のブロック図である。
【図２】 図１で示したアンプ部４の例を示した概略の
ブロック図である。
ブロック図である。
【図３】 図２で示したオフセット電圧調整回路１１の
例を示した回路図である。
例を示した回路図である。
【図４】 図２で示したゲイン調整回路１２の例を示し
た回路図である。
た回路図である。
【図５】 図１で示した自己診断回路部７の例を示した
回路図である。
回路図である。
【図６】 図１で示した自己診断回路部７の他の例を示
した回路図である。
した回路図である。
【図７】 図１で示した自己診断回路部７の他の例を示
した回路図である。
した回路図である。
【図８】 図１で示した自己診断回路部７の他の例を示
した回路図である。
した回路図である。
【図９】 物理量センサの従来例を示した概略のブロッ
ク図である。
ク図である。
【符号の説明】 １ 物理量センサ、 ２ センサ部、 ３ 信号処理
部、 ４ アンプ部、５ データ格納部、 ６ 多数決
回路部、 ７ 自己診断回路部、 １１ オフセット電
圧調整回路、 １２ ゲイン調整回路、 ３１ 第１判
定回路、 ３２第２判定回路、 ３３ 第３判定回路、
３４ 第４判定回路、 ３５ 第５判定回路、 ３６
第６判定回路、 ３７ エラー信号出力回路
部、 ４ アンプ部、５ データ格納部、 ６ 多数決
回路部、 ７ 自己診断回路部、 １１ オフセット電
圧調整回路、 １２ ゲイン調整回路、 ３１ 第１判
定回路、 ３２第２判定回路、 ３３ 第３判定回路、
３４ 第４判定回路、 ３５ 第５判定回路、 ３６
第６判定回路、 ３７ エラー信号出力回路
Claims (4)
- 【請求項１】 物理量の検出を行う物理量センサにおい
て、 物理量を電気信号に変換するセンサ部と、 該センサ部で変換された電気信号に対して所定の信号処
理を行って出力する信号処理部と、 該信号処理部で処理された信号の増幅を行うアンプ部
と、 上記信号処理部で行われる信号処理の調整、及びアンプ
部の調整を行うために使用する所定の同一複数のデータ
を格納するデータ格納部と、 該データ格納部に格納された各データに対して各ビット
単位ごとにデータの多数決を行い、該多数決を行って生
成されたデータを上記信号処理部及びアンプ部にそれぞ
れ出力する多数決回路部と、 上記データ格納部に格納された各データが同一であるか
否かの検出を行い、同一でない場合は、所定のエラー信
号をセンサ外部へ出力する自己診断回路部とを備えるこ
とを特徴とする物理量センサ。 - 【請求項２】 上記自己診断回路部は、データ格納部に
格納された各データに対して、ビット単位ごとにデータ
が同一である否かを判定すると共に、該判定結果を出力
する判定回路部と、該判定回路部からデータが同一でな
いという判定結果が出力されると、所定のエラー信号を
生成して出力するエラー信号出力部とからなることを特
徴とする請求項１に記載の物理量センサ。 - 【請求項３】 上記判定回路部は、データ格納部に格納
されたデータ数に対応する入力を備えると共に、データ
格納部に格納された各データのビット数に応じて設けら
れたエクスクルーシブＮＯＲ回路で形成され、上記エラ
ー信号出力部は、該エクスクルーシブＮＯＲ回路に対応
する入力を備えたＮＡＮＤ回路で形成されることを特徴
とする請求項２に記載の物理量センサ。 - 【請求項４】 上記判定回路部は、データ格納部に格納
されたデータ数に対応する入力を備えると共に、データ
格納部に格納された各データのビット数に応じて設けら
れたエクスクルーシブＯＲ回路で形成され、上記エラー
信号出力部は、該エクスクルーシブＯＲ回路に対応する
入力を備えたＮＯＲ回路で形成されることを特徴とする
請求項２に記載の物理量センサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217378A JPH1164041A (ja) | 1997-08-12 | 1997-08-12 | 物理量センサ |
| US09/023,708 US5847260A (en) | 1997-08-12 | 1998-02-13 | Physical parameter sensor with self-diagnosis circuit |
| DE19811842A DE19811842C2 (de) | 1997-08-12 | 1998-03-18 | Sensor für physikalische Parameter mit Selbstdiagnose-Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9217378A JPH1164041A (ja) | 1997-08-12 | 1997-08-12 | 物理量センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1164041A true JPH1164041A (ja) | 1999-03-05 |
Family
ID=16703244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9217378A Pending JPH1164041A (ja) | 1997-08-12 | 1997-08-12 | 物理量センサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5847260A (ja) |
| JP (1) | JPH1164041A (ja) |
| DE (1) | DE19811842C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008190977A (ja) * | 2007-02-05 | 2008-08-21 | Yokogawa Electric Corp | 異常判定修復測定機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003254850A (ja) * | 2002-03-01 | 2003-09-10 | Denso Corp | 自己診断機能付きセンサ出力処理回路 |
| US20050046440A1 (en) * | 2003-08-29 | 2005-03-03 | Alcatel | Fault tolerant vital power supply system |
| DE102009037721A1 (de) * | 2009-08-17 | 2011-04-28 | Siemens Aktiengesellschaft | Vorrichtungen und Verfahren zum Identifizieren von äußeren Einflüssen auf zumindest eine Verarbeitungseinheit eines eingebetteten Systems |
| US9225793B2 (en) | 2011-01-28 | 2015-12-29 | Cisco Technology, Inc. | Aggregating sensor data |
| US9171079B2 (en) | 2011-01-28 | 2015-10-27 | Cisco Technology, Inc. | Searching sensor data |
| US9275093B2 (en) * | 2011-01-28 | 2016-03-01 | Cisco Technology, Inc. | Indexing sensor data |
| KR101803464B1 (ko) * | 2011-11-09 | 2017-12-01 | 에스케이하이닉스 주식회사 | 다수 판정 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3544095A1 (de) * | 1985-12-13 | 1987-06-19 | Hydrotechnik Gmbh | Vorrichtung zum kalibrieren von analogen echtzeitsignalen |
| DE8814954U1 (de) * | 1988-12-01 | 1989-01-19 | Werac Elektronik GmbH, 6729 Wörth | Lichtschranken-Sicherheitseinrichtung |
| JP2748765B2 (ja) * | 1992-01-31 | 1998-05-13 | 日本電気株式会社 | 多数決回路 |
| JP3229070B2 (ja) * | 1993-06-01 | 2001-11-12 | 三菱電機株式会社 | 多数決回路及び制御ユニット及び多数決用半導体集積回路 |
-
1997
- 1997-08-12 JP JP9217378A patent/JPH1164041A/ja active Pending
-
1998
- 1998-02-13 US US09/023,708 patent/US5847260A/en not_active Expired - Fee Related
- 1998-03-18 DE DE19811842A patent/DE19811842C2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008190977A (ja) * | 2007-02-05 | 2008-08-21 | Yokogawa Electric Corp | 異常判定修復測定機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19811842C2 (de) | 2000-05-18 |
| US5847260A (en) | 1998-12-08 |
| DE19811842A1 (de) | 1999-03-04 |
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