JP3159289B2 - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
- Publication number
- JP3159289B2 JP3159289B2 JP26470594A JP26470594A JP3159289B2 JP 3159289 B2 JP3159289 B2 JP 3159289B2 JP 26470594 A JP26470594 A JP 26470594A JP 26470594 A JP26470594 A JP 26470594A JP 3159289 B2 JP3159289 B2 JP 3159289B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- parallel
- converter
- resistance
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、並列型Ａ／Ｄ変換器に
関し、特に直線性誤差を改善した並列型Ａ／Ｄ変換器に
関する。
関し、特に直線性誤差を改善した並列型Ａ／Ｄ変換器に
関する。
【０００２】
【従来の技術】並列型Ａ／Ｄ変換器とは基準電圧を直列
抵抗で分圧し、分圧された各々の基準電圧とアナログ入
力電圧とをそれぞれ比較して、この比較結果に基づきデ
ィジタル信号を出力するものである。
抵抗で分圧し、分圧された各々の基準電圧とアナログ入
力電圧とをそれぞれ比較して、この比較結果に基づきデ
ィジタル信号を出力するものである。
【０００３】図４はこのような従来のＮビット並列型Ａ
／Ｄ変換器の一例を示す構成ブロック図である。図４に
おいて１はエンコーダ、２は比較器、３は抵抗である。
また、１００はアナログ入力電圧、１０１及び１０２は
基準電圧、１０３はディジタル出力である。
／Ｄ変換器の一例を示す構成ブロック図である。図４に
おいて１はエンコーダ、２は比較器、３は抵抗である。
また、１００はアナログ入力電圧、１０１及び１０２は
基準電圧、１０３はディジタル出力である。
【０００４】さらに、エンコーダ１及び”２N−１ ”個
の比較器２は比較変換手段５０を、直列接続された”２
N ”個の抵抗３は基準電圧発生手段５１をそれぞれ構成
している。
の比較器２は比較変換手段５０を、直列接続された”２
N ”個の抵抗３は基準電圧発生手段５１をそれぞれ構成
している。
【０００５】アナログ入力電圧１００は”２N−１ ”個
の比較器２の一方の入力端子にそれぞれ入力され、”２
N−１ ”個の比較器２の出力はそれぞれエンコーダ１に
接続され、エンコーダ１は”Ｎ”個のディジタル出力１
０３を出力する。
の比較器２の一方の入力端子にそれぞれ入力され、”２
N−１ ”個の比較器２の出力はそれぞれエンコーダ１に
接続され、エンコーダ１は”Ｎ”個のディジタル出力１
０３を出力する。
【０００６】また、”２N ”個の抵抗３は直列接続さ
れ、直列接続の両端には基準電圧１０１及び１０２がそ
れぞれ印加される。さらに、直列接続された”２N ”個
の抵抗３の”２N−１ ”個の接続点は”２N−１ ”個の
比較器２の他方の入力端子にそれぞれ接続される。
れ、直列接続の両端には基準電圧１０１及び１０２がそ
れぞれ印加される。さらに、直列接続された”２N ”個
の抵抗３の”２N−１ ”個の接続点は”２N−１ ”個の
比較器２の他方の入力端子にそれぞれ接続される。
【０００７】ここで、図４に示す従来例の動作を説明す
る。基準電圧１０１と基準電圧１０２との差電圧は直列
接続された”２N ”個の抵抗３によって分圧され、新た
に”２N-1 ”個の基準電圧を発生させる。そして、アナ
ログ入力電圧１００は”２N−１ ”個の比較器２によっ
て”２N−１ ”個の基準電圧とそれぞれ比較される。
る。基準電圧１０１と基準電圧１０２との差電圧は直列
接続された”２N ”個の抵抗３によって分圧され、新た
に”２N-1 ”個の基準電圧を発生させる。そして、アナ
ログ入力電圧１００は”２N−１ ”個の比較器２によっ
て”２N−１ ”個の基準電圧とそれぞれ比較される。
【０００８】エンコーダ１は”２N−１ ”個の比較器２
の出力に基づき”Ｎ”個のディジタル出力１０３を発生
させる。
の出力に基づき”Ｎ”個のディジタル出力１０３を発生
させる。
【０００９】例えば、入力電圧範囲が”１Ｖ”の６ビッ
ト並列型Ａ／Ｄ変換器を考えた場合、基準電圧発生手段
５１は６３個のステップ基準電圧を発生させ、比較変換
手段５０はアナログ入力電圧１００と前記基準電圧とを
それぞれ比較変換して６個のディジタル出力１０３を出
力する。
ト並列型Ａ／Ｄ変換器を考えた場合、基準電圧発生手段
５１は６３個のステップ基準電圧を発生させ、比較変換
手段５０はアナログ入力電圧１００と前記基準電圧とを
それぞれ比較変換して６個のディジタル出力１０３を出
力する。
【００１０】
【発明が解決しようとする課題】しかし、バイポーラＩ
Ｃプロセスでは抵抗素子であるシート抵抗の抵抗値が”
数１００Ω”と比較的大きいため、バイポーラＩＣプロ
セスを用いて図４に示すような並列型Ａ／Ｄ変換器を構
成する場合には比較器２等の入力バイアス電流により基
準電圧値の直線性誤差が発生するといった問題点があっ
た。
Ｃプロセスでは抵抗素子であるシート抵抗の抵抗値が”
数１００Ω”と比較的大きいため、バイポーラＩＣプロ
セスを用いて図４に示すような並列型Ａ／Ｄ変換器を構
成する場合には比較器２等の入力バイアス電流により基
準電圧値の直線性誤差が発生するといった問題点があっ
た。
【００１１】即ち、入力バイアス電流が抵抗３を流れる
ことによって生じる電圧降下によって基準電圧発生手段
５１の出力値が理想値とは異なってしまうことになる。
ことによって生じる電圧降下によって基準電圧発生手段
５１の出力値が理想値とは異なってしまうことになる。
【００１２】この誤差電圧の最大値”Ｖerrmax”は、抵
抗３の各抵抗値を”ｒ”、比較器２の入力バイアス電流
を”ｉ”、並列型Ａ／Ｄ変換器のビット数を”Ｎ”とす
れば、 Ｖerrmax＝(２N)2・ｒ・ｉ／８ (1) となる。
抗３の各抵抗値を”ｒ”、比較器２の入力バイアス電流
を”ｉ”、並列型Ａ／Ｄ変換器のビット数を”Ｎ”とす
れば、 Ｖerrmax＝(２N)2・ｒ・ｉ／８ (1) となる。
【００１３】例えば、入力電圧範囲が”１Ｖ”の６ビッ
ト並列型Ａ／Ｄ変換器を考えた場合、”ｒ＝１００
Ω”、”ｉ＝１μＡ”とすれば、 Ｖerrmax＝５１．２ｍＶ (2) となり、最大”５．１２％”の誤差が生じることにな
る。
ト並列型Ａ／Ｄ変換器を考えた場合、”ｒ＝１００
Ω”、”ｉ＝１μＡ”とすれば、 Ｖerrmax＝５１．２ｍＶ (2) となり、最大”５．１２％”の誤差が生じることにな
る。
【００１４】ここで、入力電圧範囲が”１Ｖ”で６ビッ
トの分解能を得るためには、 １／２6＝１５．６ｍＶ (3) に示すステップの基準電圧が必要であり、式（２）のよ
うな誤差が生じては６ビットの分解能を実現することが
できない。
トの分解能を得るためには、 １／２6＝１５．６ｍＶ (3) に示すステップの基準電圧が必要であり、式（２）のよ
うな誤差が生じては６ビットの分解能を実現することが
できない。
【００１５】上記問題点を解決するためには抵抗３の抵
抗値若しくは入力バイアス電流を小さくすれば良い。
抗値若しくは入力バイアス電流を小さくすれば良い。
【００１６】但し、入力バイアス電流を小さくすること
は動作速度の劣化を招いてしまう。一方、抵抗３の抵抗
値を小さくするために抵抗３としてアルミ配線を用いた
場合、アルミ配線の抵抗値がプロセス上十分管理できな
いため歩留りの低下を招くといった新たな問題点が生じ
る。従って本発明の目的は、通常の抵抗素子を用い、直
線性誤差を改善した並列型Ａ／Ｄ変換器を実現すること
にある。
は動作速度の劣化を招いてしまう。一方、抵抗３の抵抗
値を小さくするために抵抗３としてアルミ配線を用いた
場合、アルミ配線の抵抗値がプロセス上十分管理できな
いため歩留りの低下を招くといった新たな問題点が生じ
る。従って本発明の目的は、通常の抵抗素子を用い、直
線性誤差を改善した並列型Ａ／Ｄ変換器を実現すること
にある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、本発明の第１では、アナログ入力電圧と基準
電圧発生手段が出力する複数の基準電圧とをそれぞれ比
較し、各々の比較結果に基づきディジタル出力を出力す
る比較変換手段を有する並列型Ａ／Ｄ変換器におい
て、”Ｍ（Ｍ≧２）”個の抵抗を並列接続したタップ間
抵抗を前記基準電圧発生手段を構成する直列接続された
抵抗”Ｍ（Ｍ≧２）”個毎の接続点間に接続した補正手
段を備えたことを特徴とするものである。
るために、本発明の第１では、アナログ入力電圧と基準
電圧発生手段が出力する複数の基準電圧とをそれぞれ比
較し、各々の比較結果に基づきディジタル出力を出力す
る比較変換手段を有する並列型Ａ／Ｄ変換器におい
て、”Ｍ（Ｍ≧２）”個の抵抗を並列接続したタップ間
抵抗を前記基準電圧発生手段を構成する直列接続された
抵抗”Ｍ（Ｍ≧２）”個毎の接続点間に接続した補正手
段を備えたことを特徴とするものである。
【００１８】本発明の第２では、基準電圧発生手段を構
成する抵抗素子と補正手段を構成する抵抗素子とのマス
クパターンが同一であり、前記基準電圧発生手段と前記
補正手段との間を専用配線で接続したことを備えたこと
を特徴とするものである。
成する抵抗素子と補正手段を構成する抵抗素子とのマス
クパターンが同一であり、前記基準電圧発生手段と前記
補正手段との間を専用配線で接続したことを備えたこと
を特徴とするものである。
【００１９】
【作用】基準電圧発生手段を構成する直列接続された抵
抗”Ｍ（Ｍ≧２）”個毎に”Ｍ（Ｍ≧２）”個の抵抗を
並列接続したタップ間抵抗を設けることにより、通常の
抵抗素子を用いても、直線性誤差が改善できる。
抗”Ｍ（Ｍ≧２）”個毎に”Ｍ（Ｍ≧２）”個の抵抗を
並列接続したタップ間抵抗を設けることにより、通常の
抵抗素子を用いても、直線性誤差が改善できる。
【００２０】また、基準電圧発生手段を構成する抵抗素
子と補正手段を構成する抵抗素子とのマスクパターンを
同一にすることにより製造が容易になり、基準電圧発生
手段と補正手段との間を専用配線で接続することによ
り、前記２つの抵抗素子間の共通インピーダンスが無く
なり、配線部分も最小距離になる。
子と補正手段を構成する抵抗素子とのマスクパターンを
同一にすることにより製造が容易になり、基準電圧発生
手段と補正手段との間を専用配線で接続することによ
り、前記２つの抵抗素子間の共通インピーダンスが無く
なり、配線部分も最小距離になる。
【００２１】
【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係るＮビット並列型Ａ／Ｄ変換器の一実
施例を示す構成ブロック図である。ここで、１，２，
３，５０，５１，１００，１０１及び１０２は図４と同
一符号を付してある。また、図１において４は抵抗、１
０３ａはディジタル出力である。
図１は本発明に係るＮビット並列型Ａ／Ｄ変換器の一実
施例を示す構成ブロック図である。ここで、１，２，
３，５０，５１，１００，１０１及び１０２は図４と同
一符号を付してある。また、図１において４は抵抗、１
０３ａはディジタル出力である。
【００２２】また、抵抗４の個数は”２N ”個であり、
抵抗３及び４はシート抵抗等の同一の抵抗素子である。
抵抗３及び４はシート抵抗等の同一の抵抗素子である。
【００２３】５０及び５１間の接続関係に関しては図４
に示す従来例と同様である。”２N"個の抵抗４は”Ｍ”
個ずつ並列接続され、直列接続された抵抗３の内図１
中”イ”、”ロ”、”ハ”、”ニ”及び”ホ”に示すよ
うな”Ｍ”個毎の接続点間に接続される。但し、”Ｍ≧
２”である。
に示す従来例と同様である。”２N"個の抵抗４は”Ｍ”
個ずつ並列接続され、直列接続された抵抗３の内図１
中”イ”、”ロ”、”ハ”、”ニ”及び”ホ”に示すよ
うな”Ｍ”個毎の接続点間に接続される。但し、”Ｍ≧
２”である。
【００２４】また、抵抗４が”Ｍ”個ずつ並列接続され
たものはタップ間抵抗５２を構成し、”２N／Ｍ ”個の
タップ間抵抗５２が直列接続されたものは補正手段５３
を構成する。
たものはタップ間抵抗５２を構成し、”２N／Ｍ ”個の
タップ間抵抗５２が直列接続されたものは補正手段５３
を構成する。
【００２５】また、図２は基準電圧発生手段５１及び補
正手段５３の部分のマスクパターンを示す平面図であ
る。図２において５ａ及び５ｂはシート抵抗等の抵抗素
子を示しており、実線部分はアルミ配線を示している。
正手段５３の部分のマスクパターンを示す平面図であ
る。図２において５ａ及び５ｂはシート抵抗等の抵抗素
子を示しており、実線部分はアルミ配線を示している。
【００２６】図２に示す平面図は”Ｎ＝３”及び”Ｍ＝
４”の場合のマスクパターンを示しており、抵抗素子５
ａ及び５ｂのマスクパターンの配置等は基準電圧発生手
段５１及び補正手段５３で全く同一である。
４”の場合のマスクパターンを示しており、抵抗素子５
ａ及び５ｂのマスクパターンの配置等は基準電圧発生手
段５１及び補正手段５３で全く同一である。
【００２７】また、抵抗素子５ａ及び５ｂは整合性が良
く、アルミ配線の抵抗値が無視できる程度に近距離に配
置される。さらに、抵抗素子５ａと抵抗素子５ｂとの間
の接続に関しては他のアルミ配線と兼用したり、１点で
接続することなく、図２中”イ”に示すような接続専用
のアルミ配線を設ける。
く、アルミ配線の抵抗値が無視できる程度に近距離に配
置される。さらに、抵抗素子５ａと抵抗素子５ｂとの間
の接続に関しては他のアルミ配線と兼用したり、１点で
接続することなく、図２中”イ”に示すような接続専用
のアルミ配線を設ける。
【００２８】ここで、図１及び図２に示す実施例の動作
を説明する。比較器２の入力バイアス電流を”ｉ”、抵
抗３の抵抗値を”ｒ”とすると、タップ間抵抗５２の抵
抗値”ＲT ”は、 ＲT＝ｒ／Ｍ (4) となる。
を説明する。比較器２の入力バイアス電流を”ｉ”、抵
抗３の抵抗値を”ｒ”とすると、タップ間抵抗５２の抵
抗値”ＲT ”は、 ＲT＝ｒ／Ｍ (4) となる。
【００２９】また、タップ間抵抗５２に流れる比較器２
の入力バイアス電流”ＩT ”は、 ＩT＝ｉ・Ｍ (5) と近似される。
の入力バイアス電流”ＩT ”は、 ＩT＝ｉ・Ｍ (5) と近似される。
【００３０】タップ間抵抗５２の個数は前述のように”
２N／Ｍ ”個であるから、タップ間抵抗５２間での誤差
電圧の最大値”Ｖerrmaxt ”は、式（１）に対して式
（４）、式（５）及び”２N／Ｍ ”を代入すると、 Ｖerrmaxt＝(２N／Ｍ )2・ＲT・ＩT／８ ＝(２N／Ｍ )2・ｒ／Ｍ・(ｉ・Ｍ)／８ ＝(２N )2・ｒ・ｉ／(８Ｍ2） (6) となる。
２N／Ｍ ”個であるから、タップ間抵抗５２間での誤差
電圧の最大値”Ｖerrmaxt ”は、式（１）に対して式
（４）、式（５）及び”２N／Ｍ ”を代入すると、 Ｖerrmaxt＝(２N／Ｍ )2・ＲT・ＩT／８ ＝(２N／Ｍ )2・ｒ／Ｍ・(ｉ・Ｍ)／８ ＝(２N )2・ｒ・ｉ／(８Ｍ2） (6) となる。
【００３１】一方、タップ間抵抗５２が接続される直列
接続された”Ｍ”個の抵抗３で生じる誤差電圧の最大
値”Ｖ'errmax ”は、式（１）において”２N ”を”
Ｍ”で置換することにより得られるので、 Ｖ'errmax＝Ｍ2・ｒ・ｉ／８ (7) となる。
接続された”Ｍ”個の抵抗３で生じる誤差電圧の最大
値”Ｖ'errmax ”は、式（１）において”２N ”を”
Ｍ”で置換することにより得られるので、 Ｖ'errmax＝Ｍ2・ｒ・ｉ／８ (7) となる。
【００３２】そして、比較器２等の入力バイアス電流に
より基準電圧値の直線性誤差の最大値は式（６）と式
（７）の和になるから、直線性誤差”Ｖerr ”は、 Ｖerr＝Ｖerrmaxt＋Ｖ'errmax ＝(２N )2・ｒ・ｉ／(８Ｍ2)＋Ｍ2・ｒ・ｉ／８ ＝{(２N )2／Ｍ2＋Ｍ2}・ｒ・ｉ／８ (8) となる。
より基準電圧値の直線性誤差の最大値は式（６）と式
（７）の和になるから、直線性誤差”Ｖerr ”は、 Ｖerr＝Ｖerrmaxt＋Ｖ'errmax ＝(２N )2・ｒ・ｉ／(８Ｍ2)＋Ｍ2・ｒ・ｉ／８ ＝{(２N )2／Ｍ2＋Ｍ2}・ｒ・ｉ／８ (8) となる。
【００３３】ここで、図３は縦軸に直線性誤差の最大
値、横軸に”Ｍ”を取って式（８）を表現した特性曲線
図である。また、入力電圧範囲、抵抗値及び入力バイア
ス電流値はそれぞれ”１Ｖ”、”１００Ω”及び”１μ
Ａ”であり、図３中”イ”、”ロ”、”ハ”、”ニ”及
び”ホ”はそれぞれ３、４、５、６及び７ビットの並列
型Ａ／Ｄ変換器の場合を示している。
値、横軸に”Ｍ”を取って式（８）を表現した特性曲線
図である。また、入力電圧範囲、抵抗値及び入力バイア
ス電流値はそれぞれ”１Ｖ”、”１００Ω”及び”１μ
Ａ”であり、図３中”イ”、”ロ”、”ハ”、”ニ”及
び”ホ”はそれぞれ３、４、５、６及び７ビットの並列
型Ａ／Ｄ変換器の場合を示している。
【００３４】また、”Ｍ＝１”はタップ間抵抗５２が無
く、抵抗値”ｒ”が１／２になった場合と同じ特性を示
している。即ち、言い換えればタップ間抵抗５２がない
場合の直線性誤差の最大値は”Ｍ＝１”の２倍の値とな
る。
く、抵抗値”ｒ”が１／２になった場合と同じ特性を示
している。即ち、言い換えればタップ間抵抗５２がない
場合の直線性誤差の最大値は”Ｍ＝１”の２倍の値とな
る。
【００３５】図３から分かるようにタップ間抵抗５２を
設けることにより、直線性誤差を抑えることが可能にな
り、例えば、図３中”ニ”に示す６ビットの並列型Ａ／
Ｄ変換器においては”Ｍ＝８”近くに設定することによ
り誤差電圧の最大値を”２ｍＶ”程度にすることができ
る。
設けることにより、直線性誤差を抑えることが可能にな
り、例えば、図３中”ニ”に示す６ビットの並列型Ａ／
Ｄ変換器においては”Ｍ＝８”近くに設定することによ
り誤差電圧の最大値を”２ｍＶ”程度にすることができ
る。
【００３６】即ち、入力電圧範囲が”１Ｖ”で６ビット
の分解能を得るためには、式（３）に示したように”１
５．６ｍＶ”のステップの基準電圧が必要であるが、最
大”２ｍＶ”程度の電圧誤差が生じても６ビットの分解
能を十分に実現することができる。
の分解能を得るためには、式（３）に示したように”１
５．６ｍＶ”のステップの基準電圧が必要であるが、最
大”２ｍＶ”程度の電圧誤差が生じても６ビットの分解
能を十分に実現することができる。
【００３７】この結果、基準電圧発生手段５１を構成す
る直列接続された抵抗３”Ｍ（Ｍ≧２）”個毎の接続点
間に”Ｍ（Ｍ≧２）”個の抵抗４を並列接続したタップ
間抵抗５２を設けることにより、通常の抵抗素子を用い
ても、直線性誤差を改善することが可能になる。
る直列接続された抵抗３”Ｍ（Ｍ≧２）”個毎の接続点
間に”Ｍ（Ｍ≧２）”個の抵抗４を並列接続したタップ
間抵抗５２を設けることにより、通常の抵抗素子を用い
ても、直線性誤差を改善することが可能になる。
【００３８】また、基準電圧発生手段５１を構成する抵
抗素子５ａと補正手段５３を構成する抵抗素子５ｂはシ
ート抵抗等を用いることができるので歩留りが良く、抵
抗値を高精度で管理することができる。
抗素子５ａと補正手段５３を構成する抵抗素子５ｂはシ
ート抵抗等を用いることができるので歩留りが良く、抵
抗値を高精度で管理することができる。
【００３９】また、基準電圧発生手段５１を構成する抵
抗素子５ａと補正手段５３を構成する抵抗素子５ｂとの
マスクパターンは同一であるので、１つのマスクパター
ンをコピーすることにより、抵抗素子５ａ及び５ｂを容
易に製造することが可能になる。
抗素子５ａと補正手段５３を構成する抵抗素子５ｂとの
マスクパターンは同一であるので、１つのマスクパター
ンをコピーすることにより、抵抗素子５ａ及び５ｂを容
易に製造することが可能になる。
【００４０】さらに、基準電圧発生手段５１を構成する
抵抗素子５ａと補正手段５３を構成する抵抗素子５ｂと
の間の接続に関して図２中”イ”に示すような専用のア
ルミ配線を設けることにより、抵抗素子５ａ及び５ｂ間
の共通インピーダンスが無くなり、タップ間抵抗５２に
流れる電流が抵抗３側に流れることを防止することが可
能になる。
抵抗素子５ａと補正手段５３を構成する抵抗素子５ｂと
の間の接続に関して図２中”イ”に示すような専用のア
ルミ配線を設けることにより、抵抗素子５ａ及び５ｂ間
の共通インピーダンスが無くなり、タップ間抵抗５２に
流れる電流が抵抗３側に流れることを防止することが可
能になる。
【００４１】また、図２中”イ”に示すようなアルミ配
線部分は短く製造できるのでアルミ配線の引回しによる
電圧降下も最小限に抑えることが可能になる。
線部分は短く製造できるのでアルミ配線の引回しによる
電圧降下も最小限に抑えることが可能になる。
【００４２】なお、抵抗素子や配線の電流定格が無視で
きると仮定した場合、式（８）中”(２N)2／Ｍ2＋Ｍ
2 ”を”Ｍ”で微分して、 Ｍ＝２N/2 (9) を求めることにより、この時の誤差電圧の最小値は、 Ｖerrmin＝２・２N・ｒ・ｉ／８ (10) となる。
きると仮定した場合、式（８）中”(２N)2／Ｍ2＋Ｍ
2 ”を”Ｍ”で微分して、 Ｍ＝２N/2 (9) を求めることにより、この時の誤差電圧の最小値は、 Ｖerrmin＝２・２N・ｒ・ｉ／８ (10) となる。
【００４３】従って、タップ間抵抗５２を有しない場合
の誤差電圧と比は式（１０）を式（１）で割ることによ
り、 Ｖerrmin／Ｖerrmax＝{２・２N・ｒ・ｉ／８}／{(２N)2・ｒ・ｉ／８} ＝２・２-N ＝２-N+1 (11) となる。
の誤差電圧と比は式（１０）を式（１）で割ることによ
り、 Ｖerrmin／Ｖerrmax＝{２・２N・ｒ・ｉ／８}／{(２N)2・ｒ・ｉ／８} ＝２・２-N ＝２-N+1 (11) となる。
【００４４】この結果、抵抗素子や配線の電流定格が無
視できる場合、例えば、６ビットの並列型Ａ／Ｄ変換器
では、”２6/2＝８ ”個のタップ間抵抗５２を設けるこ
とにより、誤差電圧を”２-6+1＝２-5＝１／３２”に低
減することが可能になる。
視できる場合、例えば、６ビットの並列型Ａ／Ｄ変換器
では、”２6/2＝８ ”個のタップ間抵抗５２を設けるこ
とにより、誤差電圧を”２-6+1＝２-5＝１／３２”に低
減することが可能になる。
【００４５】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１の発明
に関しては、基準電圧発生手段を構成する直列接続され
た抵抗”Ｍ（Ｍ≧２）”個毎の接続点間に”Ｍ（Ｍ≧
２）”個の抵抗を並列接続したタップ間抵抗を設けるこ
とにより、通常の抵抗素子を用いても、直線性誤差を改
善した並列型Ａ／Ｄ変換器が実現できる。
本発明によれば次のような効果がある。請求項１の発明
に関しては、基準電圧発生手段を構成する直列接続され
た抵抗”Ｍ（Ｍ≧２）”個毎の接続点間に”Ｍ（Ｍ≧
２）”個の抵抗を並列接続したタップ間抵抗を設けるこ
とにより、通常の抵抗素子を用いても、直線性誤差を改
善した並列型Ａ／Ｄ変換器が実現できる。
【００４６】請求項２の発明に関しては、基準電圧発生
手段を構成する抵抗素子と補正手段を構成する抵抗素子
とのマスクパターンは同一にし、基準電圧発生手段と補
正手段との間を専用配線で接続することにより、抵抗素
子の製造が容易になり、２つの抵抗素子間の共通インピ
ーダンスが無くなり、配線部分も短くなる。
手段を構成する抵抗素子と補正手段を構成する抵抗素子
とのマスクパターンは同一にし、基準電圧発生手段と補
正手段との間を専用配線で接続することにより、抵抗素
子の製造が容易になり、２つの抵抗素子間の共通インピ
ーダンスが無くなり、配線部分も短くなる。
【図１】本発明に係る並列型Ａ／Ｄ変換器の一実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図２】基準電圧発生手段及び補正手段の部分のマスク
パターンを示す平面図である。
パターンを示す平面図である。
【図３】直線性誤差の特性曲線図である。
【図４】従来の並列型Ａ／Ｄ変換器の一例を示す構成ブ
ロック図である。
ロック図である。
１ エンコーダ ２ 比較器 ３，４ 抵抗 ５ａ，５ｂ 抵抗素子 ５０ 比較変換手段 ５１ 基準電圧発生手段 ５２ タップ間抵抗 ５３ 補正手段 １００ アナログ入力電圧 １０１，１０２ 基準電圧 １０３ ディジタル出力
Claims (2)
- 【請求項１】アナログ入力電圧と基準電圧発生手段が出
力する複数の基準電圧とをそれぞれ比較し、各々の比較
結果に基づきディジタル出力を出力する比較変換手段を
有する並列型Ａ／Ｄ変換器において、 ”Ｍ（Ｍ≧２）”個の抵抗を並列接続したタップ間抵抗
を前記基準電圧発生手段を構成する直列接続された抵
抗”Ｍ（Ｍ≧２）”個毎の接続点間に接続した補正手段
を備えたことを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項２】基準電圧発生手段を構成する抵抗素子と補
正手段を構成する抵抗素子とのマスクパターンが同一で
あり、前記基準電圧発生手段と前記補正手段との間を専
用配線で接続したことを特徴とする特許請求の範囲請求
項１記載の並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26470594A JP3159289B2 (ja) | 1994-10-28 | 1994-10-28 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26470594A JP3159289B2 (ja) | 1994-10-28 | 1994-10-28 | 並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125534A JPH08125534A (ja) | 1996-05-17 |
| JP3159289B2 true JP3159289B2 (ja) | 2001-04-23 |
Family
ID=17407041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26470594A Expired - Fee Related JP3159289B2 (ja) | 1994-10-28 | 1994-10-28 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159289B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101100766B1 (ko) * | 2004-09-30 | 2012-01-02 | 매그나칩 반도체 유한회사 | 차동 비선형 오류 보정용 아날로그 디지털 컨버터 |
-
1994
- 1994-10-28 JP JP26470594A patent/JP3159289B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125534A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3115296B2 (ja) | 自己較正ａ―ｄおよびｄ―ａ変換器 | |
| JPH0239136B2 (ja) | ||
| US5617091A (en) | Resistance ladder, D-A converter, and A-D converter | |
| US4912469A (en) | Interpolation circuit for use in A/D converter | |
| JPH09135169A (ja) | アナログ／デジタル変換器 | |
| US6239733B1 (en) | Current interpolation circuit for use in an A/D converter | |
| JP3159289B2 (ja) | 並列型ａ／ｄ変換器 | |
| US6720901B2 (en) | Interpolation circuit having a conversion error connection range for higher-order bits and A/D conversion circuit utilizing the same | |
| US6288662B1 (en) | A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values | |
| JPH06268523A (ja) | Ｄ／ａ変換器 | |
| JP2001168713A (ja) | Ａｄコンバータ回路 | |
| JP2004529570A (ja) | 集積回路のための改良された反復セル整合法 | |
| JP4674998B2 (ja) | フォールディング型ａ／ｄ変換器 | |
| US5805096A (en) | A/D converter with interpolation | |
| JP2002261610A (ja) | Ａ／ｄ変換器 | |
| JP3172090B2 (ja) | Ａｄ変換器 | |
| JPS63209225A (ja) | アナログ・デジタル変換器の集積回路 | |
| JPH11145835A (ja) | ラダー抵抗 | |
| JPH04815A (ja) | 並列型ａ／ｄ変換器 | |
| JPS59181822A (ja) | 並列展開型ｄ／ａ変換器用デコ−ダ | |
| JPH05268092A (ja) | 逐次比較方式ａ／ｄコンバータ | |
| JPH1117547A (ja) | Ｄ／ａ変換器 | |
| JPH0715334A (ja) | 並列型ａｄ変換器及び直並列型ａｄ変換器 | |
| JP2000299638A (ja) | 参照電圧回路およびａ／ｄ変換器 | |
| KR19990038892A (ko) | 아날로그 디지탈 변환기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |