JPH0644042A - マグニチュードコンパレータ - Google Patents
マグニチュードコンパレータInfo
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- JPH0644042A JPH0644042A JP19834192A JP19834192A JPH0644042A JP H0644042 A JPH0644042 A JP H0644042A JP 19834192 A JP19834192 A JP 19834192A JP 19834192 A JP19834192 A JP 19834192A JP H0644042 A JPH0644042 A JP H0644042A
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Abstract
(57)【要約】
【目的】 冗長性があり、かつ素子数の少ない回路構成
のマグニチュードコンパレータを提供すること。 【構成】 Ａ＝Σ２i-1 ａi ，Ｂ＝Σ２i-1 ｂi （但
し、Σはｉ＝１〜ｎで、ａi ＝０，１、ｂi ＝０，１）
で表わされるｎビットの２つの２進数Ａ，Ｂの大小を比
較するマグニチュードコンパレータにおいて、入力端子
Ｉと出力端子ＯをＡのｉビット目ａi を入力とするトラ
ンジスタＱ１０で接続する直列状態と、入力端子Ｉと出
力端子Ｏを短絡し該短絡点と電源間をトランジスタＱ１
０で接続する並列状態との２つの状態を、Ｂのｉビット
目ｂi の値により制御されるスイッチ（Ｑ１１〜１３及
びインバータ１４）を用いて切り換える単位回路の複数
個からなり、該単位回路を５段カスケードに接続して構
成されることを特徴としている。
のマグニチュードコンパレータを提供すること。 【構成】 Ａ＝Σ２i-1 ａi ，Ｂ＝Σ２i-1 ｂi （但
し、Σはｉ＝１〜ｎで、ａi ＝０，１、ｂi ＝０，１）
で表わされるｎビットの２つの２進数Ａ，Ｂの大小を比
較するマグニチュードコンパレータにおいて、入力端子
Ｉと出力端子ＯをＡのｉビット目ａi を入力とするトラ
ンジスタＱ１０で接続する直列状態と、入力端子Ｉと出
力端子Ｏを短絡し該短絡点と電源間をトランジスタＱ１
０で接続する並列状態との２つの状態を、Ｂのｉビット
目ｂi の値により制御されるスイッチ（Ｑ１１〜１３及
びインバータ１４）を用いて切り換える単位回路の複数
個からなり、該単位回路を５段カスケードに接続して構
成されることを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、ｎビットの２つの２進
数の大小を比較するマグニチュードコンパレータに係わ
り、特に産業用，民生用のＬＳＩに使用されるマグニチ
ュードコンパレータに関する。
数の大小を比較するマグニチュードコンパレータに係わ
り、特に産業用，民生用のＬＳＩに使用されるマグニチ
ュードコンパレータに関する。
【０００２】
【従来の技術】従来、Ａ＝Σ２i-1 ａi ，Ｂ＝Σ２i-1
ｂi （但し、Σはｉ＝１〜ｎで、ａi＝０，１、ｂi ＝
０，１）で表わされるｎビットの２進数Ａ，Ｂに対し、
例えばＡ＞Ｂという論理を判定する場合、次のような基
本回路を組み合わせて構成される。
ｂi （但し、Σはｉ＝１〜ｎで、ａi＝０，１、ｂi ＝
０，１）で表わされるｎビットの２進数Ａ，Ｂに対し、
例えばＡ＞Ｂという論理を判定する場合、次のような基
本回路を組み合わせて構成される。
【０００３】第１に、各ビット毎にａi ＞ｂi を判定す
る回路で、これはａi ・／ｂi の論理をとる。なお、
［／Ｘ］は信号Ｘの反転出力を示している。第２に、同
じく各ビット毎にａi ＝ｂi を判定する回路で、これは
ａi ・ｂi ＋／ａi ・／ｂi の論理をとる。そして第３
に、ａi ・／ｂi ＝ｑi ，ａi ・ｂi ＋／ａi ・／ｂi
＝ｐi とすると、各ビットのｑi ，ｐi を受けて、ｑn
＋（ｐn ・ｑn-1 ）＋（ｐn ・ｐn-1 ・ｑn-2 ）＋…＋
（ｐn ・ｐn-1 ・ｐn-2 …ｐ2 ・ｑ1 ）の論理をとる回
路である。通常は、以上のような３つの回路を組み合わ
せて回路を構成するが、場合によってはａi ・／ｂi な
どは他の２つの回路に含まれる論理で代用することがあ
る。
る回路で、これはａi ・／ｂi の論理をとる。なお、
［／Ｘ］は信号Ｘの反転出力を示している。第２に、同
じく各ビット毎にａi ＝ｂi を判定する回路で、これは
ａi ・ｂi ＋／ａi ・／ｂi の論理をとる。そして第３
に、ａi ・／ｂi ＝ｑi ，ａi ・ｂi ＋／ａi ・／ｂi
＝ｐi とすると、各ビットのｑi ，ｐi を受けて、ｑn
＋（ｐn ・ｑn-1 ）＋（ｐn ・ｐn-1 ・ｑn-2 ）＋…＋
（ｐn ・ｐn-1 ・ｐn-2 …ｐ2 ・ｑ1 ）の論理をとる回
路である。通常は、以上のような３つの回路を組み合わ
せて回路を構成するが、場合によってはａi ・／ｂi な
どは他の２つの回路に含まれる論理で代用することがあ
る。
【０００４】このような考えを適用した従来のマグニチ
ュードコンパレータの例を図６に示す。図６の回路は、
前記の第１の回路を第３の回路に組み込み、各ビットの
ｐiをとる回路２〜５と、ｑn ＋（ｐn ・ａn-1 ・／ｂ
n-1 ）＋（ｐn ・ｐn-1 ・ａn-2 ・／ｂn-2 ）＋…＋
（ｐn ・ｐn-1 …ｐ2 ・ａ1 ・／ｂ1 ）をとる回路６の
２つの回路で構成される。なお、１ビット目だけはａ1
・／ｂ1 ＝ｑ1 をとる回路１が形成されている。
ュードコンパレータの例を図６に示す。図６の回路は、
前記の第１の回路を第３の回路に組み込み、各ビットの
ｐiをとる回路２〜５と、ｑn ＋（ｐn ・ａn-1 ・／ｂ
n-1 ）＋（ｐn ・ｐn-1 ・ａn-2 ・／ｂn-2 ）＋…＋
（ｐn ・ｐn-1 …ｐ2 ・ａ1 ・／ｂ1 ）をとる回路６の
２つの回路で構成される。なお、１ビット目だけはａ1
・／ｂ1 ＝ｑ1 をとる回路１が形成されている。
【０００５】しかしながら、この種の回路にあっては次
のような問題があった。即ち、図６では先に述べた３つ
の基本回路若しくはこれに相当する回路が必要である
が、例えばａi ・ｂi ＋／ａi ・／ｂi の論理では多数
の素子が必要となり、ＣＭＯＳ回路を例にすると１０素
子程度が必要である。また、ｑn ＋（ｐn ・ｑn-1 ）＋
（ｐn ・ｐn-1 ・ｑn-2 ）＋…＋（ｐn ・ｐn-1 ・ｐ
n-2 …ｐ2 ・ｑ1 ）をとる回路については、Ａ，Ｂのビ
ット数の拡張に対しての冗長性がなく配線が複雑であ
り、さらにビット数が増加した場合には素子数が指数関
数的に増加する。従って、回路規模が大きくなり、また
簡単にビットの拡張ができない。
のような問題があった。即ち、図６では先に述べた３つ
の基本回路若しくはこれに相当する回路が必要である
が、例えばａi ・ｂi ＋／ａi ・／ｂi の論理では多数
の素子が必要となり、ＣＭＯＳ回路を例にすると１０素
子程度が必要である。また、ｑn ＋（ｐn ・ｑn-1 ）＋
（ｐn ・ｐn-1 ・ｑn-2 ）＋…＋（ｐn ・ｐn-1 ・ｐ
n-2 …ｐ2 ・ｑ1 ）をとる回路については、Ａ，Ｂのビ
ット数の拡張に対しての冗長性がなく配線が複雑であ
り、さらにビット数が増加した場合には素子数が指数関
数的に増加する。従って、回路規模が大きくなり、また
簡単にビットの拡張ができない。
【０００６】
【発明が解決しようとする課題】このように従来、ｎビ
ットの２つの２進数の大小を比較するマグニチュードコ
ンパレータにおいては、多数の論理回路が必要で回路規
模が大きくなり、また簡単にビットの拡張ができないと
いう問題があった。
ットの２つの２進数の大小を比較するマグニチュードコ
ンパレータにおいては、多数の論理回路が必要で回路規
模が大きくなり、また簡単にビットの拡張ができないと
いう問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、冗長性があり、かつ素
子数の少ない回路構成のマグニチュードコンパレータを
提供することにある。
ので、その目的とするところは、冗長性があり、かつ素
子数の少ない回路構成のマグニチュードコンパレータを
提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、Ａ＝Σ２i-1 ａi ，Ｂ＝Σ２i-1 ｂi （但し、Σ
はｉ＝１〜ｎで、ａi＝０，１、ｂi ＝０，１）で表わ
されるｎビットの２つの２進数Ａ，Ｂの大小を比較する
マグニチュードコンパレータにおいて、入力端子と出力
端子をＡのｉビット目ａi を入力とするトランジスタで
接続する直列状態と、入力端子と出力端子を短絡し該短
絡点と電源間をトランジスタで接続する並列状態との２
つの状態を、Ｂのｉビット目ｂi の値により制御される
スイッチを用いて切り換える単位回路の複数個からな
り、該単位回路をｎ段カスケードに接続して構成される
ことを特徴としている。
に本発明は、次のような構成を採用している。即ち本発
明は、Ａ＝Σ２i-1 ａi ，Ｂ＝Σ２i-1 ｂi （但し、Σ
はｉ＝１〜ｎで、ａi＝０，１、ｂi ＝０，１）で表わ
されるｎビットの２つの２進数Ａ，Ｂの大小を比較する
マグニチュードコンパレータにおいて、入力端子と出力
端子をＡのｉビット目ａi を入力とするトランジスタで
接続する直列状態と、入力端子と出力端子を短絡し該短
絡点と電源間をトランジスタで接続する並列状態との２
つの状態を、Ｂのｉビット目ｂi の値により制御される
スイッチを用いて切り換える単位回路の複数個からな
り、該単位回路をｎ段カスケードに接続して構成される
ことを特徴としている。
【０００９】
【作用】２つの２進数Ａ＝Σ２i-1 ａi ，Ｂ＝Σ２i-1
ｂi について、Ｂのとり得る値の各々を固定としてＡを
入力する場合、Ａ＞Ｂの論理を得るためには例えば３ビ
ットでは（表１）のように表わすことができる。
ｂi について、Ｂのとり得る値の各々を固定としてＡを
入力する場合、Ａ＞Ｂの論理を得るためには例えば３ビ
ットでは（表１）のように表わすことができる。
【００１０】
【表１】
【００１１】（表１）から分かるように、これらの論理
式は全てａi と（ａi-1 より下位ビットの論理式）との
論理積、又は論理和をとるという形を階層的に繰り返し
た構造となっている。また、論理積とするか論理和とす
るかはｂi の値によって決まる。本発明では、ａi とａ
i-1 から下位のビットで構成される論理の２つを入力し
て、ｂi の値により論理積をとる状態と論理和をとる状
態を切り換えるようにした回路をカスケードに接続した
構造となっている。
式は全てａi と（ａi-1 より下位ビットの論理式）との
論理積、又は論理和をとるという形を階層的に繰り返し
た構造となっている。また、論理積とするか論理和とす
るかはｂi の値によって決まる。本発明では、ａi とａ
i-1 から下位のビットで構成される論理の２つを入力し
て、ｂi の値により論理積をとる状態と論理和をとる状
態を切り換えるようにした回路をカスケードに接続した
構造となっている。
【００１２】このように本発明によれば、単位回路をカ
スケードに接続するのみでマグニチュードコンパレータ
を構成でき、かつ単位回路は比較的簡易な論理回路で構
成できるので、装置構成の簡略化をはかることができ
る。さらに、ビット数を拡張する場合、ビット数の増大
分だけ単位回路の数を増やせばよいので、冗長性も極め
て高いものとなる。
スケードに接続するのみでマグニチュードコンパレータ
を構成でき、かつ単位回路は比較的簡易な論理回路で構
成できるので、装置構成の簡略化をはかることができ
る。さらに、ビット数を拡張する場合、ビット数の増大
分だけ単位回路の数を増やせばよいので、冗長性も極め
て高いものとなる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１４】図１〜図３は本発明の第１の実施例に係わ
るマグニチュードコンパレータを説明するためのもの
で、図１は単位回路の構成を示し、図２は２つの状態に
おける等価回路を示し、図３は単位回路をカスケード接
続した構成を示している。
るマグニチュードコンパレータを説明するためのもの
で、図１は単位回路の構成を示し、図２は２つの状態に
おける等価回路を示し、図３は単位回路をカスケード接
続した構成を示している。
【００１５】図１に示す単位回路は、ｎチャネルＭＯＳ
ＦＥＴとインバータで構成されている。即ち、入力端子
Ｉと出力端子Ｏとの間にトランジスタＱ１１が接続さ
れ、入力端子Ｉと電源端子（接地端子）との間にはトラ
ンジスタＱ１２，Ｑ１３が直列に接続されている。Ｑ１
２，Ｑ１３の接続点と出力端子Ｏとの間には、トランジ
スタＱ１０が接続されている。そして、このＱ１０のゲ
ートにはＡ端子が接続されている。また、Ｂ端子はＱ１
２のゲートに接続されると共に、インバータ１４を介し
てＱ１１，Ｑ１３のゲートにそれぞれ接続されている。
ＦＥＴとインバータで構成されている。即ち、入力端子
Ｉと出力端子Ｏとの間にトランジスタＱ１１が接続さ
れ、入力端子Ｉと電源端子（接地端子）との間にはトラ
ンジスタＱ１２，Ｑ１３が直列に接続されている。Ｑ１
２，Ｑ１３の接続点と出力端子Ｏとの間には、トランジ
スタＱ１０が接続されている。そして、このＱ１０のゲ
ートにはＡ端子が接続されている。また、Ｂ端子はＱ１
２のゲートに接続されると共に、インバータ１４を介し
てＱ１１，Ｑ１３のゲートにそれぞれ接続されている。
【００１６】このような構成において、Ｂ端子が“０”
の場合は、Ｑ１１とＱ１３がオン、Ｑ１２がオフとな
り、図２（ａ）に示すように、入力端子Ｉと出力端子Ｏ
が短絡され、入力端子Ｉ及び出力端子Ｏの接続点と電源
端子との間にＱ１０が接続された状態となる。これは、
入力端子Ｉが“１”又はＡ端子が“１”のときに出力端
子が“１”となることから、ＯＲ回路となっている。ま
た、Ｂ端子が“１”の場合は、Ｑ１１とＱ１３がオフ、
Ｑ１２がオンとなり、図２（ｂ）に示すように、入力端
子Ｉと出力端子Ｏとの間にＱ１０が接続された状態とな
る。これは、入力端子Ｉが“１”でかつＡ端子が“１”
で出力端子Ｏが“１”となることから、ＡＮＤ回路とな
っている。
の場合は、Ｑ１１とＱ１３がオン、Ｑ１２がオフとな
り、図２（ａ）に示すように、入力端子Ｉと出力端子Ｏ
が短絡され、入力端子Ｉ及び出力端子Ｏの接続点と電源
端子との間にＱ１０が接続された状態となる。これは、
入力端子Ｉが“１”又はＡ端子が“１”のときに出力端
子が“１”となることから、ＯＲ回路となっている。ま
た、Ｂ端子が“１”の場合は、Ｑ１１とＱ１３がオフ、
Ｑ１２がオンとなり、図２（ｂ）に示すように、入力端
子Ｉと出力端子Ｏとの間にＱ１０が接続された状態とな
る。これは、入力端子Ｉが“１”でかつＡ端子が“１”
で出力端子Ｏが“１”となることから、ＡＮＤ回路とな
っている。
【００１７】つまり、Ｑ１１，Ｑ１２，Ｑ１３及びイン
バータ１４からなるスイッチによって、Ｂ端子の入力に
よりＡ端子を入力とするＱ１０がＯ端子とＩ端子の間に
直列に接続されるか並列に接続されるかをコントロール
するものとなっている。なお本実施例では、入力端子Ｉ
と出力端子Ｏにおいては、“１”をグランドレベル、
“０”をハイインピーダンス出力としている。また、Ａ
端子とＢ端子及びインバータにおいては、“１”をトラ
ンジスタＱ１０，Ｑ１１，Ｑ１２，Ｑ１３がＯＮする電
圧値、“０”をトランジスタＱ１０，Ｑ１１，Ｑ１２，
Ｑ１３がＯＦＦする電圧値としている。
バータ１４からなるスイッチによって、Ｂ端子の入力に
よりＡ端子を入力とするＱ１０がＯ端子とＩ端子の間に
直列に接続されるか並列に接続されるかをコントロール
するものとなっている。なお本実施例では、入力端子Ｉ
と出力端子Ｏにおいては、“１”をグランドレベル、
“０”をハイインピーダンス出力としている。また、Ａ
端子とＢ端子及びインバータにおいては、“１”をトラ
ンジスタＱ１０，Ｑ１１，Ｑ１２，Ｑ１３がＯＮする電
圧値、“０”をトランジスタＱ１０，Ｑ１１，Ｑ１２，
Ｑ１３がＯＦＦする電圧値としている。
【００１８】図３はこの単位回路を５段カスケードに接
続し、Ａ＞Ｂの論理をとる５ビットのマグニチュードコ
ンパレータを構成した例である。この場合、Ａ＞Ｂが真
であればＧＮＤレベル“１”を出力し、偽であればハイ
インピーダンス“０”状態となる。
続し、Ａ＞Ｂの論理をとる５ビットのマグニチュードコ
ンパレータを構成した例である。この場合、Ａ＞Ｂが真
であればＧＮＤレベル“１”を出力し、偽であればハイ
インピーダンス“０”状態となる。
【００１９】このような構成において、最上位ビットに
おいてＡ端子が“１”でＢ端子が“０”であれば、出力
Ｑは“１”となり、Ａの方がＢよりも大きいことを意味
する。また、最上位ビットにおけるＡ端子及びＢ端子の
入力が同じ場合、即ちＡ＝“１”，Ｂ＝“１”又はＡ＝
“０”，Ｂ＝“０”の場合、最上位ビットの単位回路は
前段の単位回路の出力をそのまま出力することになる。
おいてＡ端子が“１”でＢ端子が“０”であれば、出力
Ｑは“１”となり、Ａの方がＢよりも大きいことを意味
する。また、最上位ビットにおけるＡ端子及びＢ端子の
入力が同じ場合、即ちＡ＝“１”，Ｂ＝“１”又はＡ＝
“０”，Ｂ＝“０”の場合、最上位ビットの単位回路は
前段の単位回路の出力をそのまま出力することになる。
【００２０】ここで、前段の単位回路におけるＡ端子及
びＢ端子の入力がＡ＝“１”，Ｂ＝“０”の場合、前段
の単位回路の出力は“１”となり、最終的な出力Ｑも
“１”となる。逆に、前段の単位回路におけるＡ端子及
びＢ端子の入力がＡ＝“０”，Ｂ＝“１”の場合、前段
の単位回路の出力は“０”となり、最終的な出力Ｑも
“０”となる。また、前段の単位回路におけるＡ端子及
びＢ端子の入力が同じ場合、前段の単位回路は前々段の
単位回路の出力をそのまま出力することになり、これが
最終的な出力Ｑとなる。これ以前の単位回路においても
同様のことがいえる。
びＢ端子の入力がＡ＝“１”，Ｂ＝“０”の場合、前段
の単位回路の出力は“１”となり、最終的な出力Ｑも
“１”となる。逆に、前段の単位回路におけるＡ端子及
びＢ端子の入力がＡ＝“０”，Ｂ＝“１”の場合、前段
の単位回路の出力は“０”となり、最終的な出力Ｑも
“０”となる。また、前段の単位回路におけるＡ端子及
びＢ端子の入力が同じ場合、前段の単位回路は前々段の
単位回路の出力をそのまま出力することになり、これが
最終的な出力Ｑとなる。これ以前の単位回路においても
同様のことがいえる。
【００２１】従って、５ビットの２つの２進数Ａ，Ｂを
入力すれば、Ａ＞Ｂのとき出力Ｑが“１”となり、Ａ＜
Ｂのとき出力Ｑが“０”となり、Ａ，Ｂの大小を判定す
ることができる。なお、Ａ＝Ｂのときの出力Ｑは最下位
ビットの単位回路の入力端子Ｉに“０”と“１”のいず
れを入力するかによってきまる。本実施例では最下位ビ
ットの単位回路の入力端子Ｉに“０”を入力しているの
で、Ａ＝Ｂのときは出力Ｑが“０”となる。つまり、本
実施例では出力Ｑから、Ａ＞ＢかＡ≦Ｂかを判定するこ
とが可能となる。
入力すれば、Ａ＞Ｂのとき出力Ｑが“１”となり、Ａ＜
Ｂのとき出力Ｑが“０”となり、Ａ，Ｂの大小を判定す
ることができる。なお、Ａ＝Ｂのときの出力Ｑは最下位
ビットの単位回路の入力端子Ｉに“０”と“１”のいず
れを入力するかによってきまる。本実施例では最下位ビ
ットの単位回路の入力端子Ｉに“０”を入力しているの
で、Ａ＝Ｂのときは出力Ｑが“０”となる。つまり、本
実施例では出力Ｑから、Ａ＞ＢかＡ≦Ｂかを判定するこ
とが可能となる。
【００２２】このように本実施例によれば、図１に示す
トランジスタＱ１０〜Ｑ１３及びインバータ１４からな
る単位回路をカスケードに接続するのみでマグニチュー
ドコンパレータを構成することができ、装置構成の簡略
化をはかることができる。また、ビット数を拡張する場
合、ビット数の増大分だけ単位回路の数を増やせばよい
ので、冗長性も極めて高いものとなる。
トランジスタＱ１０〜Ｑ１３及びインバータ１４からな
る単位回路をカスケードに接続するのみでマグニチュー
ドコンパレータを構成することができ、装置構成の簡略
化をはかることができる。また、ビット数を拡張する場
合、ビット数の増大分だけ単位回路の数を増やせばよい
ので、冗長性も極めて高いものとなる。
【００２３】図４及び図５は本発明の第２の実施例を説
明するためのもので、図４は図１の単位回路に対して、
相補型となるようにｐチャネルＭＯＳＦＥＴで構成した
回路を加えたものである。図５はこの回路をカスケード
に５段接続して５ビットのマグニチュードコンパレータ
を構成したものである。
明するためのもので、図４は図１の単位回路に対して、
相補型となるようにｐチャネルＭＯＳＦＥＴで構成した
回路を加えたものである。図５はこの回路をカスケード
に５段接続して５ビットのマグニチュードコンパレータ
を構成したものである。
【００２４】なお、図４において、ｎチャネルのトラン
ジスタＱ１０〜Ｑ１３は第１の実施例と同様に接続さ
れ、これと相補的にｐチャネルのトランジスタＱ２０〜
Ｑ２３が設けられている。そして、Ｑ１１は第１の入力
端子Ｉ１と第１の出力端子Ｏ１との間に、Ｑ２１は第２
の入力端子Ｉ２と第２の出力端子Ｏ２との間に接続され
ている。このような構成であれば、先に説明した第１の
実施例と同様の効果が得られるのは勿論のこと、消費電
流の低減をはかることができる。
ジスタＱ１０〜Ｑ１３は第１の実施例と同様に接続さ
れ、これと相補的にｐチャネルのトランジスタＱ２０〜
Ｑ２３が設けられている。そして、Ｑ１１は第１の入力
端子Ｉ１と第１の出力端子Ｏ１との間に、Ｑ２１は第２
の入力端子Ｉ２と第２の出力端子Ｏ２との間に接続され
ている。このような構成であれば、先に説明した第１の
実施例と同様の効果が得られるのは勿論のこと、消費電
流の低減をはかることができる。
【００２５】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、５ビットの２進数に対
応するように単位回路を５段にカスケード接続したが、
カスケード接続する単位回路の数は比較すべき２進数の
ビット数に応じて適宜定めればよい。また、単位回路の
構成は図１又は図４に限定されるものではなく、入力端
子と出力端子をトランジスタで接続する直列状態と、入
力端子と出力端子を短絡し該短絡点と電源間をトランジ
スタで接続する並列状態との２つの状態をスイッチを用
いて切り換える構成であればよい。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
れるものではない。実施例では、５ビットの２進数に対
応するように単位回路を５段にカスケード接続したが、
カスケード接続する単位回路の数は比較すべき２進数の
ビット数に応じて適宜定めればよい。また、単位回路の
構成は図１又は図４に限定されるものではなく、入力端
子と出力端子をトランジスタで接続する直列状態と、入
力端子と出力端子を短絡し該短絡点と電源間をトランジ
スタで接続する並列状態との２つの状態をスイッチを用
いて切り換える構成であればよい。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
【００２６】
【発明の効果】以上説明したように本発明によれば、従
来の回路に比べて素子数が少なくかつ複雑な配線を用い
ていないため、小規模でかつ簡単にマグニチュードコン
パレータを構成できる。例として、図６に示す従来回路
をＣＭＯＳで構成した場合の素子数が１０２であるのに
対し、図４及び図５に示す本発明を応用したやはりＣＭ
ＯＳ構成の回路では、同じビット数でも５０素子で構成
することができる。
来の回路に比べて素子数が少なくかつ複雑な配線を用い
ていないため、小規模でかつ簡単にマグニチュードコン
パレータを構成できる。例として、図６に示す従来回路
をＣＭＯＳで構成した場合の素子数が１０２であるのに
対し、図４及び図５に示す本発明を応用したやはりＣＭ
ＯＳ構成の回路では、同じビット数でも５０素子で構成
することができる。
【図１】第１の実施例に係わるマグニチュードコンパレ
ータを説明するためのもので、単位回路をｎチャネルＭ
ＯＳＦＥＴとインバータで構成した例を示す図、
ータを説明するためのもので、単位回路をｎチャネルＭ
ＯＳＦＥＴとインバータで構成した例を示す図、
【図２】図１の回路におけるトランジスタの接続状態を
等価的に示す図、
等価的に示す図、
【図３】図１の単位回路を５段カスケードに接続した例
を示す図、
を示す図、
【図４】第２の実施例に係わるマグニチュードコンパレ
ータを説明するためのもので、単位回路を相補型となる
ように構成した例を示す図、
ータを説明するためのもので、単位回路を相補型となる
ように構成した例を示す図、
【図５】図４の単位回路を５段カスケードに接続した例
を示す図、
を示す図、
【図６】従来のマグニチュードコンパレータの回路構成
を示す図、
を示す図、
１０〜１３…ｎチャネルＭＯＳＦＥＴ、 １４…インバータ、 ２０〜２３…ｐチャネルＭＯＳＦＥＴ、 Ｉ，Ｉ１，Ｉ２…入力端子、 Ｏ，Ｏ１，Ｏ２…出力端子、 Ａ…信号入力端子、 Ｂ…信号入力端子。
Claims (4)
- 【請求項１】 で表わされるｎビットの２つの２進数の大小を比較する
回路であって、 入力端子と出力端子をＡのｉビット目ａi を入力とする
トランジスタで接続する直列状態と、入力端子と出力端
子を短絡し該短絡点と電源間を前記トランジスタで接続
する並列状態との２つの状態を、Ｂのｉビット目ｂi の
値により制御されるスイッチを用いて切り換える単位回
路の複数個からなり、該単位回路をｎ段カスケードに接
続して構成されることを特徴とするｎビットのマグニチ
ュードコンパレータ。 - 【請求項２】前記スイッチは、トランジスタとインバー
タにより構成されることを特徴とする請求項１記載のマ
グニチュードコンパレータ。 - 【請求項３】前記単位回路は、入力端子と出力端子間を
第１のスイッチにより接続し、出力端子と前記トランジ
スタの一方の端子を接続し、前記トランジスタの他方の
端子と入力端子間に第２のスイッチを接続し、該トラン
ジスタと第２のスイッチの接続点と電源間を第３のスイ
ッチで接続し、第１及び第３のスイッチがＯＮしかつ第
２のスイッチがＯＦＦすることで並列状態となり、第１
及び第３のスイッチがＯＦＦし第２のスイッチがＯＮす
ることで直列状態となるよう構成したことを特徴とする
請求項１記載のマグニチュードコンパレータ。 - 【請求項４】前記Ｂのｉビット目ｂｉによるスイッチの
ＯＮ，ＯＦＦ特性が逆で、かつトランジスタが反対導電
型で、さらに極性が異なる電源を用いることで構成され
る互いに反対の特性を持つ２つの単位回路を１組として
用い、各単位回路を共にｎ段カスケードに接続し、最終
段の各単位回路の出力端子同士を接続し、相補型とした
ことを特徴とする請求項１記載のマグニチュードコンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834192A JPH0644042A (ja) | 1992-07-24 | 1992-07-24 | マグニチュードコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834192A JPH0644042A (ja) | 1992-07-24 | 1992-07-24 | マグニチュードコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644042A true JPH0644042A (ja) | 1994-02-18 |
Family
ID=16389514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19834192A Withdrawn JPH0644042A (ja) | 1992-07-24 | 1992-07-24 | マグニチュードコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644042A (ja) |
-
1992
- 1992-07-24 JP JP19834192A patent/JPH0644042A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |