JPH01101023A - 多数決判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 不要な変化点を持つ符号波形から正しい符号を再生する
為に用いる多数決判定回路に関し、多数決を判定する数
ｍが比較的大きい場合回路規模が比較的小さく、符号の
変化点が確立していなくてもよく、カウントクロックに
高速のクロックを必要としない多数決判定回路の提供を
目的とし、 入力する直列データを、シフトレジスタに入力し、該シ
フトレジスタの入出力信号を、カウンタ動作制御部に入
力し比較した結果によりアップダウンカウンタの動作を
制御してカウント出力を変化させ、該アップダウンカウ
ンタのカウント出力を、比較器にて、サンプル毎に判定
値と比較して多数決判定結果を出力するように構成する
。

〔産業上の利用分野〕

本発明は、不要な変化点を持つ符号波形から正しい符号
を再生する為に用いる多数決判定回路の改良に関する。

不要な変化点を持つ符号波形が出現する場合につき説明
する。

第３図は１例のＦＳＸ　（周波数シフトキーイング）復
調回路のブロック図、第４図は第３図の各部の波形のタ
イムチャートで、（ＤＩ）（Ｄｏ）（Ｃ）は第３図のｄ
ｉ、ｄｏ、ｃ点に対応している。

ＦＳＫ復調回路では、符号１，０により周波数を変化さ
せたＦＳＸ変調波を、ミキサ１０．１１に入力し、ロー
カル発振器１８の出力信号をその侭の位相でミキサ１０
に入力し、９０度バイブリド１７にて９０度位相を変化
した信号をミキサ１１に入力し、夫々のミキサ１０，１
１の出力の高周波をローパスフィルタ１２．１３にて取
り除き、リミッタアンプ１４．１５にて正弦波の振幅を
制限すると、変調符号が１の時は、第４図（Ａ）のＣＤ
Ｉ）（Ｄｏ）に示す如くなり、変調符号がＯの時は、第
４図（Ｂ）の（ＤＩ）（Ｄｏ）に示す如くなる。

これ等の信号を、フリップフロップ１４に入力して、（
ＤＩ）に示す信号を（ＤＯ）で示す信号の立ち上がりに
てたたき出力させると、変調符号が１の時は第４図（Ａ
）の（Ｃ）に示す如くルベルとなり、変調符号がＯの時
は第４図（Ｂ）の（Ｃ）に示す如くＯレベルとなり復調
される。

しかし第４図（Ａ）（Ｄｏ＞のイ、（Ｂ）　　（ＤＯ）
のハ点に示す如く雑音により変化点が生ずると、変化点
の立ち上がりより次の立ち上がり迄が（Ａ）（Ｃ）の口
、（Ｂ）（Ｃ）の二点に示す如く０レベルとなったりル
ベルになったりして、不要な変化点を持つ符号波形が出
現する。

この波形より正しい符号を再生する為には、１符号を複
数回サンプルし、その結果に多数決判定を施す方法が用
いられる。

この多数決判定回路としては、サンプルクロックより高
速のクロックを用いず、符号の変化点が確立していなく
とも、比較的小規模な回路で実現出来ることが望ましい
。

以下多数決判定回路としてはｎ７ｍ（ｍは多数決を判定
する改で奇数、ｎ＝（ｍ＋１）／２で多数決となる値〕
多数決判定回路として説明する。

〔従来の技術〕

以下従来例を図を用いて説明する。

第５図は従来例のブロック図である。

（Ａ）に示す回路は、入力符号をサンプルした値を、順
次ｍ段シフトレジスタ２０に格納しておき、デコーダ２
１にて、各段の出力の、任意のｎビット未満が０の時出
力１を得るゲート回路を用いて多数決判定を行うもので
ある。

この場合、多数決となるのは１＋、Ｅｌ：、、Ｃｋ通り
、例えばｍ＝７の時は６４通りあるので、この場合は６
４本のデコードした出力が得られる。

多数決判定回路としては、この６４本の出力のオアを取
る必要があり、ゲート数が多（回路規模が大きくなる。

即ちｍが大きい時回路規模が大きくなる問題点がある。

（Ｂ）に示す回路は、１符号シンボル間毎に、サンプル
値の“１”の数をピントカウンタ２２にて数えておき、
そのシンボルの終わりに、比較器２３にて判定値と比較
し、カウント値がｎ以上であれば“１”、ｎ未満であれ
ばＯ”をＤ−ＦＦ２４に出力し、Ｄ−ＦＦ２４にてクリ
アパルスでたたき出力するものである。

この方法はｍが比較的大きい場合回路規模が比較的小さ
いので有効であるが、符号の正規の変化点が確立してい
る必要がある。

この為例えば受信符号のＳ／Ｎが悪く、受信機のクロッ
ク再生動作が不安定な状態では正しい多数決判定が保障
されなくなる。即ち符号の変化点が確立していなければ
ならない問題点がある。

（Ｃ）に示す回路は、入力符号をサンプルした値を、ｍ
段シフトレジスタ２５に格納しておき、ラインセレクタ
２６を制御するセレクタコントローラ２７、セレクタコ
ントローラ２７の制御により順次ｍ個の出力より１個を
選択するｍ−ｘｌラインセレクタ２６、ラインセレクタ
２６の出力の１の数をカウントするカウンタ２８を用い
、サンプル毎に、各段の出力の“１”の数を、サンプリ
ングクロックのｍ倍以上の周波数のカウントクロックに
てカウントし、比較器２９にて判定値と比較し、多数決
判定を行うものである。

この回路は、ｍが比較的大きい場合回路規模が比較的小
さく、且つ常にサンプリング直前のｍサンプルに対する
多数決判定結果が得られるので、符号の変化点の確立が
な（ともよいが、カウントクロックにサンプリングクロ
ックのｍ倍以上の高速のクロックが必要となる問題点が
ある。

（Ｄ）に示す回路は、入力符号をサンプルした値をｍ段
シフトレジスタ３０に格納し、各段の出力をＲＯＭ３１
のアドレスとして出力させる。

ＲＯＭ３１には、ｍ段シフトレジスタ３０の２１通りの
すべての多数決結果をテーブルとして格納しておき、ア
ドレスの内、ｌ　（多数決）と判定される場合を出力す
るものである。

この場合は２”ビットのＲＯＭが必要となる為、ｍが大
きいと回路規模が大きくなる問題点がある。

〔発明が解決しようとする問題点〕

従来の多数決判定回路は、ｍが比較的大きいと回路規模
が太き（なったり、符号の変化点が確立していなければ
ならなかったり、カウントクロックにサンプリングクロ
ックのｍ倍以上の高速のクロックが必要となったりする
問題点がある。

本発明は、ｍが比較的大きい場合回路規模が比較的小さ
く、符号の変化点が確立していなくてもよく、カウント
クロックに高速のクロックを必要としない多数決判定回
路の提供を目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、入力する直列≠−夕を、シフトレジ
スタ１に入力し、 該シフトレジスタ１の入出力信号を、カウンタ動作制御
部２に入力し比較した結果によりアップダウンカウンタ
３の動作を制御してカウント出力を変化させ、 該アップダうンカウンタ３のカウント出力を、比較器４
にて、サンプル毎に判定値と比較して多数決判定結果を
出力するように構成する。

〔作　用〕

本発明の場合は、入力符号を複数回サンプルした値を、
ｍ段シフトレジスタ１に入力した場合の、ｍ段目の出力
をＱ、とじ、１段目に入力する値を００とすると、Ｑ６
とＱ、が共に０．０．１．１の場合は、ｍ段シフトレジ
スタｌ内の１の数は変わらないので、カウンタ動作制御
部２にて、アップダウンカウンタ３をホールドし、Ｑｌ
ｌが０．Ｑ、が１の時はｍ段シフトレジスタ１内の１の
数は１つ減るのでダウンカウントし、Ｑｏが１．０．が
０の時はｍ段シフトレジスタｌ内の１の数は１つ増える
のでサンプル毎にアップカウントさせる。

こうすると、ｍ段シフトレジスタ１に格納されている１
の数はアップダウンカウンタ３のカウント値と一致する
ので、この値を、サンプル毎に、比較器４にて判定値と
比較して多数決判定結果を出力するようにする。

即ち、特にサンプルクロックより高速のクロックを使用
しなくとも、常にサンプル直前のｍサンプルに対する多
数決判定結果が得られ、符号変換点が確立してなくとも
よく、ｍが比較的大きい場合でも回路規模は大きくなら
ず回路規模が比較的小さい多数決判定回路が得られる。

〔実施例〕

第２図は本発明の実施例のブロック図で、８／１５多数
決判定回路を示している。

第２図では、まずリセット信号により、１５段シフトレ
ジスタ１及びアップダウンカウンタ３を初期状態とする
。

入力符号は、１５段シフトレジスタ１及び排他的論理和
回路２°及びアップダウンカウンタ３のＵＰ／ＤＯＷＮ
端子に入力する。

１５段シフトレジスタ１では、入力符号をサンプリング
クロックの立ち上がりにてサンプルし、順次入力し、出
力を排他的論理和回路２°に入力する。

排他的論理和回路２゛では入力符号及び１５段シフトレ
ジスタ１の出力符号が共に１又はＯの場合、即ち１５段
シフトレジスタ１内の１の数が変化しない時はＯを出力
して、アップダウンカウンタ３をホールドし、入力符号
と１５段シフトレジスタ１の出力符号が異なる時、即ち
１５段シフトレジスタ１内の１の数が変化する時は排他
的論理和回路２゛は１を出力しアップダウンカウンタ３
をイネーブル状態とする。

アップダウンカウンタ３がイネーブル状態の時、ＵＰ／
ＤＯＷＮ端子に入力する入力符号が１の時はアップモー
ド、入力符号がＯの時はダウンモードとなり、サンプル
クロックの立ち下がりでアップダウンカウンタ３はアッ
プ、ダウンのカウント動作をする。

これにより１５段シフトレジスタ１内の１の数とアップ
ダウンカウンタ３のカウント値ＱＤ〜ＱＡは常に一致す
る。このカウント値ＱＤ−ＱＡをサンプル毎に比較器４
により、設定値７より大か小かを判定し、８以上の時１
を出力し８／１５の多数決判定を行う。

従って、特にサンプルクロックより高速のクロックを使
用しなくとも、常にサンプル直前の１５サンプルに対す
る多数決判定結果が得られ、符号変換点が確立してなく
ともよく、ｍが比較的大きくとも回路規模は大きくなら
ず、従来の第５図（Ａ）（Ｄ）の場合に比し小規模とな
る。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、特にサンプル
クロックより高速のクロックを使用しなくとも、常にサ
ンプル直前のｍサンプルに対する多数決判定結果が得ら
れ、符号変換点が確立してなくともよ（、ｍが比較的大
きい場合回路規模が比較的小さい多数決判定回路が得ら
れる効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は１例の
ＦＳＫ復調回路のブロック図、第４図は第３図の各部の
波形のタイムチャート、第５図は従来例のブロック図で
ある。 図において、 １はシフトレジスタ、１５段シフトレジスタ、２はカウ
ンタ動作制御部、 ２”は排他的論理和回路、 ３はアップダウンカウンタ、 ４．２３．２９は比較器、 ２０．２り、３０はｍ段シフトレジスタ、２１はデコー
ダ、 ２４はＤ−ＦＦ。 ２６はラインセレクタ、 う ２７はセレクタコントロー亦、 ２８はカウンタ、 ３１はＲＯＭを示す。

Claims (1)

1. 【特許請求の範囲】 入力する直列データを、シフトレジスタ（１）に入力し
   、 該シフトレジスタ（１）の入出力信号を、カウンタ動作
   制御部（２）に入力し比較した結果によりアップダウン
   カウンタ（３）の動作を制御してカウント出力を変化さ
   せ、 該アップダウンカウンタ（３）のカウント出力を、比較
   器（４）にて、サンプル毎に判定値と比較して多数決判
   定結果を出力するようにしたことを特徴とする多数決判
   定回路。