JPH0530091B2 - - Google Patents
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- Publication number
- JPH0530091B2 JPH0530091B2 JP56202138A JP20213881A JPH0530091B2 JP H0530091 B2 JPH0530091 B2 JP H0530091B2 JP 56202138 A JP56202138 A JP 56202138A JP 20213881 A JP20213881 A JP 20213881A JP H0530091 B2 JPH0530091 B2 JP H0530091B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- converter
- conversion
- resistor string
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ−Ｄ変換器あるいはＤ−Ａ変換器に
用いられる抵抗ストリング型荷重回路に関するも
のである。
用いられる抵抗ストリング型荷重回路に関するも
のである。
近年のマイクロコンピユータの発展に伴い、デ
ジタル制御システムが非常に重要な技術となつて
きている。アナログ信号のデジタル処理の発展も
めざましいものがある。ここにおけるアナログ系
とデジタル系の橋渡しをするものがＡ−Ｄ
（Analog−to−digital）変換器、Ｄ−Ａ（Digital
−to−analog）変換器であるが、このＡ−Ｄ、
Ｄ−Ａ変換器がマイクロコンピユータに内蔵され
る場合が多くなつてきた。回路構成は種々考えら
れるがそのうち１つとして抵抗ストリング型荷重
回路を用いたものがある。これは、ｎビツトの変
換器に対して2n個の抵抗を直列に接続して２本の
基準電源間に挿入し、各抵抗の接続点から分割電
圧をとりだすものである。この回路の欠点の１つ
に、２つの基準電圧源間に常に電流が流れている
ことがあげられる。この欠点は低消費電圧を目的
としたCMOS構成においては致命的となり得る。
2n個の合成抵抗値は数kΩ〜数十kΩとなる。例え
ば10kΩの場合基準電源の電位差を5Vとすれば電
流Ｉは Ｉ＝５／10×103〔Ａ〕＝500〔μA〕 である。この値はCMOS回路においてはかなり
大きなものであり、特にマイクロコンピユータの
機能を停止して内蔵データメモリのバツクアツプ
のみを行なう場合はこの電流値Ｉは許容できな
い。バツクアツプ値は例えば10μA以下と、きび
しいものであるからである。
ジタル制御システムが非常に重要な技術となつて
きている。アナログ信号のデジタル処理の発展も
めざましいものがある。ここにおけるアナログ系
とデジタル系の橋渡しをするものがＡ−Ｄ
（Analog−to−digital）変換器、Ｄ−Ａ（Digital
−to−analog）変換器であるが、このＡ−Ｄ、
Ｄ−Ａ変換器がマイクロコンピユータに内蔵され
る場合が多くなつてきた。回路構成は種々考えら
れるがそのうち１つとして抵抗ストリング型荷重
回路を用いたものがある。これは、ｎビツトの変
換器に対して2n個の抵抗を直列に接続して２本の
基準電源間に挿入し、各抵抗の接続点から分割電
圧をとりだすものである。この回路の欠点の１つ
に、２つの基準電圧源間に常に電流が流れている
ことがあげられる。この欠点は低消費電圧を目的
としたCMOS構成においては致命的となり得る。
2n個の合成抵抗値は数kΩ〜数十kΩとなる。例え
ば10kΩの場合基準電源の電位差を5Vとすれば電
流Ｉは Ｉ＝５／10×103〔Ａ〕＝500〔μA〕 である。この値はCMOS回路においてはかなり
大きなものであり、特にマイクロコンピユータの
機能を停止して内蔵データメモリのバツクアツプ
のみを行なう場合はこの電流値Ｉは許容できな
い。バツクアツプ値は例えば10μA以下と、きび
しいものであるからである。
本発明の目的は上記欠点に鑑み、非変換時には
抵抗ストリングによる消費電力を零にすることで
ある。
抵抗ストリングによる消費電力を零にすることで
ある。
本発明の特徴は、抵抗ストリング内の一つの抵
抗手段をスイツチ手段におきかえてこのスイツチ
手段の導通時の内部抵抗を前記一つの抵抗手段の
抵抗としたことにある。このスイツチ手段を変換
時／非変換時に応じてON／OFF制御することに
より非変換時の消費電力を零にすることができ、
システムの低消費電力化に非常に効果がある。更
に、抵抗ストリングを構成する複数の抵抗手段の
うちの所定の抵抗手段をスイツチ手段でおきかえ
たことにより、占有面積が比較的小さく、また高
い相対比が得られることが可能となる。
抗手段をスイツチ手段におきかえてこのスイツチ
手段の導通時の内部抵抗を前記一つの抵抗手段の
抵抗としたことにある。このスイツチ手段を変換
時／非変換時に応じてON／OFF制御することに
より非変換時の消費電力を零にすることができ、
システムの低消費電力化に非常に効果がある。更
に、抵抗ストリングを構成する複数の抵抗手段の
うちの所定の抵抗手段をスイツチ手段でおきかえ
たことにより、占有面積が比較的小さく、また高
い相対比が得られることが可能となる。
以下図面とともに本発明を詳細に説明する。
第１図は遂次比較型Ａ−Ｄ変換器に応用した例
である。本発明にかかるスイツチ手段２はその内
部抵抗が基準電源Ａの接続端子５と基準電源Ｂの
接続端子６との間で抵抗ストリング１と抵抗に接
続され全体の抵抗ストリングを構成する。スイツ
チ手段２のON／OFFは制御端子７でなされる。
またスイツチマトリツクス３は抵抗ストリング各
接続点から得られる電圧値のうちの１つを選択す
る。比較器４はスイツチマトリツクス３の出力と
アナログ入力端子８からの入力電圧との比較を行
なう。制御回路１０は変換のための制御回路であ
り、制御端子７、スイツチマトリツクス３へ信号
を供給し、比較出力９を受け取る。１１は変換開
始指令信号の入力端子である。
である。本発明にかかるスイツチ手段２はその内
部抵抗が基準電源Ａの接続端子５と基準電源Ｂの
接続端子６との間で抵抗ストリング１と抵抗に接
続され全体の抵抗ストリングを構成する。スイツ
チ手段２のON／OFFは制御端子７でなされる。
またスイツチマトリツクス３は抵抗ストリング各
接続点から得られる電圧値のうちの１つを選択す
る。比較器４はスイツチマトリツクス３の出力と
アナログ入力端子８からの入力電圧との比較を行
なう。制御回路１０は変換のための制御回路であ
り、制御端子７、スイツチマトリツクス３へ信号
を供給し、比較出力９を受け取る。１１は変換開
始指令信号の入力端子である。
まず、入力端子１１に変換開始指令が来ると、
制御回路１０はスイツチ２を制御端子７へ信号を
送ることによりONさせると同時にスイツチマト
リクス３へ選択信号を送る。ここで選択された分
割電圧値がコンバータ４へ送られ被変換アナログ
入力電圧８と比較される。この比較結果９が制御
回路１０へ送られて次にスイツチマトリクス３の
選択すべきコードが決定され、再びスイツチマト
リクス３へ送られる。このように制御回路１０→
スイツチマトリツクス３→比較器４→制御回路１
０のループでＡ−Ｄ変換が実行される。このルー
プの回数はｎビツトの変換器で高々ｎ回である。
変換終了後は制御端子７の信号を反転してスイツ
チ２をOFFさせて、全動作を完了する。つまり、
スイツチ２がON状態で基準電源Ａ、Ｂとの接続
点５，６の間に電流が流れるのは変換実行時のみ
におさえることが可能となる。
制御回路１０はスイツチ２を制御端子７へ信号を
送ることによりONさせると同時にスイツチマト
リクス３へ選択信号を送る。ここで選択された分
割電圧値がコンバータ４へ送られ被変換アナログ
入力電圧８と比較される。この比較結果９が制御
回路１０へ送られて次にスイツチマトリクス３の
選択すべきコードが決定され、再びスイツチマト
リクス３へ送られる。このように制御回路１０→
スイツチマトリツクス３→比較器４→制御回路１
０のループでＡ−Ｄ変換が実行される。このルー
プの回数はｎビツトの変換器で高々ｎ回である。
変換終了後は制御端子７の信号を反転してスイツ
チ２をOFFさせて、全動作を完了する。つまり、
スイツチ２がON状態で基準電源Ａ、Ｂとの接続
点５，６の間に電流が流れるのは変換実行時のみ
におさえることが可能となる。
以上説明したように本発明によれば２本の基準
電源間の直流パスの変換時のみに限定できるので
消費電力を最小におさえることができ、バツテリ
動作が可能になる等、その効果は非常に大きい。
更に、抵抗ストリングを構成する複数の抵抗手段
のうちの所定の抵抗手段をスイツチ手段でおきか
えたことにより、占有面積が比較的小さく、また
高い相対比が得られることが可能となる。
電源間の直流パスの変換時のみに限定できるので
消費電力を最小におさえることができ、バツテリ
動作が可能になる等、その効果は非常に大きい。
更に、抵抗ストリングを構成する複数の抵抗手段
のうちの所定の抵抗手段をスイツチ手段でおきか
えたことにより、占有面積が比較的小さく、また
高い相対比が得られることが可能となる。
第１図は本発明の一実施例で、Ａ−Ｄ変換器に
応用した場合を示す図である。 １……抵抗ストリング、２……スイツチ手段、
３……スイツチマトリクス、４……比較器、１０
……制御回路。
応用した場合を示す図である。 １……抵抗ストリング、２……スイツチ手段、
３……スイツチマトリクス、４……比較器、１０
……制御回路。
Claims (1)
- １ Ａ−Ｄ変換器あるいはＤ−Ａ変換器に用いら
れる抵抗ストリング型荷重回路であつて、複数の
抵抗手段を直列に接続した抵抗ストリングと、隣
り合う抵抗手段の接続点から導出された分割電圧
取出端子とを有し、前記抵抗ストリングの両端間
に基準電圧が継続的に印加されている抵抗ストリ
ング型荷重回路において、前記複数の抵抗手段の
うちの所定の抵抗手段をトランジスタスイツチ手
段でおきかえて該スイツチ手段の導通時の内部抵
抗を前記所定の抵抗手段の抵抗とし、Ａ−Ｄある
いはＤ−Ａ変換を行なわないときに前記スイツチ
手段を遮断状態としたことを特徴とする抵抗スト
リング型荷重回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20213881A JPS58103226A (ja) | 1981-12-15 | 1981-12-15 | 抵抗ストリング型荷重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20213881A JPS58103226A (ja) | 1981-12-15 | 1981-12-15 | 抵抗ストリング型荷重回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103226A JPS58103226A (ja) | 1983-06-20 |
| JPH0530091B2 true JPH0530091B2 (ja) | 1993-05-07 |
Family
ID=16452582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20213881A Granted JPS58103226A (ja) | 1981-12-15 | 1981-12-15 | 抵抗ストリング型荷重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103226A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6087038U (ja) * | 1983-11-22 | 1985-06-15 | シャープ株式会社 | Ａｄコンバ−タ内蔵マイクロコンピユ−タ |
| JPS60256229A (ja) * | 1984-05-31 | 1985-12-17 | Fujitsu Ltd | Ｄａコンバ−タ |
| JP2541444Y2 (ja) * | 1989-08-10 | 1997-07-16 | 三洋電機株式会社 | Ａ／ｄコンバータ |
| JPH04340813A (ja) * | 1991-05-16 | 1992-11-27 | Mitsubishi Electric Corp | 基準電圧選択回路 |
| JPH057157A (ja) * | 1991-06-26 | 1993-01-14 | Mitsubishi Electric Corp | 集積回路 |
| US11705890B2 (en) * | 2021-08-26 | 2023-07-18 | Microsoft Technology Licensing, Llc | Programmable analog calibration circuit supporting iterative measurement of an input signal from a measured circuit, such as for calibration, and related methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139825A (ja) * | 1974-09-30 | 1976-04-03 | Ichikoh Industries Ltd | Shiitoajasutaa |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146732U (ja) * | 1979-04-09 | 1980-10-22 |
-
1981
- 1981-12-15 JP JP20213881A patent/JPS58103226A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139825A (ja) * | 1974-09-30 | 1976-04-03 | Ichikoh Industries Ltd | Shiitoajasutaa |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103226A (ja) | 1983-06-20 |
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