JPH05198856A

JPH05198856A - ジョセフソン・ゲートの直列構造体及びこれを用いたデジタル・アナログ変換器

Info

Publication number: JPH05198856A
Application number: JP4008533A
Authority: JP
Inventors: Juichi Nishino; 壽一西野; Haruhiro Hasegawa; 晴弘長谷川; Hideyuki Nagaishi; 英幸永石; Koji Nakahara; 宏治中原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-21
Filing date: 1992-01-21
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】動作の安定性が良く、誤動作のないジョセフソ
ン・ゲートの直列構造体とそれを用いた高集積化可能で
高速のＤ／Ａ変換器を提供する。【構成】少なくとも２つｄｃ−ＳＱＵＩＤを含んで構成
したジョセフソン・ゲート１０１〜１０４と一定の大き
さ以上のインダクタンス１１１〜１１５とを交互に配置
して、ジョセフソン・ノイズを減衰させ、隣接するジョ
セフソン・ゲートのｄｃ−ＳＱＵＩＤが電圧状態にノイ
ズによって遷移して、回路が誤動作するのを防止した。
さらに、これを用いて４ビット以上の高速Ｄ／Ａ変換器
を構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ジョセフソン・ゲート
を用いた大規模な集積回路を構成する際に、回路の動作
を安定化させることのできるジョセフソン・ゲートの直
列構造体と、これを用いたデジタル数値を電流値または
電圧値で表されるアナログ量に変換するためのデジタル
・アナログ変換器の特性向上を計るための改良に関す
る。

【０００２】

【従来の技術】従来技術における、ジョセフソン接合素
子あるいはジョセフソン接合素子を用いたジョセフソン
・ゲートを直列に接続したジョセフソン・ゲートの直列
構造体およびこの構造体を含んだジョセフソン接合素子
を使ったデジタル・アナログ変換器は、特開平３−９１
３２２号に詳細に開示されている。この従来技術におけ
るデジタル・アナログ変換器の構成図を図１１に示す。
従来技術においては、最小分解能を決定する基準電圧そ
のものにジョセフソン接合９０１〜９０４に発生するギ
ャップ電圧を利用している。また、このデジタル・アナ
ログ変換器は、ジョセフソン・スイッチング・ゲートを
複数個直列に接続して成るゲート・アレイ回路と、この
ジョセフソン接合９０１〜９０４よりなるジョセフソン
・スイッチング・ゲートのうちの特定のゲートのみをス
イッチングさせるための制御電流供給用デコーダ回路９
５０とによって構成されていた。図１１において、デジ
タル信号９３１〜９３４はデコーダ回路９５０を介して
入力信号９１１〜９１４に変換され、ジョセフソン接合
素子９０１〜９０４に印加される。ジョセフソン接合素
子９０１〜９０４がスイッチすると、負荷抵抗９３０に
電流が流れ端子９２３に電圧が出力されるというのがこ
のデジタル・アナログ変換器の動作である。

【０００３】

【発明が解決しようとする課題】上記の従来技術におけ
るジョセフソン・ゲートの直列構造体およびこの構造体
を含んだデジタル・アナログ変換器は、複数のジョセフ
ソン接合素子あるいは、前記の公開特許公報に開示され
たるところによると、複数のＳＱＵＩＤ（超電導量子干
渉計）を直列に接続して、その一部分のみを制御信号に
よって電圧状態にスイッチングさせて動作させる。この
従来技術の第１の課題は、こうした多数のジョセフソン
接合素子あるいはＳＱＵＩＤの直列接続の中の、特定の
ジョセフソン接合素子あるいはＳＱＵＩＤのみを安定に
電圧状態に保ち、そのほかのジョセフソン接合素子ある
いはＳＱＵＩＤを安定に超電導状態に保つことは、一般
には容易でなく、このためデジタル・アナログ変換器の
出力値の安定性が実用上十分でないという点である。第
２の課題は、前記の多数のジョセフソン接合素子あるい
はＳＱＵＩＤの直列接続の中の、特定のジョセフソン接
合素子あるいはＳＱＵＩＤのみを電圧状態にスイッチさ
せるための制御電流供給用デコーダ回路を含む必要があ
るが、一般にジョセフソン素子を用いたデコーダ回路は
多数のジョセフソン素子を用いて構成する必要があり、
回路が複雑となり高集積化が望めないという問題であ
る。第３の課題は、上記のデコーダ回路での信号遅延が
アナログ・デジタル変換器全体の動作速度を規定してし
まう点である。従って、この方式のアナログ・デジタル
変換器の動作周波数の上限は上記デコーダ回路での信号
遅延によって決まり、これ以上の高速化は回路方式の変
更無しには困難であるという問題がある。

【０００４】本発明の第１の目的は、これら従来技術の
持つ問題点を解決して、安定に動作するジョセフソン・
ゲートの直列構造体を提供することにある。本発明の第
２の目的は、回路の構成が簡単で高集積化が可能で、し
かも高速動作が可能なデジタル・アナログ変換器を提供
することにある。

【０００５】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明においては、少なくとも２つのジョセ
フソン接合素子とインダクタンスによって構成されたｄ
ｃ−ＳＱＵＩＤを少なくとも２個含んで成るジョセフソ
ン・ゲートと、超電導インダクタンスとを交互に繰返し
て配置して直列接続し、その一端をゲート電流供給用の
直流電源に接続して成るジョセフソン・ゲートの直列構
造体とする。また、上記の超電導インダクタンスが、こ
れと直列に接続された直列抵抗をともなって配置され
て、これがジョセフソン・ゲートと交互に繰返して直列
接続されている構成の直列構造体とする。さらに、上記
ジョセフソン・ゲートとして、第１の端子と第２の端子
の間にゲート電流を流した状態で第３の端子と第４の端
子の間に制御電流を流すことにより上記第１の端子と第
２の端子の間を零電圧状態から電圧状態に遷移せしめる
第１と第２のｄｃ−ＳＱＵＩＤと、第１と第２の負荷抵
抗を含み、第１のＳＱＵＩＤの第１の端子と第１の負荷
抵抗の一方の端子とが第１の節点に接続され、第２のＳ
ＱＵＩＤの第１の端子と第２の負荷抵抗の一方の端子と
が第２の節点に接続され、第１のＳＱＵＩＤの第２の端
子と第２のＳＱＵＩＤの第２の端子と回路インダクタン
スの一方の端子とが第３の節点に接続され、第１の負荷
抵抗の他方の端子と第２の負荷抵抗の他方の端子と回路
インダクタンスの他方の端子とが第４の節点に接続さ
れ、第１の節点と第２の節点との間にゲート電流を流
し、第１のＳＱＵＩＤの制御電流を入力信号とし、第２
のＳＱＵＩＤの制御電流をリセット信号とし、回路イン
ダクタンスに流れる電流を出力とする直流駆動フリップ
・フロップ回路を用いる直列構造体とする。

【０００６】第２の目的を達成するために、上記したジ
ョセフソン・ゲート直列構造体と、外部からのデジタル
入力に対応させて上記ジョセフソン・ゲートの直列構造
体に含まれる複数のジョセフソン・ゲートのうちのあら
かじめ定められている個数のジョセフソン・ゲートにの
み制御電流を供給しジョセフソン・ゲートをスイッチさ
せる制御手段と、このスイッチしたジョセフソン・ゲー
トからの出力電流に重みをつけて検出する手段とを含ん
で成るデジタル・アナログ変換器とする。

【０００７】

【作用】本発明によるジョセフソン・ゲートの直列構造
体においては、従来技術においてジョセフソン接合素子
あるいはＳＱＵＩＤを直列に接続したジョセフソン・ゲ
ートの直列構造体を使用していたのに対して、これらジ
ョセフソン接合素子あるいはＳＱＵＩＤに代えて少なく
とも２個のジョセフソン接合と超電導インダクタンスに
よって構成されたｄｃ−ＳＱＵＩＤを少なくとも２個含
んで構成したジョセフソン・ゲートと超電導インダクタ
ンスとを交互に繰返して配置し、さらにその一端からゲ
ート電流を供給した。従来技術のジョセフソン・ゲート
の直列構造体において、どれかひとつのジョセフソン・
ゲートが制御信号によって電圧状態になるとジョセフソ
ン素子から交流ジョセフソン効果によって発生する高周
波の電圧、いわゆるジョセフソン・ノイズによって、直
列に接続されている他のジョセフソン・ゲートのゲート
電流にノイズ電流が重畳することがわかった。このため
ジョセフソン・ゲートの臨界ジョセフソン電流に対する
ゲート電流の割合を上げて、回路の高速化を図ろうとす
ると、制御信号の入力されていないジョセフソン・ゲー
トも電圧状態にスイッチしてしまい、これが誤動作の原
因であることが判明した。このような誤動作が生じる頻
度は、ジョセフソン・ゲートの直列構造体に含まれるジ
ョセフソン・ゲートのうちで電圧状態にスイッチしてい
るゲートの割合が多いほど高くなる。

【０００８】このような、ジョセフソン・ゲートの直列
構造体の誤動作は、上記のジョセフソン・ノイズが電圧
状態にスイッチした隣接するジョセフソン・ゲートに流
れ込まないか、あるいは流れ込んでも隣接するジョセフ
ソン・ゲートの動作にほとんど影響しない程度に小さく
すれば良い。この条件は、ジョセフソン・ゲートと、超
電導体よりなるインダクタンスもしくは抵抗体と直列に
接続された超電導体よりなるインダクタンスとを交互に
繰返して配置し、その一端からゲート電流を供給すれば
実現できる。より具体的には、ジョセフソン・ゲートの
出力電圧が０．１ｍＶ以上であるとすれば、これ以上の
電圧に対応する周波数を持つジョセフソン・ノイズを減
衰させるためには、本発明に開示した如くジョセフソン
・ゲートに含まれるジョセフソン・ゲートの負荷抵抗あ
るいは直列抵抗の値Ｒと超電導インダクタンスの値Ｌと
の比のＲ／Ｌの値を１×１０¹⁰よりも小さくすれば良
い。これによって、１０ＧＨｚ以上の周波数を持つノイ
ズを遮断することができるので、ジョセフソン・ノイズ
による隣接するジョセフソン・ゲートの誤動作を防止し
て、安定に動作するジョセフソン・ゲートの直列構造体
を実現できる。

【０００９】図２は、負荷抵抗の値Ｒが６Ωのときに、
超電導インダクタンスＬを変化させて負荷抵抗の値Ｒと
超電導インダクタンスの値Ｌとの比のＲ／Ｌの値を変え
たときの、誤動作無しに直列に接続できる本発明による
ジョセフソン・ゲートの直列構造体に含まれるジョセフ
ソン・ゲートの個数との関係を示している。この関係は
負荷抵抗あるいは直列抵抗Ｒの一般の値について成り立
つ。この結果から明らかなように、実用上重要な４ビッ
ト以上の超高速アナログ・デジタル変換器を実現するた
めに必要な４個以上のジョセフソン・ゲートを誤動作無
しに直列に接続するためには、Ｒ／Ｌの値を１×１０¹⁰
よりも小さくすればよいことがわかる。特に、負荷抵抗
の値Ｒはジョセフソン接合素子のトンネル抵抗値と常伝
導薄膜抵抗体の作製の再現性の観点からの下限と考えら
れる０．３Ωとすれば、超電導インダクタンスＬは３０
ｐＨ以上とすれば良いことがわかる。

【００１０】さらに本発明によれば、ジョセフソン・ゲ
ートの直列構造体と、外部からのデジタル入力に対応さ
せて前記のジョセフソン・ゲートの直列構造体に含まれ
る複数のジョセフソン・ゲートのうちのあらかじめ定め
られている個数のジョセフソン・ゲートにのみ制御電流
を供給しジョセフソン・ゲートをスイッチさせ、このス
イッチしたジョセフソン・ゲートからの出力電流に重み
をつけて検出する手段とを含んでデジタル・アナログ変
換器を構成したので、従来技術におけるデジタル・アナ
ログ変換器において使用されていたジョセフソン・スイ
ッチング・ゲートのうちの特定のゲートのみをスイッチ
ングさせるための制御電流供給用デコーダ回路を使用す
る必要が無い。より具体的には、本発明では前記のスイ
ッチしたジョセフソン・ゲートからの出力電流に重みを
つけて検出する手段としては、信号出力用のｄｃ−ＳＱ
ＵＩＤの超電導リングにこの出力電流を導く超電導配線
を磁気的に結合させ、重みはこの超電導配線が超電導リ
ングと結合するインダクタンス巻線の長さあるいは結合
の回数を変化させることによって実現した。これによっ
てジョセフソン・スイッチング・ゲートのうちの特定の
ゲートのみをスイッチングさせるための制御電流供給用
デコーダ回路を無くすことが可能になった。このため、
回路の構成が簡単になり高集積化が可能になる。この事
実は、単に集積回路の小型化による生産性やコストの低
減をもたらすばかりでなく、以下の２つの理由によっ
て、デジタル・アナログ変換器の動作速度の向上をもた
らす。

【００１１】第１に、回路を小型化することができれば
デジタル信号およびアナログ信号の配線の長さを短くす
ることができる。その結果、デジタル信号のビットの数
を増やした場合でも、信号間の遅れによって生じるデジ
タル・アナログ変換器の応答速度の上限を改善できる。

【００１２】第２に、本発明では制御電流供給用デコー
ダ回路を使用していないので、従来技術のアナログ・デ
ジタル変換器の動作周波数の上限と考えられる２ＧＨｚ
程度を超えることが可能になる。具体的には、本発明の
ジョセフソン・ゲートの直列構造体に含まれるジョセフ
ソン・ゲートの動作速度によって、本発明のアナログ・
デジタル変換器の動作周波数の上限は決まり、その値は
２０ＧＨｚ程度であって従来技術に比べて約１０倍の改
善を行うことが可能になる。

【００１３】

【実施例】（実施例１）図１（ａ）に本発明の第１の実
施例によるジョセフソン・ゲートの直列構造体の構成図
を、図１（ｂ）に、同じく第１の実施例によるジョセフ
ソン・ゲートの回路図を示す。４個のジョセフソン・ゲ
ート１０１〜１０４と５個のインダクタンス１１１〜１
１５が、交互に直列に接続されている。両端のインダク
タンス１１１と１１５に端子１２１と端子１２６が接続
されており、端子１２１は電流源に接続され、端子１２
６は接地されている。各々のジョセフソン・ゲートは、
入力信号１３０〜１３３によってスイッチさせる。ま
た、各ジョセフソン・ゲートのリセットは、リセット信
号１４０〜１４３によって行う。これらの信号はいずれ
も電流信号である。図１（ｂ）において、ジョセフソン
・ゲート１０１は、ジョセフソン接合素子１の２個とイ
ンダクタンス２を含み、端子１６０と端子１６１の間に
ゲート電流を印加した状態で端子１７１から端子１７２
に制御電流を流すことにより端子１６０と端子１６１の
間を零電圧状態から電圧状態に遷移せしめる第１のｄｃ
−ＳＱＵＩＤと、端子１６４と端子１６５の間にゲート
電流を流した状態で端子１７３から端子１７４に制御電
流を印加することにより端子１６４と端子１６５の間を
零電圧状態から電圧状態に遷移せしめる第２のｄｃ−Ｓ
ＱＵＩＤと、負荷抵抗４を含み、第１のｄｃ−ＳＱＵＩ
Ｄの端子１６０と負荷抵抗４の一方端子とが節点１６８
に接続され、第２のｄｃ−ＳＱＵＩＤの端子１６５と負
荷抵抗４の一方端子とが節点１７０に接続され、第１の
ｄｃ−ＳＱＵＩＤの端子１６１と第２のｄｃ−ＳＱＵＩ
Ｄの端子１６４と回路インダクタンス６０の一方の端子
が節点１６３に接続され、二つの負荷抵抗４の他方の端
子と回路インダクタンス６０の他方の端子が節点１６９
に接続され、端子１２２と端子１２３との間に直流のゲ
ート電流１９０を流す。このジョセフソン・ゲートは第
１および第２のｄｃ−ＳＱＵＩＤの制御電流である入力
信号１３０とリセット信号１４０を入力とし、回路イン
ダクタンス６０に流れる電流を出力とするフリップ・フ
ロップ回路を構成している。本実施例において、ジョセ
フソン接合素子１としては、トンネル型の素子を用いる
ことが望ましい。

【００１４】このジョセフソン・ゲートは上述のよう
に、直流電源で動作するので、従来技術において、ゲー
ト・アレイのリセットのために不可欠であった超高周波
の交流電源を使用する必要がなくなり、回路の高速動作
が簡単に実現出来るようになる利点がある。図１（ａ）
で、超電導体よりなるインダクタンス１１１〜１１５の
各値は１００ｐＨとした。これによって、ジョセフソン
・ゲートを４個あるいはそれ以上直列接続した場合であ
っても、誤動作することのないジョセフソン・ゲートの
直列構造体を実現することができる。

【００１５】図２は、負荷抵抗が６オームのときの抵抗
Ｒと超電導インダクタンスＬの比と誤動作なしに直列接
続できるジョセフソン・ゲートの個数の関係を示す図で
ある。この図からわかる様に、比Ｒ／Ｌの値が１０
¹⁰（１／ｓ）を越えて大きい場合には直列に接続して安
定に動作し得ないか、あるいはせいぜい２個を直列に接
続できる程度であって、実用上ビット数の多いデジタル
・アナログ変換器やその他の複雑な論理を構成すること
は不可能であることがわかる。これに対して、比Ｒ／Ｌ
の値が１０¹⁰（１／ｓ）以下の場合には、実用上有用な
４ビット以上のデジタル・アナログ変換器やその他の複
雑な論理を構成し安定に動作させることが可能になるこ
とがわかる。図２に示した結果は、一般の負荷抵抗の値
について成立ち、従って、６ビットのデジタル・アナロ
グ変換器を構成するためにはＲ／Ｌの値を５×１０
⁹（１／ｓ）以下とする必要があり、８ビットのデジタ
ル・アナログ変換器を構成するためにはＲ／Ｌの値を３
×１０⁹（１／ｓ）以下とする必要があることがわか
る。

【００１６】（実施例２）図３に本発明の第２の実施例
のジョセフソン・ゲートの直列構造体の構成図を示す。
４個のジョセフソン・ゲート１０１〜１０４と５個のイ
ンダクタンス１１１〜１１５および直列抵抗１１６〜１
２０が、交互に直列に接続されている。両端のインダク
タンス１１１と直列抵抗１２０に端子１２１と端子１２
６が接続されており、端子１２１は電流源に接続され、
端子１２６は接地されている。各々のジョセフソン・ゲ
ートは、入力信号１３０〜１３３によってスイッチさせ
る。また、各ジョセフソン・ゲートのリセットは、リセ
ット信号１４０〜１４３に電流を流すことによって行
う。図３に示した本実施例の構成は、図１（ａ）に示し
た第１の実施例とは、超電導体よりなるインダクタンス
１１１〜１１５に直列にそれぞれ直列抵抗１１６〜１２
０が接続されている点が異なっている。この場合には直
列抵抗がジョセフソン・ノイズに対する負荷抵抗として
働くので、実施例１において述べた抵抗Ｒとインダクタ
ンスＬの比と誤動作なしに直列接続できるジョセフソン
・ゲートの個数の関係を、Ｒを直列抵抗の値として本実
施例の場合にもあてはめることが可能になる。

【００１７】さらに、本実施例では、超電導体よりなる
インダクタンスの値が全て同じではない点で第１の実施
例とは異なっている。超電導体よりなるインダクタンス
１１１、１１３、１１５の値は３０ｐＨとし、超電導イ
ンダクタンス１１２、１１４の値は１００ｐＨとした。
このように、超電導体よりなるインダクタンスの値は必
ずしも一定である必要は無く、そのためジョセフソン・
ゲート間の配線の設計を自由に行うことができるほか、
部分的にジョセフソン・ゲート間の配線を短くして超電
導インダクタンスを小さくし、回路の動作速度を向上さ
せることができる。

【００１８】（実施例３）図４に本発明の第３の実施例
のジョセフソン・ゲートの直列構造体の構成図を示す。
４個のジョセフソン・ゲート１０１〜１０４と４個のイ
ンダクタンス１１１、１１２、１１４、１１５および４
個の直列抵抗１１６、１１７、１１９、１２０が、交互
に直列に接続されている。両端のインダクタンス１１１
と直列抵抗１２０に端子１２１と端子１２６が接続され
ており、端子１２１は電流源に接続され、端子１２６は
接地されている。各々のジョセフソン・ゲートは、入力
信号１３０〜１３３によってスイッチさせる。また、各
ジョセフソン・ゲートのリセットは、リセット信号１４
０〜１４３に電流を流すことによって行う。図４に示し
た本実施例の構成は、ジョセフソン・ゲートと超電導イ
ンダクタンスを交互に繰返して配置したジョセフソン・
ゲートの直列構造体を２つ直列に接続した例である。回
路動作上支障のない範囲で、本発明の主旨を生かしつ
つ、本実施例の様に、ジョセフソン・ゲートの直列構造
体を分割して構成することは、本発明の目的を達成する
ための一つの好ましい実施形態である。

【００１９】（実施例４）図５に本発明の第４の実施例
のジョセフソン・ゲートの直列構造体の構成図を示す。
４個のジョセフソン・ゲート１０５〜１０８と５個のイ
ンダクタンス１１１〜１１５および直列抵抗１１６〜１
２０が交互に直列に接続されている。両端のインダクタ
ンス１１１と直列抵抗１２０に端子１２１と端子１２６
が接続されており、端子１２１は電流源に接続され、端
子１２６は接地されている。各々のジョセフソン・ゲー
トは、入力信号１３０〜１３３によってスイッチさせ
る。また、各ジョセフソン・ゲートにはタイミング用の
クロック信号１５０〜１５３が加えられている。本実施
例の構成は、図１（ａ）、図３、図４の実施例とは、ジ
ョセフソン・ゲートに外部から入力したタイミング信号
に同期してデータを保持することができるレジスタ・ゲ
ートを使用した点が異なっている。

【００２０】図６にレジスタ・ゲートの構成を示す。そ
れぞれが２つのジョセフソン素子１とインダクタンス２
から成る４つのｄｃ−ＳＱＵＩＤと負荷抵抗４と超電導
体よりなるインダクタンス６０、およびインダクタンス
２に磁気的に結合したインダクタンス６１〜７２を図６
に示す如くに接続する。端子７６からの入力信号１３０
は端子７７からのクロック信号１５０のタイミングによ
って取り込まれる。図１（ｂ）のジョセフソン・ゲート
においては、信号のタイミングに関係無く、電流信号が
入力されるとジョセフソン・ゲートがスイッチして出力
信号に影響を与えるが、本実施例においてはクロック信
号のタイミングと同期して各ビットの情報を取り入れる
ので、データの遅れや回路のジッタによる誤動作をなく
すことができる。

【００２１】（実施例５）図７に、本発明におけるデジ
タル・アナログ変換器の第１の実施例の構成図を示す。
図１（ｂ）に示した構成を持つ２個のジョセフソン・ゲ
ート１０１および１０２と３個のインダクタンス１１１
〜１１３と直列抵抗１１６〜１１８が、交互に直列に接
続されている。両端のインダクタンス１１１と直列抵抗
１１８に端子１２１と端子１２６が接続されており、端
子１２１は電流源に接続され、端子１２６は接地されて
いる。各々のジョセフソン・ゲートは、入力信号１３０
と１３１によってスイッチさせる。また、各ジョセフソ
ン・ゲートのリセットは、リセット信号１４０、１４１
に電流を流すことによって行う。入力信号１３０によっ
てジョセフソン・ゲート１０１がスイッチすると、端子
６と７の間に接続されたインダクタンス５０１に流れる
超電導電流の向きが逆に変化する。インダクタンス５０
１は電流検出用のｄｃ−ＳＱＵＩＤに含まれたインダク
タンス５１１と磁気的に結合している。同様にして、デ
ジタルの入力信号１３１によってジョセフソン・ゲート
１０２がスイッチすると、インダクタンス５０２と５０
３に流れる超電導電流の向きが逆に変化する。インダク
タンス５０２と５０３は電流検出用のｄｃ−ＳＱＵＩＤ
に含まれたインダクタンス５１２と磁気的に結合してお
り、ジョセフソン・ゲート１０２がスイッチしたことに
よる出力の変化はジョセフソン・ゲート１０１のそれに
比較して２倍の超電導電流をｄｃ−ＳＱＵＩＤのインダ
クタンスに誘起する。ジョセフソン接合５２０と５２１
の最大ジョセフソン電流よりもわずかに大きいゲート電
流１９０を流した状態で、デジタルの入力信号１３０と
１３１の０と１に対応させて（０，０）（０，１）
（１，０）（１，１）のときの端子５５０の出力電圧を
示したのが図８である。この図からわかるように、デジ
タルの入力信号に対応してアナログの出力電圧が変化し
ていることがわかる。これにより、本発明のジョセフソ
ン・ゲートの直列構造体とそれを用いたデジタル・アナ
ログ変換器を実現できる。

【００２２】（実施例６）図９に、本発明におけるデジ
タル・アナログ変換器の第２の実施例の構成図を示す。
図６に示した構成を持つレジスタ・ゲートからなるジョ
セフソン・ゲート１０５、１０６と３個のインダクタン
ス１１１〜１１３および直列抵抗１１６、１１７、１１
８が、交互に直列に接続されている。両端のインダクタ
ンス１１１と直列抵抗１１８に端子１２１と端子１２６
が接続されており、端子１２１は電流源に接続され、端
子１２６は接地されている。各々のジョセフソン・ゲー
トは、入力信号１３０と１３１によってスイッチさせ
る。デジタルの入力信号１３０によってジョセフソン・
ゲート１０５がスイッチすると、端子６と７の間に接続
されたインダクタンス５０１に流れる超電導電流の向き
が逆に変化する。インダクタンス５０１は電流検出用の
ｄｃ−ＳＱＵＩＤに含まれたインダクタンス５１１と磁
気的に結合している。各々のジョセフソン・ゲート１０
５と１０６は、デジタルの入力信号１３０と１３１によ
ってスイッチさせる。本実施例の構成は、図７に示した
第１の実施例とは、ジョセフソン・ゲートに外部から入
力したクロック信号に同期してデータを保持することが
できるレジスタ・ゲートを使用した点が異なっている。
レジスタ・ゲートは、４つのｄｃ−ＳＱＵＩＤと６つの
抵抗と２つの超電導体よりなるインダクタンスを図６に
示す如くに接続して構成した。入力データ１３０はクロ
ック信号１５０のタイミングによって取り込まれる。図
７の第１の実施例においては、信号のタイミングに関係
無く、電流信号が入力されるとジョセフソン・ゲートが
スイッチして出力信号に影響を与えるが、図９の本実施
例においてはクロック信号のタイミングと同期して各ビ
ットの情報を取り入れるので、データの遅れや回路のジ
ッタによる誤動作をなくすことができる。

【００２３】（実施例７）図１０に、本発明におけるデ
ジタル・アナログ変換器の第３の実施例の構成図を示
す。図１（ｂ）に示した構成を持つ２個のジョセフソン
・ゲート１０１、１０２と３個のインダクタンス１１１
〜１１３および直列抵抗１１６〜１１８が、交互に直列
に接続されている。両端のインダクタンス１１１と直列
抵抗１１８に端子１２１と端子１２６が接続されてお
り、端子１２１は電流源に接続され、端子１２６は接地
されている。

【００２４】本実施例の構成は、基本的には図７に示し
た第１の実施例の構成と同じである。ただし、図７では
インダクタンス５０２と５０３はともに電流検出用のｄ
ｃ−ＳＱＵＩＤに含まれたインダクタンス５１２と磁気
的に結合しているのに対して、本実施例においてはイン
ダクタンス５０２は電流検出用のｄｃ−ＳＱＵＩＤに含
まれたインダクタンス５１２と磁気的に結合し、インダ
クタンス５０３は電流検出用のｄｃ−ＳＱＵＩＤに含ま
れたインダクタンス５１３と磁気的に結合している。こ
のような構成においても、本発明の目的を達することが
できた。

【００２５】

【発明の効果】以上、詳述したごとく本発明の第１の効
果は安定に動作するジョセフソン・ゲートの直列構造
体、および電流あるいは電圧の出力値の安定性が良いデ
ジタル・アナログ変換器を提供することができる点にあ
る。さらに、本発明の第２の効果は、回路の構成が簡単
で高集積化が可能なデジタル・アナログ変換器を提供で
きることである。さらに、本発明の第３の効果は、高速
度動作が可能なデジタル・アナログ変換器を提供できる
ことにある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示し、（ａ）はジョセ
フソン・ゲートの直列構造体の構成図、（ｂ）はジョセ
フソン・ゲートの回路図。

【図２】負荷抵抗が６オームのときの抵抗Ｒとインダク
タンスＬとの比Ｒ／Ｌと、誤動作なしに直列接続できる
ジョセフソン・ゲートの個数との関係を示す図。

【図３】直列構造体の第２の実施例を示す構成図。

【図４】直列構造体の第３の実施例を示す構成図。

【図５】直列構造体の第４の実施例を示す構成図。

【図６】ジョセフソン・ゲートの第２の実施例を示す回
路図。

【図７】本発明によるデジタル・アナログ変換器の第１
の実施例を示す回路図。

【図８】図７に示したデジタル・アナログ変換器の入力
・出力関係図。

【図９】デジタル・アナログ変換器の第２の実施例を示
す回路図。

【図１０】デジタル・アナログ変換器の第３の実施例を
示す回路図。

【図１１】従来例を示す回路図。

【符号の説明】

１、５２０、５２１…ジョセフソン接合素子４、７４…負荷抵抗６０…回路インダクタンス１０１〜１０８…ジョセフソン・ゲート１１１〜１１５、５０１〜５０３、５１１、５１２…イ
ンダクタンス１１６〜１２０…直列抵抗１３０〜１３３…入力信号１４０〜１４３…リセット信号１５０〜１５３…クロック信号１９０…ゲート電流

───────────────────────────────────────────────────── フロントページの続き (72)発明者中原宏治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】少なくとも２つのジョセフソン接合素子と
インダクタンスによって構成されたｄｃ−ＳＱＵＩＤを
少なくとも２個含んで成るジョセフソン・ゲートと、超
電導インダクタンスとを交互に繰返して配置して直列接
続し、その一端をゲート電流供給用の直流電源に接続し
たことを特徴とするジョセフソン・ゲートの直列構造
体。
【請求項２】請求項１に記載の超電導インダクタンス
は、これと直列に接続された直列抵抗をともなって配置
されていることを特徴とするジョセフソン・ゲートの直
列構造体。
【請求項３】請求項１または２に記載のジョセフソン・
ゲートは、第１の端子と第２の端子の間にゲート電流を
流した状態で第３の端子と第４の端子の間に制御電流を
流すことにより上記第１の端子と第２の端子の間を零電
圧状態から電圧状態に遷移せしめる第１と第２のｄｃ−
ＳＱＵＩＤと、第１と第２の負荷抵抗を含み、第１のＳ
ＱＵＩＤの第１の端子と第１の負荷抵抗の一方の端子と
が第１の節点に接続され、第２のＳＱＵＩＤの第１の端
子と第２の負荷抵抗の一方の端子とが第２の節点に接続
され、第１のＳＱＵＩＤの第２の端子と第２のＳＱＵＩ
Ｄの第２の端子と回路インダクタンスの一方の端子とが
第３の節点に接続され、第１の負荷抵抗の他方の端子と
第２の負荷抵抗の他方の端子と回路インダクタンスの他
方の端子とが第４の節点に接続され、第１の節点と第２
の節点との間にゲート電流を流し、第１のＳＱＵＩＤの
制御電流を入力信号とし、第２のＳＱＵＩＤの制御電流
をリセット信号とし、回路インダクタンスに流れる電流
を出力とする直流駆動フリップ・フロップ回路であるこ
とを特徴とするジョセフソン・ゲートの直列構造体。
【請求項４】請求項２または３において、前記直列抵抗
あるいは負荷抵抗の抵抗値Ｒは、前記ジョセフソン・ゲ
ートと交互に配置される超電導インダクタンスの値Ｌと
の比Ｒ／Ｌが、１×１０¹⁰よりも小さくなるように選定
されていることを特徴とするジョセフソン・ゲートの直
列構造体。
【請求項５】請求項１〜４のいずれかにおいて、前記超
電導インダクタンスのうちの少なくとも一つの超電導イ
ンダクタンスの値Ｌは３０ｐＨ以上であることを特徴と
するジョセフソン・ゲートの直列構造体。
【請求項６】請求項１〜５のいずれかにおいて、前記ゲ
ート電流はジョセフソン・ゲートの直列構造体の一方の
端から供給され、他方の端部から電源へ戻ることを特徴
とするジョセフソン・ゲートの直列構造体。
【請求項７】請求項１または２に記載のジョセフソン・
ゲートの直列構造体と、外部からのデジタル入力に対応
させて上記ジョセフソン・ゲートの直列構造体に含まれ
る複数のジョセフソン・ゲートのうちのあらかじめ定め
られている個数のジョセフソン・ゲートにのみ制御電流
を供給しジョセフソン・ゲートをスイッチさせる制御手
段と、このスイッチしたジョセフソン・ゲートからの出
力電流に重みをつけて検出する手段とを含んで成ること
を特徴とするデジタル・アナログ変換器。
【請求項８】請求項７に記載のジョセフソン・ゲートの
直列構造体を構成するジョセフソン・ゲートは、請求項
３に記載の直流駆動フリップ・フロップ回路であること
を特徴とするデジタル・アナログ変換器。
【請求項９】請求項７に記載のジョセフソン・ゲートを
スイッチさせる制御手段は、タイミングのためのクロッ
ク信号と外部からのデジタル入力信号とを入力するため
に、前記ｄｃ−ＳＱＵＩＤに磁気的に結合させて設けた
超電導配線であることを特徴とするデジタル・アナログ
変換器。
【請求項１０】請求項７〜９のいずれかにおいて、前記
スイッチしたジョセフソン・ゲートからの出力電流に重
みをつけて検出する手段は、少なくとも２つのジョセフ
ソン接合と、前記スイッチしたジョセフソン・ゲートか
らの出力電流を導く配線と磁気的に結合した超電導イン
ダクタンスとによって構成されたｄｃ−ＳＱＵＩＤであ
って、前記の重みは上記磁気的結合を持つ部分の超電導
インダクタンスの巻線の長さあるいは結合の回数を変え
て実現したことを特徴とするデジタル・アナログ変換
器。