JPH02189030A - 逐次比較型ａ／ｄコンバータ - Google Patents
逐次比較型ａ／ｄコンバータInfo
- Publication number
- JPH02189030A JPH02189030A JP836989A JP836989A JPH02189030A JP H02189030 A JPH02189030 A JP H02189030A JP 836989 A JP836989 A JP 836989A JP 836989 A JP836989 A JP 836989A JP H02189030 A JPH02189030 A JP H02189030A
- Authority
- JP
- Japan
- Prior art keywords
- connection point
- circuit
- series
- selection circuit
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 9
- 238000009825 accumulation Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は、逐次比較型Ａ／Ｄコンバータに関し、特に直
列抵抗回路網の各接続点に得られる電圧を任意に選択出
力する選択回路の構成を、簡単化するのに好適な、逐次
比較型Ａ／Ｄコンバータに関するものである。
列抵抗回路網の各接続点に得られる電圧を任意に選択出
力する選択回路の構成を、簡単化するのに好適な、逐次
比較型Ａ／Ｄコンバータに関するものである。
（ロ）従来の技術
一般に、逐次比較型Ａ／Ｄコンバータには、Ａ／Ｄ変換
すべきアナログ信号と比較される他のアナログ信号を出
力するＤ／Ａコンバータが内蔵されている。即ち該Ｄ／
Ａコンバータは、ｎ（ｎ：自然数）ビット、つまり２・
種類のデジタル選択データに対応すべく、直列接続され
ると共に両端に基準電圧Ｖｄｄが印加された２“本の直
列抵抗回路網と、これ等２″本の直列抵抗回路網の任意
の接続点における所定電圧を選択出力する為の選択回路
を有している。こうした構成のＤ／Ａコンバータにおい
て、ｎビットのデジタル選択データが選択回路に印加さ
れると、該デジタル選択データに基づいて、２ａ木の直
列抵抗回路網の任意の接続点における所定電圧が他のア
ナログ信号として選択回路から選択出力される訳である
が、ここで前記デジタル選択データがどの様なデータと
して選択回路に印加されるかについて説明する。
すべきアナログ信号と比較される他のアナログ信号を出
力するＤ／Ａコンバータが内蔵されている。即ち該Ｄ／
Ａコンバータは、ｎ（ｎ：自然数）ビット、つまり２・
種類のデジタル選択データに対応すべく、直列接続され
ると共に両端に基準電圧Ｖｄｄが印加された２“本の直
列抵抗回路網と、これ等２″本の直列抵抗回路網の任意
の接続点における所定電圧を選択出力する為の選択回路
を有している。こうした構成のＤ／Ａコンバータにおい
て、ｎビットのデジタル選択データが選択回路に印加さ
れると、該デジタル選択データに基づいて、２ａ木の直
列抵抗回路網の任意の接続点における所定電圧が他のア
ナログ信号として選択回路から選択出力される訳である
が、ここで前記デジタル選択データがどの様なデータと
して選択回路に印加されるかについて説明する。
まず該デジタル選択データは２′木の直列抵抗回路網を
２分割した接続点電位Ｖｄｄ／２を選択するデータとし
て選択回路に印加され、この時この接続点において得ら
れたアナログ信号Ｖｄｄ／２とＡ／Ｄ変換すべきアナロ
グ信号のレベル差をコンパレータによって比較する。そ
の後、コンパレータの比較結果に基づいて、Ａ／Ｄ変換
すべきアナログ信号のレベルが選択回路から出力される
アナログ信号レベルＶｄｄ／２よりも大なる場合、電圧
Ｖｄｄ／２以上を与える２°−１本の直列抵抗回路網を
２分割した接続点電位３Ｖｄｄ／４を選択するデータと
してデジタル選択データは選択回路に印加され、この時
この接続点において得られたアナログ信号３Ｖｄｄ／４
とＡ／Ｄ変換すべきアナログ信号のレベル差がコンパレ
ータによって比較される。また反対に、Ａ／Ｄ変換すべ
きアナログ信号のレベルが選択回路から出力されるアナ
ログ信号レベルＶｄｄ／２よりも小なる場合、電圧Ｖｄ
ｄ／２以下を与える２ｍ−１本の直列抵抗回路網を２分
割した接続点電位Ｖｄｄ／４を選択するデータとしてデ
ジタル選択データは選択回路に印加され、同様にこの接
続点において得られたアナログ信号Ｖｄｄ／４とＡ／Ｄ
変換すべきアナログ信号のレベル差がコンパレータによ
って比較きれる。つまり上述した動作を繰り返す様なデ
ータとして前記デジタル選択データは所定の回路から発
生するのである。詳しくは、ｎビットのデジタル選択デ
ータならば、ｎ種類のデジタル選択データが発生するこ
とになり、Ａ／Ｄ変換すべきアナログ信号がｎ種類のア
ナログ信号（選択回路出力）と逐次ｎ回比較されること
になるのである。即ちこの逐次比較型Ａ／Ｄコンバータ
は、固定のｎビット分解能を持っているのである。
２分割した接続点電位Ｖｄｄ／２を選択するデータとし
て選択回路に印加され、この時この接続点において得ら
れたアナログ信号Ｖｄｄ／２とＡ／Ｄ変換すべきアナロ
グ信号のレベル差をコンパレータによって比較する。そ
の後、コンパレータの比較結果に基づいて、Ａ／Ｄ変換
すべきアナログ信号のレベルが選択回路から出力される
アナログ信号レベルＶｄｄ／２よりも大なる場合、電圧
Ｖｄｄ／２以上を与える２°−１本の直列抵抗回路網を
２分割した接続点電位３Ｖｄｄ／４を選択するデータと
してデジタル選択データは選択回路に印加され、この時
この接続点において得られたアナログ信号３Ｖｄｄ／４
とＡ／Ｄ変換すべきアナログ信号のレベル差がコンパレ
ータによって比較される。また反対に、Ａ／Ｄ変換すべ
きアナログ信号のレベルが選択回路から出力されるアナ
ログ信号レベルＶｄｄ／２よりも小なる場合、電圧Ｖｄ
ｄ／２以下を与える２ｍ−１本の直列抵抗回路網を２分
割した接続点電位Ｖｄｄ／４を選択するデータとしてデ
ジタル選択データは選択回路に印加され、同様にこの接
続点において得られたアナログ信号Ｖｄｄ／４とＡ／Ｄ
変換すべきアナログ信号のレベル差がコンパレータによ
って比較きれる。つまり上述した動作を繰り返す様なデ
ータとして前記デジタル選択データは所定の回路から発
生するのである。詳しくは、ｎビットのデジタル選択デ
ータならば、ｎ種類のデジタル選択データが発生するこ
とになり、Ａ／Ｄ変換すべきアナログ信号がｎ種類のア
ナログ信号（選択回路出力）と逐次ｎ回比較されること
になるのである。即ちこの逐次比較型Ａ／Ｄコンバータ
は、固定のｎビット分解能を持っているのである。
こうしてコンパレータから得られた「１」又は「０」の
ｎ個の比較結果は、ｎビットのシフトレジスタの下位ビ
ットから上位ビットへ比較類に１ビツトづつシフトされ
る。これよりＡ／Ｄ変換用のサンプリング周期において
サンプリングされた、Ａ／Ｄ変換すべきアナログ信号は
、シフトレジスタに蓄積きれているｎビットのデジタル
データに変換されたことになるのである。
ｎ個の比較結果は、ｎビットのシフトレジスタの下位ビ
ットから上位ビットへ比較類に１ビツトづつシフトされ
る。これよりＡ／Ｄ変換用のサンプリング周期において
サンプリングされた、Ａ／Ｄ変換すべきアナログ信号は
、シフトレジスタに蓄積きれているｎビットのデジタル
データに変換されたことになるのである。
ここで上述した選択回路の入力は、上述の２゜本の直列
抵抗回路網における各抵抗の接続点全てと接続諮れてお
り、こうして該選択回路は、これ等２°本の直列抵抗回
路網の任意の接続点における所定電圧を選択出力してい
た（特開昭６０−１２６７０３号参照）。
抵抗回路網における各抵抗の接続点全てと接続諮れてお
り、こうして該選択回路は、これ等２°本の直列抵抗回
路網の任意の接続点における所定電圧を選択出力してい
た（特開昭６０−１２６７０３号参照）。
（八）発明が解決しようとする課題
しかしながら前記従来の技術の場合、選択回路の各入力
を、２°木の直列抵抗回路網における各抵抗の接続点全
てと接続していることから、該選択回路を構成する素子
数が多い故に、該選択回路の構成は複雑となってしまっ
ている。この結果、該選択回路を含む従来の逐次比較型
Ａ／Ｄコンバータを１チツプに内蔵した場合、チップ面
積の小型化が困難となり、或は予め限られたチップ面積
内で従来の逐次比較型Ａ／Ｄコンバータを構成する場合
、有効に使える他のチップ面積が少なくなって、該Ａ／
Ｄコンバータ以外の何らかの構成を犠牲にしたり、１チ
ツプにおける集積度が低下したりする等の問題点があっ
た。
を、２°木の直列抵抗回路網における各抵抗の接続点全
てと接続していることから、該選択回路を構成する素子
数が多い故に、該選択回路の構成は複雑となってしまっ
ている。この結果、該選択回路を含む従来の逐次比較型
Ａ／Ｄコンバータを１チツプに内蔵した場合、チップ面
積の小型化が困難となり、或は予め限られたチップ面積
内で従来の逐次比較型Ａ／Ｄコンバータを構成する場合
、有効に使える他のチップ面積が少なくなって、該Ａ／
Ｄコンバータ以外の何らかの構成を犠牲にしたり、１チ
ツプにおける集積度が低下したりする等の問題点があっ
た。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決する為になされた逐次比較
型Ａ／Ｄコンバータであり、 複数の抵抗が直列接続された直列抵抗回路網と、 該直列抵抗回路網の一端に第１の基準電圧を印加させる
為の第１のスイッチ回路と、 前記直列抵抗回路網の他端に第２の基準電圧を印加させ
る為に設けられ、前記第１のスイッチ回路と同一動作す
る第２のスイッチ回路と、前記直列抵抗回路網の一端に
第２の基準電圧を印加させる為に設けられ、前記第１及
び第２のスイッチ回路と相補的に動作する第３のスイッ
チ回路と、 前記直列抵抗回路網の他端に第１の基準電圧を印加させ
る為に設けられ、前記第１及び第２のスイッチ回路と相
補的に動作すると共に前記第３のスイッチ回路と同一動
作する第４のスイッチ回路と、 前記直列抵抗回路網の一端及び中間接続点間における、
該中間接続点を含む各抵抗の接続点と接続されるか、或
は前記直列抵抗回路網の他端及び前記中間接続点間にお
ける、該中間接続点を含む各抵抗の接続点と接続され、
前記直列抵抗回路網の中間接続点の電圧を初期選択する
選択回路と、該選択回路から逐次出力される第１のアナ
ログ信号、及びＡ／Ｄ変換すべき第２のアナログ信号を
逐次レベル比較するコンパレータと、前記選択回路にて
初期選択された前記直列抵抗回路網の中間接読点の電圧
に基づく前記コンパレータの比較結果を判定し、判定結
果に基づいて、第１及び第２のスイッチ回路、第３及び
第４のスイッチ回路の駆動状態を制御するスイッチ制御
回路と、 前記コンパレータから得られる比較結果が順次蓄積され
、前記選択回路が前記直列抵抗回路網の一端及び中間接
続点間、又は他端及び中間接続点間における各抵抗の所
定の接続点の電圧を選択出力すべく、蓄積結果が前記選
択回路に帰還される蓄積回路と、 を備えたことを特徴とする。
型Ａ／Ｄコンバータであり、 複数の抵抗が直列接続された直列抵抗回路網と、 該直列抵抗回路網の一端に第１の基準電圧を印加させる
為の第１のスイッチ回路と、 前記直列抵抗回路網の他端に第２の基準電圧を印加させ
る為に設けられ、前記第１のスイッチ回路と同一動作す
る第２のスイッチ回路と、前記直列抵抗回路網の一端に
第２の基準電圧を印加させる為に設けられ、前記第１及
び第２のスイッチ回路と相補的に動作する第３のスイッ
チ回路と、 前記直列抵抗回路網の他端に第１の基準電圧を印加させ
る為に設けられ、前記第１及び第２のスイッチ回路と相
補的に動作すると共に前記第３のスイッチ回路と同一動
作する第４のスイッチ回路と、 前記直列抵抗回路網の一端及び中間接続点間における、
該中間接続点を含む各抵抗の接続点と接続されるか、或
は前記直列抵抗回路網の他端及び前記中間接続点間にお
ける、該中間接続点を含む各抵抗の接続点と接続され、
前記直列抵抗回路網の中間接続点の電圧を初期選択する
選択回路と、該選択回路から逐次出力される第１のアナ
ログ信号、及びＡ／Ｄ変換すべき第２のアナログ信号を
逐次レベル比較するコンパレータと、前記選択回路にて
初期選択された前記直列抵抗回路網の中間接読点の電圧
に基づく前記コンパレータの比較結果を判定し、判定結
果に基づいて、第１及び第２のスイッチ回路、第３及び
第４のスイッチ回路の駆動状態を制御するスイッチ制御
回路と、 前記コンパレータから得られる比較結果が順次蓄積され
、前記選択回路が前記直列抵抗回路網の一端及び中間接
続点間、又は他端及び中間接続点間における各抵抗の所
定の接続点の電圧を選択出力すべく、蓄積結果が前記選
択回路に帰還される蓄積回路と、 を備えたことを特徴とする。
（＊）作用
本発明は、直列抵抗回路網の各接続点に得られる電圧を
任意に選択出力していた選択回路の従来の構成を、簡単
化するのに好適な、逐次比較型Ａ／Ｄコンバータであっ
て、以下の如く有効である。即ち前記（ニ）項記載の構
成において、第１及び第２のスイッチ回路、又は第３及
び第４のスイッチ回路が相補的に動作している初期状態
で、選択回路が直列抵抗回路網の中間接続点における電
圧を選択し、この電圧が第１のアナログ信号として該選
択回路から出力されると、この第１のアナログ信号及び
Ａ／Ｄ変換すべき第２のアナログ信号がコンパレータに
よってレベル比較される。
任意に選択出力していた選択回路の従来の構成を、簡単
化するのに好適な、逐次比較型Ａ／Ｄコンバータであっ
て、以下の如く有効である。即ち前記（ニ）項記載の構
成において、第１及び第２のスイッチ回路、又は第３及
び第４のスイッチ回路が相補的に動作している初期状態
で、選択回路が直列抵抗回路網の中間接続点における電
圧を選択し、この電圧が第１のアナログ信号として該選
択回路から出力されると、この第１のアナログ信号及び
Ａ／Ｄ変換すべき第２のアナログ信号がコンパレータに
よってレベル比較される。
換言すれば、Ａ／Ｄ変換すべき第２のアナログ信号のレ
ベルが、直列抵抗回路網の中間接続点電位を中心に、該
直列抵抗回路網の一端側か或は他端側の何れに在るのか
を示す比較結果「１．又は「０」を、該コンパレータは
出力する。そして該コンパレータの比較結果がスイッチ
制御回路に印加されると、該スイッチ制御回路はコンパ
レータの比較結果を判定し、この判定結果に基づいて、
第１及び第２のスイッチ回路、又は第３及び第４のスイ
ッチ回路の相補的動作を制御するためのスイッチ制御信
号を出力する。これより、第１及び第２のスイッチ回路
、又は第３及び第４のスイッチ回路の相補的動作が、そ
のまま継続されたり、或は切り換えられたりする。この
結果、その後において、直列抵抗回路網中の一端及び中
間接続点間における、該中間接続点を含む各抵抗の接続
点、或は直列抵抗回路網中の他端及び中間接続点間にお
ける、該中間接続点を含む各抵抗の接続点、の何れかと
接続されている選択回路が、コンパレータの比較結果を
蓄積する蓄積回路の蓄積データによって制御される。従
って、直列抵抗回路網の一端及び中間接続点間、又は他
端及び中間接続点間に生じる電圧レベル範囲内において
、選択回路からレベルの異なる第１のアナログ信号が逐
次出力され、第１及び第２のアナログ信号のレベルがコ
ンパレータによって逐次比較され、該コンパレータによ
る比較結果が、最初の比較結果に続いて蓄積回路に順次
蓄積される。こうして該蓄積回路に蓄積きれたデジタル
データが第２のアナログ信号のＡ／Ｄ変換結果となるの
である。
ベルが、直列抵抗回路網の中間接続点電位を中心に、該
直列抵抗回路網の一端側か或は他端側の何れに在るのか
を示す比較結果「１．又は「０」を、該コンパレータは
出力する。そして該コンパレータの比較結果がスイッチ
制御回路に印加されると、該スイッチ制御回路はコンパ
レータの比較結果を判定し、この判定結果に基づいて、
第１及び第２のスイッチ回路、又は第３及び第４のスイ
ッチ回路の相補的動作を制御するためのスイッチ制御信
号を出力する。これより、第１及び第２のスイッチ回路
、又は第３及び第４のスイッチ回路の相補的動作が、そ
のまま継続されたり、或は切り換えられたりする。この
結果、その後において、直列抵抗回路網中の一端及び中
間接続点間における、該中間接続点を含む各抵抗の接続
点、或は直列抵抗回路網中の他端及び中間接続点間にお
ける、該中間接続点を含む各抵抗の接続点、の何れかと
接続されている選択回路が、コンパレータの比較結果を
蓄積する蓄積回路の蓄積データによって制御される。従
って、直列抵抗回路網の一端及び中間接続点間、又は他
端及び中間接続点間に生じる電圧レベル範囲内において
、選択回路からレベルの異なる第１のアナログ信号が逐
次出力され、第１及び第２のアナログ信号のレベルがコ
ンパレータによって逐次比較され、該コンパレータによ
る比較結果が、最初の比較結果に続いて蓄積回路に順次
蓄積される。こうして該蓄積回路に蓄積きれたデジタル
データが第２のアナログ信号のＡ／Ｄ変換結果となるの
である。
以上より、選択回路と接続される、直列抵抗回路網中の
抵抗の接続点の数は、該直列抵抗回路網を構成する全抵
抗数の半分でよく、ゆえに、本発明の逐次比較型Ａ／Ｄ
コンバータの構成は簡単となる。
抵抗の接続点の数は、該直列抵抗回路網を構成する全抵
抗数の半分でよく、ゆえに、本発明の逐次比較型Ａ／Ｄ
コンバータの構成は簡単となる。
（へ〉実施例
本発明の詳細を図示の実施例により具体的に説明する。
図面は本発明の逐次比較型Ａ／Ｄコンバータを示す回路
図であり、この図面について、符号及び構成を説明する
と、（１）は２１−２本だけ直列接続された抵抗値Ｒの
抵抗、（２−１）（２−２）は抵抗値Ｒ／２のシフト抵
抗であり、これ等２１−２本の抵抗（１）及びシフト抵
抗（２−１）（２−２）によって２′本の直列抵抗回路
網（３）が構成される。（４−１）（４−２）は抵抗値
Ｒの抵抗であり、これ等の抵抗（４−１）（４−２）は
夫々前記抵抗（２−１）（２−２）の一端に直列接続さ
れる。そして後述する様に、前記直列抵抗回路網（３）
及び前記抵抗（４−１）の組み合わせ、或は前記直列抵
抗回路網（３）及び前記抵抗（４−２）の組み合わせの
何れかが、択一的に選択される様になっている。
図であり、この図面について、符号及び構成を説明する
と、（１）は２１−２本だけ直列接続された抵抗値Ｒの
抵抗、（２−１）（２−２）は抵抗値Ｒ／２のシフト抵
抗であり、これ等２１−２本の抵抗（１）及びシフト抵
抗（２−１）（２−２）によって２′本の直列抵抗回路
網（３）が構成される。（４−１）（４−２）は抵抗値
Ｒの抵抗であり、これ等の抵抗（４−１）（４−２）は
夫々前記抵抗（２−１）（２−２）の一端に直列接続さ
れる。そして後述する様に、前記直列抵抗回路網（３）
及び前記抵抗（４−１）の組み合わせ、或は前記直列抵
抗回路網（３）及び前記抵抗（４−２）の組み合わせの
何れかが、択一的に選択される様になっている。
（５）はＰ型ＭＯ９−ＦＥＴ（第１のスイッチ回路であ
って、以下Ｐ−ＭＯ８と称す）であり、該Ｐ−ＭＯ８（
５）のドレイン・ソース路は前記抵抗（４−１）と直列
接続されており、且つ該Ｐ−ＭＯ３（５）のドレイン・
ソース路の一端には第１の基準電圧ｖ。が印加さレル。
って、以下Ｐ−ＭＯ８と称す）であり、該Ｐ−ＭＯ８（
５）のドレイン・ソース路は前記抵抗（４−１）と直列
接続されており、且つ該Ｐ−ＭＯ３（５）のドレイン・
ソース路の一端には第１の基準電圧ｖ。が印加さレル。
（６）ハＮｕ！Ｍ ＯＳ −Ｆ ＥＴ（第２のスイッチ
回路であって、以下Ｎ−ＭＯ８と称す）であり、該Ｎ−
ＭＯ５（６）のドレイン・ソース路は前記抵抗（２−２
）と直列接続されており、且つ該Ｎ−ＭＯ８（６＞のド
レイン・ソース路の一端は接地（第２の基準電圧）され
る。（７）はＮ−ＭＯＳ（第３のスイッチ回路）であり
、該Ｎ−ＭＯ８（７）のドレイン・ソース路は前記抵抗
（２−１）と直列接続され、且つ該Ｎ−ＭＯ８（７）の
ドレイン・ソース路の一端は接地される。更に（８）は
Ｐ−ＭＯＳ（第４のスイッチ回路）であり、該Ｐ−ＭＯ
８（８）のドしイン・ソース路は前記抵抗（４−２）と
直列接続きれ、且つ該Ｐ−ＭＯ８（８）のドレイン・ソ
ース路の一端には基準電圧Ｖ□が印加されている。そし
て前記Ｐ−ＭＯ５（５）及び前記Ｎ−ＭＯ５（６）は、
各ゲートを制御されることによって、同一動作を行なう
、同様に、前記Ｎ−ＭＯ８（７）及び前記Ｐ−ＭＯ８（
８）も、各ゲートを制御されることによって同一動作を
行なう、更に、前記Ｐ−ＭＯＳ（５）及び前記Ｎ−ＭＯ
３（６）の組み合わせと、前記Ｎ−ＭＯ３（７）及び前
記Ｐ−ＭＯ８（８）の組み合わせは、夫々相補的動作を
行なう様になされている。
回路であって、以下Ｎ−ＭＯ８と称す）であり、該Ｎ−
ＭＯ５（６）のドレイン・ソース路は前記抵抗（２−２
）と直列接続されており、且つ該Ｎ−ＭＯ８（６＞のド
レイン・ソース路の一端は接地（第２の基準電圧）され
る。（７）はＮ−ＭＯＳ（第３のスイッチ回路）であり
、該Ｎ−ＭＯ８（７）のドレイン・ソース路は前記抵抗
（２−１）と直列接続され、且つ該Ｎ−ＭＯ８（７）の
ドレイン・ソース路の一端は接地される。更に（８）は
Ｐ−ＭＯＳ（第４のスイッチ回路）であり、該Ｐ−ＭＯ
８（８）のドしイン・ソース路は前記抵抗（４−２）と
直列接続きれ、且つ該Ｐ−ＭＯ８（８）のドレイン・ソ
ース路の一端には基準電圧Ｖ□が印加されている。そし
て前記Ｐ−ＭＯ５（５）及び前記Ｎ−ＭＯ５（６）は、
各ゲートを制御されることによって、同一動作を行なう
、同様に、前記Ｎ−ＭＯ８（７）及び前記Ｐ−ＭＯ８（
８）も、各ゲートを制御されることによって同一動作を
行なう、更に、前記Ｐ−ＭＯＳ（５）及び前記Ｎ−ＭＯ
３（６）の組み合わせと、前記Ｎ−ＭＯ３（７）及び前
記Ｐ−ＭＯ８（８）の組み合わせは、夫々相補的動作を
行なう様になされている。
ここで抵抗値Ｒ／２の前記シフト抵抗（２−１）（２−
２）を設けた理由は、前記Ｐ−ＭＯ３（５）及び前記Ｎ
−Ｍ ＯＳ （６）の組み合わせ、又は前記Ｎ−ＭＯ
８（７）及び前記Ｐ−ＭＯ８（８）の組み合わせの何れ
が駆動きれている状態であっても、前記直列抵抗回路網
（３）の各接続点に生じる電圧を同一にシフトでき、該
直列抵抗回路網（３〉において希望する同一の各接続点
電位が得られるからである。更に抵抗値Ｒの抵抗（４−
１）（４−２）は、前記直列抵抗回路網（３）及び前記
抵抗（４−１）の組み合わせ、又は前記直列抵抗回路網
〈３）及び前記抵抗（４−２）の組み合わせの両端に、
基準電圧Ｖ□及び接地間の一定電位差を与えるために設
けられている。
２）を設けた理由は、前記Ｐ−ＭＯ３（５）及び前記Ｎ
−Ｍ ＯＳ （６）の組み合わせ、又は前記Ｎ−ＭＯ
８（７）及び前記Ｐ−ＭＯ８（８）の組み合わせの何れ
が駆動きれている状態であっても、前記直列抵抗回路網
（３）の各接続点に生じる電圧を同一にシフトでき、該
直列抵抗回路網（３〉において希望する同一の各接続点
電位が得られるからである。更に抵抗値Ｒの抵抗（４−
１）（４−２）は、前記直列抵抗回路網（３）及び前記
抵抗（４−１）の組み合わせ、又は前記直列抵抗回路網
〈３）及び前記抵抗（４−２）の組み合わせの両端に、
基準電圧Ｖ□及び接地間の一定電位差を与えるために設
けられている。
（９）は選択回路である。ここで前記直列抵抗回路網（
３）の中間接続点Ａ及び該直列抵抗回路網（３）の一端
Ｂの間に在る、該中間接続点Ａを含む前記抵抗（１）（
２−２）の各接続点に対して、該選択回路（９）の入力
は接続されている。また該選択回路（９）は内部に、後
述のｎビットのデジタル選択データをデコードするデコ
ーダ（図示せず）を有しており、即ち該選択回路（９）
は、前記直列抵抗回路網（３）のＡ及びＢ点間における
所定の接続点電位を該デコーダ出力に基づいて選択し、
第１のアナログ信号として出力する（但し、該選択回路
（９）は、前記直列抵抗回路網（３）の中間接続点Ａに
おける電圧を初期選択するものとする）。
３）の中間接続点Ａ及び該直列抵抗回路網（３）の一端
Ｂの間に在る、該中間接続点Ａを含む前記抵抗（１）（
２−２）の各接続点に対して、該選択回路（９）の入力
は接続されている。また該選択回路（９）は内部に、後
述のｎビットのデジタル選択データをデコードするデコ
ーダ（図示せず）を有しており、即ち該選択回路（９）
は、前記直列抵抗回路網（３）のＡ及びＢ点間における
所定の接続点電位を該デコーダ出力に基づいて選択し、
第１のアナログ信号として出力する（但し、該選択回路
（９）は、前記直列抵抗回路網（３）の中間接続点Ａに
おける電圧を初期選択するものとする）。
（１０）はコンパレータであり、該コンパレータ（１０
）の−（反転入力）端子には、前記選択回路（９）から
出力される第１のアナログ信号が印加され、該コンパレ
ータ＜１０）の＋（非反転入力）端子には、Ａ／Ｄ変換
の対象となる第２のアナログ信号が印加され、そして両
アナログ信号がレベレ比較きれる。詳しくは、第１のア
ナログ信号〉第２のアナログ信号の時、該コンパレータ
（１０）からは「０」の比較結果が得られ、また第１の
アナログ信号く第２のアナログ信号の時、該コンパレー
タ（１０）からはｒｌ」の比較結果が得られる。
）の−（反転入力）端子には、前記選択回路（９）から
出力される第１のアナログ信号が印加され、該コンパレ
ータ＜１０）の＋（非反転入力）端子には、Ａ／Ｄ変換
の対象となる第２のアナログ信号が印加され、そして両
アナログ信号がレベレ比較きれる。詳しくは、第１のア
ナログ信号〉第２のアナログ信号の時、該コンパレータ
（１０）からは「０」の比較結果が得られ、また第１の
アナログ信号く第２のアナログ信号の時、該コンパレー
タ（１０）からはｒｌ」の比較結果が得られる。
（１１）はスイッチ制御回路であり、該スイッチ制御回
路（１１）には、前記直列抵抗回路網（３）の中間接続
点Ａの電位（第１のアナログ信号）と第２のアナログ信
号とのレベル比較によって得られる前記コンパレータ（
１０）の「１．又は「Ｏ４のレベル比較結果が印加゛き
れる。そして該スイッチ制御回路（１１）からは、前記
コンパレータ（１０）出力に基づいて、前記Ｐ −Ｍ
ＯＳ （５）（８）及び前記Ｎ−ＭＯ５（６）（７）の
動作状態を制御する為のスイッチ制御信号が出力される
。具体的には、前記コンパレータ（１０）による比較結
果が１１」の時、前記Ｎ−ＭＯ８（７）及び前記Ｐ−Ｍ
Ｏ８（８）をオンする為の「１」のスイッチ制御信号が
、該スイッチ制御回路り１１）から出力され、また前記
コンパレータ（１０）による比較結果が「０」の時、前
記Ｐ−ＭＯ８（５）及び前記Ｎ−ＭＯ８（６）をオンす
る為の１０」のスイッチ制御信号が、該スイッチ制御回
路（１１）から出力される。尚、該スイッチ制御回路（
１１）は、前記コンパレータ＜１０）の初期出力を受け
ると、常時ｒ１」又は「０」のスイッチ゛制御信号を出
力するものである。また該スイッチ制御回路（１１）の
初期出力はｒ□、であるとする。
路（１１）には、前記直列抵抗回路網（３）の中間接続
点Ａの電位（第１のアナログ信号）と第２のアナログ信
号とのレベル比較によって得られる前記コンパレータ（
１０）の「１．又は「Ｏ４のレベル比較結果が印加゛き
れる。そして該スイッチ制御回路（１１）からは、前記
コンパレータ（１０）出力に基づいて、前記Ｐ −Ｍ
ＯＳ （５）（８）及び前記Ｎ−ＭＯ５（６）（７）の
動作状態を制御する為のスイッチ制御信号が出力される
。具体的には、前記コンパレータ（１０）による比較結
果が１１」の時、前記Ｎ−ＭＯ８（７）及び前記Ｐ−Ｍ
Ｏ８（８）をオンする為の「１」のスイッチ制御信号が
、該スイッチ制御回路り１１）から出力され、また前記
コンパレータ（１０）による比較結果が「０」の時、前
記Ｐ−ＭＯ８（５）及び前記Ｎ−ＭＯ８（６）をオンす
る為の１０」のスイッチ制御信号が、該スイッチ制御回
路（１１）から出力される。尚、該スイッチ制御回路（
１１）は、前記コンパレータ＜１０）の初期出力を受け
ると、常時ｒ１」又は「０」のスイッチ゛制御信号を出
力するものである。また該スイッチ制御回路（１１）の
初期出力はｒ□、であるとする。
こうして前記Ｐ−ＭＯ８（５）及びＮ−ＭＯＳ（７）の
ゲートは、前記スイッチ制御回路（１１）から得られる
スイッチ制御信号によって制御され、また前記Ｎ−ＭＯ
３（６）及びＰ−ＭＯＳ（８）のゲートは、インバータ
（１２）を介したスイッチ制御信号によって制御される
ことになる。
ゲートは、前記スイッチ制御回路（１１）から得られる
スイッチ制御信号によって制御され、また前記Ｎ−ＭＯ
３（６）及びＰ−ＭＯＳ（８）のゲートは、インバータ
（１２）を介したスイッチ制御信号によって制御される
ことになる。
〈１３〉は蓄積回路であり、該蓄積回路（１３）には、
前記コンパレータ（１０）から得られるｎビットの比較
結果が印加される。ここで該蓄積回路（１３）は、カウ
ンタ（図示せず）とｎビット構成のシフトレジスタ（図
示せず）と選択データ発生回路（図示せず）を内蔵して
いるものとする。即ち、まずカウンタは、前記コンパレ
ータ（１０）からの比較結果を受けて該コンパレータ（
１０）による比較回数（最大１回）をカウントする。ま
たシフトレジスタは、前記コンパレータ（１０）から得
られる「１」又は「０．の比較結果を、ＬＳＢからＭＳ
Ｂ側へ１ビツトづつシフトしながら蓄積する。モしてカ
ウンタのカウント結果及びシフトレジスタのＬＳＢ（下
位１ビツト）に蓄積されているデータに基づいて、選択
データ発生回路からｎビットのデジタル選択データが発
生する。ゆえに上述した様に、このｎビットのデジタル
選択データは、前記選択回路（９）にフィードバックさ
れて、該選択回路（９）内部のデコーダによってデコー
ドされ、そして該デコーダのデコード出力によって前記
直列抵抗回路網〈３）のＡ及びＢ点間における所定の接
続点電位が第１のアナログ信号として得られることにな
る。尚、どの様にしてデジタル選択データが発生するか
については、前記（ロ）項の「従来の技術」で述べたの
と同様である。更にこのシフトレジスタに蓄積きれたｎ
ビットのデジタルデータが第２のアナログ信号のＡ／Ｄ
変換結果となる。
前記コンパレータ（１０）から得られるｎビットの比較
結果が印加される。ここで該蓄積回路（１３）は、カウ
ンタ（図示せず）とｎビット構成のシフトレジスタ（図
示せず）と選択データ発生回路（図示せず）を内蔵して
いるものとする。即ち、まずカウンタは、前記コンパレ
ータ（１０）からの比較結果を受けて該コンパレータ（
１０）による比較回数（最大１回）をカウントする。ま
たシフトレジスタは、前記コンパレータ（１０）から得
られる「１」又は「０．の比較結果を、ＬＳＢからＭＳ
Ｂ側へ１ビツトづつシフトしながら蓄積する。モしてカ
ウンタのカウント結果及びシフトレジスタのＬＳＢ（下
位１ビツト）に蓄積されているデータに基づいて、選択
データ発生回路からｎビットのデジタル選択データが発
生する。ゆえに上述した様に、このｎビットのデジタル
選択データは、前記選択回路（９）にフィードバックさ
れて、該選択回路（９）内部のデコーダによってデコー
ドされ、そして該デコーダのデコード出力によって前記
直列抵抗回路網〈３）のＡ及びＢ点間における所定の接
続点電位が第１のアナログ信号として得られることにな
る。尚、どの様にしてデジタル選択データが発生するか
については、前記（ロ）項の「従来の技術」で述べたの
と同様である。更にこのシフトレジスタに蓄積きれたｎ
ビットのデジタルデータが第２のアナログ信号のＡ／Ｄ
変換結果となる。
次に図面の動作について説明する。
まずＰ−ＭＯＳ（５）及びＮ−ＭＯＳ（６）が駆動され
る初期状態において、直列抵抗回路網（３）の中間接続
点Ａにおける電圧が第１のアナログ信号として選択回路
（９）から出力され１．この第１のアナログ信号及びＡ
／Ｄ変換すべき第２のアナログ信号がコンパレータ（１
０）によってレベル比較される。ここでコンパレータ（
１０）出力が’ｌｉ（’）場合、即ち第１のアナログ信
号（中間接続点電位）く第２のアナログ信号の条件を満
たした場合、現在の状態では、選択回路（９）によって
選択可能な電圧がこの中間接続点電位以下の電圧である
ことから、Ｐ−ＭＯＳ（５）及びＮ−ＭＯＳ（６）に代
わってＮ−ＭＯＳ（７）及びＰ−ＭＯＳ（８）をオンし
なければならない。
る初期状態において、直列抵抗回路網（３）の中間接続
点Ａにおける電圧が第１のアナログ信号として選択回路
（９）から出力され１．この第１のアナログ信号及びＡ
／Ｄ変換すべき第２のアナログ信号がコンパレータ（１
０）によってレベル比較される。ここでコンパレータ（
１０）出力が’ｌｉ（’）場合、即ち第１のアナログ信
号（中間接続点電位）く第２のアナログ信号の条件を満
たした場合、現在の状態では、選択回路（９）によって
選択可能な電圧がこの中間接続点電位以下の電圧である
ことから、Ｐ−ＭＯＳ（５）及びＮ−ＭＯＳ（６）に代
わってＮ−ＭＯＳ（７）及びＰ−ＭＯＳ（８）をオンし
なければならない。
そこでコンパレータ（１０）から出力きれた比較結果「
１」はスイッチ制御回路（１１）に印加され、該スイッ
チ制御回路（１１）からはｒｌ、のスイッチ制御信号が
発生する。従ってＰ−ＭＯＳ（５）及びＮ−ＭＯＳ（６
）に代わってＮ−ＭＯＳ（７）及びＰ−ＭＯＳ（８）が
オンし、選択回路（９）によって中間接続点電位以上の
電圧が選択可能となる。これより直列抵抗回路網（３〉
のＡ及びＢ点間の各抵抗の接続点に生じる任意の電圧の
中で、ｎ−１種類の第１のアナログ信号が選択回路（９
）から出力され、ｎビットのデジタルデータが蓄積回路
（１３）内部のシフトレジスタに蓄積される。
１」はスイッチ制御回路（１１）に印加され、該スイッ
チ制御回路（１１）からはｒｌ、のスイッチ制御信号が
発生する。従ってＰ−ＭＯＳ（５）及びＮ−ＭＯＳ（６
）に代わってＮ−ＭＯＳ（７）及びＰ−ＭＯＳ（８）が
オンし、選択回路（９）によって中間接続点電位以上の
電圧が選択可能となる。これより直列抵抗回路網（３〉
のＡ及びＢ点間の各抵抗の接続点に生じる任意の電圧の
中で、ｎ−１種類の第１のアナログ信号が選択回路（９
）から出力され、ｎビットのデジタルデータが蓄積回路
（１３）内部のシフトレジスタに蓄積される。
これより第２のアナログ信号をＡ／Ｄ変換したｎピット
のデジタルデータが得られることになる。
のデジタルデータが得られることになる。
以上より、選択回路（９）の各入力を、直列抵抗回路網
（３）の抵抗（２−１＞の一端及び中間接続点Ａ間にお
ける該中間接続点Ａを含む各抵抗の接続点、或は直列抵
抗回路網（３）の抵抗（２−２）の一端又は中間接続点
Ａ間における該中間接続点Ａを含む各抵抗の接続点の何
れかと接続すればよく、これより選択回路（９）を構成
する素子数の削減に起因して、該選択回路（９）の構成
が簡単となる。ゆえにこの構成の選択回路（９）を含む
逐次比較型Ａ／Ｄフンバータを１チツプに内蔵した場合
、チップ面積の小型化が可能となり、更に予め限られた
チップ面積内で、この逐次比較型Ａ／Ｄコンバータを構
成する場合、他のチップ面積を有効に使え、１チツプに
おける集積度が向上することになる。
（３）の抵抗（２−１＞の一端及び中間接続点Ａ間にお
ける該中間接続点Ａを含む各抵抗の接続点、或は直列抵
抗回路網（３）の抵抗（２−２）の一端又は中間接続点
Ａ間における該中間接続点Ａを含む各抵抗の接続点の何
れかと接続すればよく、これより選択回路（９）を構成
する素子数の削減に起因して、該選択回路（９）の構成
が簡単となる。ゆえにこの構成の選択回路（９）を含む
逐次比較型Ａ／Ｄフンバータを１チツプに内蔵した場合
、チップ面積の小型化が可能となり、更に予め限られた
チップ面積内で、この逐次比較型Ａ／Ｄコンバータを構
成する場合、他のチップ面積を有効に使え、１チツプに
おける集積度が向上することになる。
（ト）発明の効果
本発明によれば、選択回路の各入力を、直列抵抗回路網
の一端又は中間接続点間における該中間接続点を含む各
抵抗の接続点、或は直列抵抗回路網の他端又は中間接続
点間における該中間接続点を含む各抵抗の接続点の何れ
かと接続すればよく、これより選択回路を構成する素子
数の削減に起因して、該選択回路の構成が簡単となる。
の一端又は中間接続点間における該中間接続点を含む各
抵抗の接続点、或は直列抵抗回路網の他端又は中間接続
点間における該中間接続点を含む各抵抗の接続点の何れ
かと接続すればよく、これより選択回路を構成する素子
数の削減に起因して、該選択回路の構成が簡単となる。
ゆえにこの構成の選択回路を含む逐次比較型Ａ／Ｄコン
バータを１チツプに内蔵した場合、チップ面積の小型化
が可能となり、更に予め限られたチップ面積内でこの逐
次比較型Ａ／Ｄコンバータを構成する場合、他のチップ
面積を有効に使え、１チツプにおける集積度が向上する
ことになる等の利点が得られる。
バータを１チツプに内蔵した場合、チップ面積の小型化
が可能となり、更に予め限られたチップ面積内でこの逐
次比較型Ａ／Ｄコンバータを構成する場合、他のチップ
面積を有効に使え、１チツプにおける集積度が向上する
ことになる等の利点が得られる。
図面は本発明の逐次比較型Ａ／Ｄコンバータを示す回路
図である。 、（３）・・・直列抵抗回路網、 （５）（８）・・・
Ｐ−ＭＯＳ、 （６）（７）・・・Ｎ−ＭＯＳ、 （９
）・・・選択回路、（１０）・・・コンパレータ、（１
１）・・・スイッチ制御回路、 （１３〉・・・蓄積回
路。
図である。 、（３）・・・直列抵抗回路網、 （５）（８）・・・
Ｐ−ＭＯＳ、 （６）（７）・・・Ｎ−ＭＯＳ、 （９
）・・・選択回路、（１０）・・・コンパレータ、（１
１）・・・スイッチ制御回路、 （１３〉・・・蓄積回
路。
Claims (2)
- （１）複数の抵抗が直列接続された直列抵抗回路網と、 該直列抵抗回路網の一端に第１の基準電圧を印加させる
為の第１のスイッチ回路と、 前記直列抵抗回路網の他端に第２の基準電圧を印加させ
る為に設けられ、前記第１のスイッチ回路と同一動作す
る第２のスイッチ回路と、 前記直列抵抗回路網の一端に第２の基準電圧を印加させ
る為に設けられ、前記第１及び第２のスイッチ回路と相
補的に動作する第３のスイッチ回路と、 前記直列抵抗回路網の他端に第１の基準電圧を印加させ
る為に設けられ、前記第１及び第２のスイッチ回路と相
補的に動作すると共に前記第３のスイッチ回路と同一動
作する第４のスイッチ回路と、 前記直列抵抗回路網の一端及び中間接続点間における、
該中間接続点を含む各抵抗の接続点と接続されるか、或
は前記直列抵抗回路網の他端及び前記中間接続点間にお
ける、該中間接続点を含む各抵抗の接続点と接続され、
前記直列抵抗回路網の中間接続点の電圧を初期選択する
選択回路と、該選択回路から逐次出力される第１のアナ
ログ信号、及びＡ／Ｄ変換すべき第２のアナログ信号を
逐次レベル比較するコンパレータと、 前記選択回路にて初期選択された前記直列抵抗回路網の
中間接続点の電圧に基づく前記コンパレータの比較結果
を判定し、判定結果に基づいて、第１及び第２のスイッ
チ回路、第３及び第４のスイッチ回路の駆動状態を制御
するスイッチ制御回路と、 前記コンパレータから得られる比較結果が順次蓄積され
、前記選択回路が前記直列抵抗回路網の一端及び中間接
続点間、又は他端及び中間接続点間における各抵抗の所
定の接続点の電圧を選択出力すべく、蓄積結果が前記選
択回路に帰還される蓄積回路と、 を備えたことを特徴とする逐次比較型Ａ／Ｄコンバータ
。 - （２）前記直列抵抗回路網の両端に、電圧レベルをシフ
トする為のシフト抵抗を直列接続したことを特徴とする
請求項（１）記載の逐次比較型Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP836989A JPH02189030A (ja) | 1989-01-17 | 1989-01-17 | 逐次比較型ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP836989A JPH02189030A (ja) | 1989-01-17 | 1989-01-17 | 逐次比較型ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189030A true JPH02189030A (ja) | 1990-07-25 |
Family
ID=11691319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP836989A Pending JPH02189030A (ja) | 1989-01-17 | 1989-01-17 | 逐次比較型ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274643A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 信号変換回路 |
-
1989
- 1989-01-17 JP JP836989A patent/JPH02189030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274643A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 信号変換回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914547B1 (en) | Triple resistor string DAC architecture | |
| US6268817B1 (en) | Digital-to-analog converter | |
| US5619203A (en) | Current source driven converter | |
| JPH0525409B2 (ja) | ||
| JP3857450B2 (ja) | 逐次比較型アナログ・ディジタル変換回路 | |
| US7295142B2 (en) | Digital-to-analog converter with short integration time constant | |
| JP4299419B2 (ja) | デジタルアナログ変換回路 | |
| US6181265B1 (en) | Non-linear digital-to-analog converter | |
| US6094154A (en) | Analog-to-digital converter | |
| US6154165A (en) | Variable clock rate, variable bit-depth analog-to-digital converter | |
| US6927723B2 (en) | A/D converter and A/D conversion method | |
| JPH07106969A (ja) | アナログ／デジタル変換器 | |
| US6154164A (en) | Variable clock rate analog-to-digital converter | |
| US6999016B2 (en) | D/A converter and semiconductor device | |
| JPH02189030A (ja) | 逐次比較型ａ／ｄコンバータ | |
| US6741192B2 (en) | A/D conversion method for serial/parallel A/D converter, and serial/parallel A/D converter | |
| US5160930A (en) | Reference voltage generating circuit, and A/D and D/A converters using the same | |
| US4803461A (en) | R-2R type D/A converter circuit | |
| US6703960B2 (en) | Analog-to-digital converter | |
| JPH07106967A (ja) | アナログ・デジタル変換器 | |
| US5489905A (en) | Merged decoding circuit for analog-to-digital flash conversion | |
| US20080309538A1 (en) | Digital/analog converting driver and method | |
| EP0660529B1 (en) | Digital/analog converting circuit | |
| KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
| JP2877983B2 (ja) | Ａ／ｄコンバータ回路 |