JPH01316948A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH01316948A
JPH01316948A JP63149727A JP14972788A JPH01316948A JP H01316948 A JPH01316948 A JP H01316948A JP 63149727 A JP63149727 A JP 63149727A JP 14972788 A JP14972788 A JP 14972788A JP H01316948 A JPH01316948 A JP H01316948A
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JP
Japan
Prior art keywords
pads
integrated circuit
level
power supply
gnd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63149727A
Other languages
English (en)
Inventor
Yasunori Suyama
須山　康則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP63149727A priority Critical patent/JPH01316948A/ja
Publication of JPH01316948A publication Critical patent/JPH01316948A/ja
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にこの半導体集積回
路を搭載した集積回路パッケージの外部接続端子に接続
する素子２回路を定常的に選択したり、その端子のレベ
ルを常に安定させることを必要とする半導体集積回路に
関する。
〔従来の技術〕
従来の半導体集積回路では、インバータ等の素子でその
出力レベルを変えて、外部接続端子に接続する素子１回
路を選択していた。通常は外部接続端子に接続した素子
２回路を定常的に選択することは少ないが、小さなシス
テムにおいては素子２回路を定常的に選択することもあ
った。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、インバータ等の素子
で出力レベルを変えているので、外部接続端子にノイズ
が出て誤動作する場合がある。また、ユーザーによって
はこれを防止するために外部接続端子（特にリセット端
子）を電源レベルまたはＧＮＤレベルに固定している場
合もある。
〔課題を解決するための手段〕
本発明の半導体集積回路は、電源、ＧＮＤの供給を受け
るパッド、回路動作用のパッドの他にマスクパターンの
形状により、電源レベルまたはＧＮＤレベルのいずれか
をとるパッドを有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の上面図であり、集積回路チ
ップ上のマスクパターン層のなかのアルミニウムを示す
。
パッドｌと電源配線２０間、またはパッド１とＧＮＤ配
線３の間に接続用マスクパターン４を配置することによ
り、パッド１を電源レベルまたはＧＮＤレベルにする。
パッド１と集積回路パッケージの内部接続端子をポンデ
ィング線により接続することにより、パッドｌの電源レ
ベルまたはＧＮＤレベルを集積回路パッケージの外部接
続端子へ出力する。第１図では、パッド１が３個あり、
接続用マスクパターン４は破線の位置にも配置できるた
め８通りの出力状態を得ることができる。
一般に、パッド数をｎ個とすると２″通りの出力状態が
得られる。
また、このパッドに与えられた電源レベルまたはＧＮＤ
レベルを集積回路パッケージの外部接続端子へ出力する
ために、第２図に示すようにパッド１と集積回路パッケ
ージの内部接続端子５とをポンディング線６によって接
続する。
〔発明の効果〕
以上説明したように本発明は、半導体集積回路上にマス
クパターンの形状により、電源レベルまたはＧＮＤレベ
ルのいずれかをとるパッドをｎ個設けることにより、集
積回路パッケージの外部接続端子に２″通りの出力状態
を得ることができ、プリント基板等に実装した素子１回
路の選択に利用できる効果がある。
また、半導体集積回路上に品種展開（例えば、半導体集
積回路の一部分を変更して他の品種を作る）を行うため
に設けたパッドがある場合、そのレベルを不安定にさせ
ないために本発明を適用し、電源レベルまたはＧＮＤレ
ベルに固定することもできる。
パッドと内部接続端子との接続を示した図である。
１・・・・・・パッド、２・・・・・・電源配線、３・
・・・・・ＧＮＤ配線、４・・・・・・接続用マスクパ
ターン、５・・・・・・内部接続端子、６・・・・・・
ポンディング線。
代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. 　電源レベル、接地レベルの供給を受けるパッド、回路
    動作用のパッドの他に、マスクパターンの形状により電
    源レベルまたは接地レベルのいずれかをとるパッドを有
    することを特徴とする半導体集積回路。
JP63149727A 1988-06-17 1988-06-17 半導体集積回路 Pending JPH01316948A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63149727A JPH01316948A (ja) 1988-06-17 1988-06-17 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63149727A JPH01316948A (ja) 1988-06-17 1988-06-17 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH01316948A true JPH01316948A (ja) 1989-12-21

Family

ID=15481490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63149727A Pending JPH01316948A (ja) 1988-06-17 1988-06-17 半導体集積回路

Country Status (1)

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JP (1) JPH01316948A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222351A (ja) * 2005-02-14 2006-08-24 Seiko Instruments Inc 半導体装置およびその製造方法

Cited By (1)

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