JP2006222351A - 半導体装置およびその製造方法 - Google Patents

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peripheral
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English (en)
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Hiroyuki Masuko
裕之 増子
Yutaka Sato
豊 佐藤
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Seiko Instruments Inc
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Seiko Instruments Inc
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Abstract

要約書
【課題】 周回電源配線を経由して静電ノイズを電源へ回避するパターンを有する半導体チップを、現在実装されているパッケージと異なるパッケージに実装して半導体チップ内にワイヤボンドされない無接続電源用パッドが生じると、半導体装置の高ノイズ耐性が低下するという問題が発生する。
【解決手段】 無接続電源用パッドへ周回電源配線から静電ノイズが回避されないように、無接続電源用パッドと周回電源配線を接続する周回電源接続配線を切断する。
【選択図】 図１

Description

本発明は、半導体チップへ外部より侵入する静電気等に起因する高い電圧の電気ノイズ（以後、静電ノイズと称する）から、半導体チップを保護するためのノイズ破壊防止手段を有する半導体装置に関する。更に詳しくは、半導体チップの配線パターンによるノイズ破壊防止手段を有する半導体装置に関する。
半導体装置は、多種多様な装置に組み込まれて市場において大量に利用されている非常に有用な装置である。それ故に半導体装置は、組み込まれる機器に応じた多種多様なパッケージを有している。
（半導体装置の製造方法の概略）
半導体装置の一般的な製造方法を図７の概略製造フローを用いて説明する。本明細書で説明する半導体装置は、Ｐ型半導体基板を用い、基板電位は低電位の電源電圧ＶＳＳとしている場合を説明する。当然、Ｎ型半導体基板を用い基板電位を高電位の電源電圧ＶＤＤとして説明することもできるが、本発明の作用及び効果は、基板電位の取り方に拘わらず同様の効果が得られることは明白であるので、以後Ｐ型半導体基板を用いて説明する。
半導体装置を製造するには、先ずウエハ状のP型半導体基板にチップ状の半導体チップ１Ａをアレイ状に形成し（製造前工程Ｘ）、次に利用形態に合ったパッケージに実装して半導体装置を製造する（製造後工程Ｙ）。図８に半導体装置のパッケージ例として、代表的な樹脂パッケージAに実装された半導体装置の平面透視図を示した。パッケージAに実装するには、先ずＰ型半導体基板に形成された半導体チップ１Ａを個々に切り離す（図７ダイシングA）。次に図６（ａ）に示した金属製のリードフレーム７１のチップタブ３A上に図８の半導体チップ１Ａを接着固定する（図７ダイボンドB）。次に、半導体チップ１A表面に設けられ、電力を供給したり、電気信号を入出力したりする、金属で形成されたボンディングパッド１０とリードフレーム７Aのワイヤリード５やタブリード３１及びタブ釣３２を金属製のボンディングワイヤ６を用いて接続し（図７ワイヤボンドC）、半導体チップ１A全体をモールド樹脂２Aで封止し（図７モールドD）、リードフレーム７Aのワイヤリード５やタブリード３１をリードフレーム７Aのフレーム枠７１から切離し外形を整形し（図７外形整形Ｅ）、半導体装置を検査して良品を市場に出荷する（図７出荷検査Ｆ）。パッケージＡのチップタブ３Ａはタブリード３１とタブ釣３２と一体に成形されており、チップタブ３Ａ、タブリード３１及びタブ釣３２にボンディングワイヤ６によりワイヤボンドされる複数のボンディングパッド１０は電源電圧ＶＳＳに接続される。複数のボンディングパッド１０の効果について後ほど詳しく説明する。
図５に、前述の製造方法で製造された半導体装置の断面を示す。半導体チップ１Aの外形寸法は、半導体装置の機能や性能により決定されるので、半導体チップの１Ａの外周に形成されるボンディングパッド１０同士の間隔である回路幅Ｌ３は、半導体チップ１Aにより決定される。ワイヤー長Ｌ２は、ボンディングワイヤ６が半導体チップ１Aの縁に接触しないループ形状を保持出来る様に最小値が決定される。モールドマージンＬ１は、半導体チップ１Aを湿気等から保護できるように最小値が決定させる。従って，モールド樹脂２Aのモールド幅ＬＴの最小値は、モールドマージンＬ１、ワイヤー長Ｌ２、回路幅Ｌ３により決定される。特に、高信頼性が強く望まれる半導体装置においては、モールドマージンＬ１を十分取ることが大切である。
（従来技術の高ノイズ耐性改善手段）
MOSトランジスタを用いた半導体装置では、ボンディングパッド１０を介して外部から半導体装置へ侵入する静電ノイズにより、半導体チップ１Ａに含まれる内部回路４の入力インターフェースや出力インターフェースとなるMOSトランジスタが破壊され、半導体装置が使用不可能となるノイズ破壊問題が発生する。このノイズ破壊問題は、静電ノイズにより、前記インターフェースとなるMOSトランジスタの薄いゲート酸化膜や、トランジスタのドレイン端子に形成されるＰＮ接合が破壊され、MOSトランジスタが機能を失うという問題である。
従来の半導体装置では、前記ノイズ破壊問題を改善するために、図３に示すよう、ボンディングパッド１０と前記インターフェースとなるMOSトランジスタの中間に入力保護回路２３を設けた高ノイズ耐性改善手段を有する半導体装置が提案されている（例えば、特許文献１参照。）。
図３では、従来の半導体装置の入力保護回路２３に関する回路を、信号用パッドＩＮ１を例として示した。図３は、信号用パッドＩＮ１と内部回路４のインターフェースとなるPMOSトランジスタ２７及びNMOSトランジスタ２８と入力保護回路２３の接続関係を表した従来技術の高ノイズ耐性改善回路図である。信号用パッドＩＮ１は、入力保護回路２３を介して内部回路４に信号用パッドIN1から入力される入力信号ＳＩＮは、入力保護回路２３を介してPMOSトランジスタ２７とNMOSトランジスタ２８のゲート端子へ伝達される。入力保護回路２３に含まれる第1保護抵抗２５と第２保護抵抗２６の接続点に保護ダイオード２４のカソード端子が接続されている。保護ダイオード２４のアソード端子は保護回路電源配線を介して電源電圧ＶＳＳに接続されている。前記トランジスタのゲート耐圧ＶＧは、前記トランジスタのゲート酸化膜厚ＴＧなどで決まる。例えば、ゲート酸化膜厚ＴＧを１０ｎｍとすると、ゲート耐圧ＶＧは１０Ｖ前後になる。半導体装置の高電位の電源電圧VDDを３Ｖとし、低電位の電源電圧ＶＳＳを０Ｖすると、通常、入力信号ＳＩＮは、ゲート耐圧ＶＧより低い３Ｖ（電源電圧ＶＤＤ）から０Ｖ（電源電圧ＶＳＳ）の間で与えられるので、前記トランジスタが破壊されることはない。入力保護回路２３を備えない半導体装置において、静電ノイズに起因して、ゲート耐圧ＶＧより高い例えば１００Ｖの高電圧ノイズＶＮが信号用パッドＩＮ１に侵入すると、前記トランジスタは破壊される。しかし、図３のように入力保護回路２３を備えた半導体装置においては、ゲート耐圧ＶＧより高い例えば１００Ｖの高電圧ノイズＶＮが信号用パッドＩＮ１に侵入しても、入力保護回路２３に含まれる保護ダイオード２４が高電圧ノイズＶＮを回避するので、前記トランジスタが破壊することはない。保護ダイオード２４の高電圧ノイズＶＮ回避動作は、次のような保護ダイオード２４の働きによる。高電圧ノイズＶＮが電源電圧VDDより高い場合（ＶＮ＝１００Ｖ）は、保護ダイオード２４がブレークダウンして高電圧ノイズＶＮを、保護回路電源配線１２を介して、電源用パッドＶＳＳ１を経て電源電圧ＶＳＳへ回避する。高電圧ノイズＶＮが電源電圧VＳＳより低い場合（ＶＮ＝−１００Ｖ）は、保護ダイオード２４は順方向電流を流し高電圧ノイズＶＮを、保護回路電源配線１２を介して、電源用パッドＶＳＳ１を経て電源電圧ＶＳＳへ回避する。従って、保護ダイオード２４と電源用パッドＶＳＳ１を接続する保護回路電源配線１２の配線長は、短い方が高ノイズ耐性の改善に有効である。なお、入力保護回路２３に含まれる第１保護抵抗２５と第２保護抵抗２６は、入力信号ＳＩＮの応答速度等を低下させない範囲で大きい方が高ノイズ耐性の改善に有効である。また、保護ダイオード２４の代わりにMOSトランジスタを有する入力保護回路２３を用いて、高ノイズ耐性を改善することができる。
図４は、図８の半導体チップ１Aのパッド周辺部２０の拡大模式図である。半導体チップ１Aは、ボンディングパッド１０近傍に周回電源配線８が設けられている。周回電源配線８は静電ノイズを回避できるように配線幅が十分太い低インピーダンスの電源用配線となっている。電源用パッドＶＳＳ１、電源用パッドＶＳＳ２及び電源用パッドＶＳＳ３は、周回接続電源配線を介して周回電源配線８に接続されている。従来技術の半導体装置において、信号用パッドIN1から侵入した高電圧ノイズVNは、保護ダイオード２４の働きで保護回路電源配線１２、周回電源配線８、周回接続電源配線９及び電源用パッドVSS2と電源用配線パターンを経由し、ボンディングワイヤ６を介して半導体チップ１A外の電源電圧VSSへ回避され、内部回路は破壊することなく保護される。
（従来技術の電源配線インピーダンス改善手段）
一方、半導体装置は、半導体装置製造技術の微細化が進むとともにトランジスタ等の電子素子を大規模に集積するようになった。その結果、前記電子素子に電力を供給する電源用配線が細く長くなり前記電源配線インピーダンスが増大し、前記電子素子に必要な電力を十分に供給することが困難になり、半導体装置の機能や動作に不具合が発生するという電源配線のインピーダンス増加問題が発生してきた。更に、前記電源配線のインピーダンス増加は、高電圧ノイズＶＮを電源電圧ＶＳＳへ回避することの障害になることは言うまでも無い。
従来の半導体装置として、前記インピーダンス増加問題を改善するために、同一の電源用配線に接続する電源用パッドを複数設けた半導体装置が提案されている（例えば、特許文献２参照。）。
以下、この従来技術の半導体装置を、図８を用いて説明する。
図８の従来技術の半導体装置は、半導体チップ１Ａが、タブリード３１に加えて二つのタブ釣３２を有するチップタブ３Ａ上にダイボンドされて、半導体チップ１A表面に設けられた複数のボンディングパッド１０は、ワイヤリード５、タブリード３１やタブ釣３２とボンディングワイヤ６で電気的に接続されている。一方、半導体チップ１５内に設けられた電源用パッドＶＳＳ１，電源用パッドＶＳＳ２及び電源用パッドＶＳＳ３から周回電源配線８を経てリードフレーム７を介して内部回路４に接続されている。内部回路４には、図８に図示されていない信号用配線や電源電圧ＶＤＤ及び電源電圧ＶＳＳの電源用配線が設けられている。半導体チップ１Ａは、ボンディングパッド１０から信号や電源電圧ＶＤＤや電源電圧ＶＳＳを得て、機能を全うする。図示されていない多数のサブ回路からなる内部回路４には、信号を各サブ回路へ伝達する信号配線や電源電圧を各サブ回路に供給する電源用配線が網目に様に形成されている。電源電圧ＶＳＳについては、電源用パッドＶＳＳ１はタブリード３１から、電源用パッドＶＳＳ２及び電源用パッドＶＳＳ３はタブリード３１と同電位のタブ釣３２から半導体チップ１Aへ供給され、ボンディングパッド１０の近傍に配置された周回電源配線８と周回電源接続配線９を介して互いに接続されている。従って、電源用配線パターンが網目の様に形成されているために、電源配線インピーダンスが大幅に改善されることは明らかである。
（従来技術のまとめ）
以上、説明したように従来技術によると、適切な電源用配線パターンを半導体チップに形成することにより、入力保護回路を備えて静電ノイズ耐性が高く、複数の電源用パッドを備えて低インピーダンスで電力を供給することができる信頼性の高い半導体装置が実現できる。
特開平４ー１０５３５７号公報 特開昭６１−１２１４５０号公報
図２に2種類のパッケージを示す。図２（ａ）は、従来技術を用いて半導体チップ１Ａを実装しているパッケージＡの平面寸法図であり、図２（ｂ）は、パッケージＡより小さいパッケージＢの平面寸法図である。パッケージＡとパッケージＢの平面寸法は、縦寸法は同サイズであるが、パッケージＢの横寸法はパッケージＡの横寸法より小型である。図６（ａ）は、従来技術の半導体装置のパッケージＡに利用されるリードフレーム７Ａの平面図であり、図６（ｂ）は、パッケージＢに利用されるリードフレーム７Ｂの平面図である。リードフレーム７Ｂは、市場の要求に応じて小型のパッケージＢに利用できるように、ワイヤリード５の間隔を狭めタブ釣３２を切除してリードフレーム７Ａの横寸法を縮小している。
さて、これらのパッケージの実装された場合のノイズ耐性について見ると、周回電源配線８に周回接続電源配線９を介して接続されている複数の電源用パッドを有する半導体チップ１Aを、パッケージＡに実装する限り、前述のように信頼性の高い半導体装置を実現できる。然るに、半導体チップ１Ａをタブ釣３２のないパッケージＢに実装すると、電源用パッドＶＳＳ２と電源用パッドＶＳＳ３がワイヤボンドされず無接続電源用パッドが生じる。前記無接続電源用パッドが生じると、入力保護回路２３で回避された高電圧ノイズＶＮは、電源用パッドＶＳＳ２から高電圧ノイズＶＮを外部電源へ回避できない。例えば、信号用パッドＩＮ１に侵入した高電圧ノイズＶＮは周回電源配線８、内部電源配線１１を経由して内部回路４を通過し、電源用パッドＶＳＳ１や電源用パッドＶＤＤ３を経て高電圧ノイズＶＮを外部電源へ回避することになる。これにより、内部回路４の電源用配線に接するMOSトランジスタが破壊することが起こる。従って、半導体チップ１Ａ内にワイヤボンドされない無接続電源用パッドがあると、反って半導体装置の高ノイズ耐性が低下するという問題が発生する。パッドレイアウトを含めて半導体チップを設計変更すると、前述の高ノイズ耐性が低下するという問題は回避できるが、設計変更による製品化の遅れや半導体製造にかかわるコストの増加は避けられない。更に、設計変更には往々にして不測のミスが発生しやすい。
これらの問題を解決して、既存の半導体チップ１Ａを新たなパッケージに短期間に低コストで適用させることが本発明の目的である。
前述の課題を解決するために、半導体チップの電源用配線パターンの1部が切断された半導体装置およびその製造方法を取った。
(手段１）
周回電源配線と、内部電源配線を介して同電位に接続される複数の電源用パッドと、信号用パッドと、前記信号用パッドおよび内部回路の間に接続されるとともに保護回路電源配線を介して前記周回電源配線に接続された入力保護回路とからなり、ワイヤボンドされる第１の電源用パッドは、第１の周回電源接続配線を介して前記周回電源配線と接続され、ワイヤボンドされない第２の電源用パッドの第２の周回電源接続配線は切断されている半導体チップを有する半導体装置とした。
(手段２）
ワイヤボンドされない電源用パッドに接続される周回電源接続配線を、第１の配線切断手段を用いて切断したパッド形成マスクを作成する工程と、前記パッド形成マスクを用いてワイヤボンドされない前記電源用パッドを、周回電源配線から分離する工程とを有する半導体装置の製造方法とした。
(手段３）
複数の電源用パッドが周回電源接続配線を介して周回電源配線と接続された半導体装置において、第２の配線切断手段を用いて前記周回電源接続配線の１本あるいは複数本を切断して、前記複数の電源用パッドのうちのワイヤボンドされない電源用パッドを前記周回電源配線から分離する半導体装置の製造方法とした。
本発明によれば、短期間で実施できるミスの生ずることの無い僅かな変更により周回電源接続配線のうちの１本あるいは複数本が切断された半導体チップは、ワイヤボンドされない電源用パッドが周回電源配線から分離されるので、入力保護回路の回避する高電圧ノイズＶＮ等を、内部回路を経由させずに、周回電源配線を通じてワイヤボンドされている電源用パッドを経て外部放電させることにより、高ノイズ耐性を損なうことなく、多様な実装形態に対応することができる。更に、切断された周回電源接続配線を有する半導体チップは、周回電源接続配線が切断されていない半導体チップの製造装置、治具、テストプログラムをほとんど変更することなしに利用できるので、本発明の半導体装置のコストに与える効果は大きい。
本発明は、信頼性を下げず低コストで短時間に市場が要求するパッケージに実装した半導体装置及びその製造方法を提供することにある。
図１は、本発明実施例による半導体装置の平面透視図である。図1の半導体装置は、後ほど詳細にその製造方法を説明するが、半導体チップ１Ａの外形寸法、パッド位置、機能及び性能を変更せずに、僅かにパターンが修正された半導体チップ１ＢをパッケージＢに実装したものである。半導体チップ１Ｂは、従来技術のパッケージＡより小さいパッケージＢに実装されるので、図６（ｂ）に示したタブ釣３１のないリードフレーム７Ｂのチップタブ３Ｂにダイボンドされている。半導体チップ１の信号用パッドＩＮ１、信号用パッドＩＮ２、信号用パッドＩＮ３及び信号用パッドＯＵＴに隣接して、図１に示していない入力保護回路２３（図３）が設けられている。電源用パッドＶＤＤは電源電圧ＶＤＤが印加されるワイヤリード５にボンディングワイヤ６を介してワイヤボンドされ、電源用パッドＶＳＳ１は電源電圧ＶＳＳが印加されるタブリード３１にボンディングワイヤ６を介してワイヤボンドされている。電源用パッドＶＳＳ２と電源用パッドＶＳＳ３は、タブ釣３２が設けられていないので、ワイヤボンドされていない。即ち、電源用パッドＶＳＳ２と電源用パッドＶＳＳ３は、無接続電源用パッドである。一方、電源用パッドＶＳＳ１、電源用パッドＶＳＳ２及び電源用パッドＶＳＳ３は、内部回路４を介して内部電源配線１１で同電位に接続されている。また、電源用パッドＶＳＳ１は、周回電源接続配線９を介して周回電源配線８に接続している。電源用パッドＶＳＳ２と電源用パッドＶＳＳ３は、周回電源接続配線９が切断された切断された周回電源接続配線９１が設けられているので周回電源配線８に接続していない。
図１の半導体装置において、信号用パッドＩＮ２から侵入する静電ノイズは、図示されて入力保護２３の働きで電源用パッドＶＳＳ１から電源電圧ＶＳＳへ回避される。また、信号用パッドＩＮ１から侵入する静電ノイズは、図示されて入力保護２３の働きで周回電源配線８へ回避されるが、切断された周回電源接続配線９１を持つ電源用パッドＶＳＳ２から内部回路４へ導かれることなく低インピーダンスの周回電源配線８を経由して電源用パッドＶＳＳ２から電源電圧ＶＳＳへ回避される。従って、半導体チップ１Ｂは半導体チップ１Ａと異なり、無接続電源用パッドが生じても内部回路４へ静電ノイズを伝えることがなく、高ノイズ耐性の低下が生じない。
次に、半導体チップ１Ｂの製造方法を説明する。無接続電源用パッドを周回電源配線８から分離するには、無接続電源用パッドに隣接する周回電源接続配線９の全部若しくは一部を切断する切断手段を用いて、半導体チップ１Ｂに切断された周回接続配線９１を形成する。
切断された周回接続配線９１を形成した半導体チップ１Ｂを製造する第１の切断手段は、周回接続配線９を形成した半導体チップ１Ａを製造するパッド形成マスクＡを作成するマスクデータから、ワイヤボンドされない無接続電源用パッドに接続した周回電源接続配線９の全データもしくはデータの一部を除去して、切断された周回接続配線９１付のパッド形成マスクＢを作成する（マスクデータ操作手段）。
切断された周回接続配線９１を形成した半導体チップを製造する第２の切断手段は、レーザビーム等の高エネルギビームを用いてパッド形成マスクＡのワイヤボンドされない電源用パッドに接続した周回電源接続配線９の全パターンもしくはパターンの一部を除去してした切断された周回接続配線９１付のパッド形成マスクＢを作成（高エネルギビーム切断手段）する。半導体チップ１Ｂは、パッド形成マスクＢを用いて無接続電源用パッドを周回電源配線８から分離する。
切断された周回接続配線９１を形成した半導体チップ１Ｂを製造する第１の切断手段は、パッケージＢに実装されると無接続電源用パッドになる電源用パッドＶＳＳ２と電源用パッドＶＳＳ３が、周回電源接続配線９を介して周回電源配線８と接続されて製造された半導体チップ１Ａにおいては、レーザビーム等の高エネルギビームを用いて無接続電源用パッドの周回電源接続配線９を切断し、無接続電源用パッドと周回電源配線８を分離した切断された周回接続配線９１を形成した半導体チップ１Ｂを製造する。
以上述べたように半導体チップ１Aの製造環境下で、前記切断手段を使って半導体チップ１Bを製造ことは極めて僅かな修正により実現できるし、ミスが発生しないことは明白である。また、切断された周回接続配線９１を形成した半導体チップ１Ｂの製造に当たり、切断された周回接続配線９１を形成しない半導体チップ１Ａの製造前工程の製造装置、プローブカード等の製造治具や検査プログラムを変更することなしに半導体チップ１Ｂの製造利用することができる。
本明細書では、保護ダイオード２４を用いた入力保護回路２３を例として実施例を説明したが、保護ダイオード２４の代わりにMOSトランジスタを用いた入力保護回路を利用しても、本実施例の効果と同様な効果が得られる。
なお、ボンディングパッド１０と周回電源配線８と周回電源接続配線９は同一の金属で同一の工程で形成すると、高ノイズ耐性改善と電源インピーダンス改善効果が一層高まる。
高価であるが、オリジナリティを満し易いカスタム半導体装置を電子機器に利用する場合は、電子機器の仕様や実装形態に合わせて半導体装置の仕様や実装形態を決定し、半導体チップのパッドレイアウトを設計し、半導体チップの内部回路のレイアウト設計を行っている。一方、安価であるが、オリジナリティを満し難いスタンダード半導体装置を利用する場合は、スタンダード半導体装置の仕様や実装形態に合わせて、電子機器の仕様や実装形態を設計する。従って、電子機器製造業者は電子機器の性能とコストによりカスタム半導体装置かスタンダード半導体装置を選定する。
本発明を利用すると、短期間の僅かな設計変更による周回電源接続配線のみ異なる類似の半導体チップを用いて、信頼性を損なうことなく半導体チップと実装形態の整合性を高めることができるので、既存の半導体チップをより多様な実装形態に実装することが可能になる。その上、利用可能な実装形態を増加させて、量産効果により半導体装置のコストを大幅に下げることができる。
本発明実施例の半導体装置の平面透視図である。 半導体装置の一般的なパッケージの平面寸法図である。 従来技術の半導体装置の入力保護回路図である。 従来技術の半導体装置の信号用パッド周辺拡大模式図である。 従来技術のリードフレームの平面図である。 半導体装置の平面図である。 半導体装置の一般的な概略製造フローである。 従来技術の半導体装置の平面透視図である。
符号の説明
１Ａ 半導体チップ
１Ｂ 半導体チップ
２Ａ パッケージＡ
２Ｂ パッケージＢ
３Ａ チップタブ
３Ｂ チップタブ
４ 内部回路
５ ワイヤリード
６ ボンディングワイヤ
７ リードフレーム
８ 周回電源配線
９ 周回電源接続配線
１０ ボンディングパッド
１１ 内部電源配線
１２ 保護回路電源配線
２０ パッド周辺部
２１ 信号用パッド配線
２２ 信号伝達配線
２３ 入力保護回路
２４ 保護ダイオード
２５ 第1保護抵抗
２６ 第2保護抵抗
２７ PMOSトランジスタ
２８ NMOSトランジスタ
３１ タブリード
３２ タブ釣
４１ 信号処理回路
７Ａ リードフレーム
７Ｂ リードフレーム
７１ リードフレーム枠
９１ 切断された周回電源接続配線
IN、IN1、IN2、OUT1、OUT2 信号用パッド
VSS1、VSS2、VSS3 電源電圧VSSの電源用パッド
VDD1 電源電圧VDDの電源用パッド
VDD 高電位の電源電圧
VSS 低電位の電源電圧
VN 高電圧ノイズ
VG トランジスタのゲート耐圧
SIN 入力信号
LT モールド幅
L1 モールドマージン
L2 ワイヤー長
L3 回路幅
TG ゲート酸化膜厚

Claims (7)

  1. 周回電源配線と、内部電源配線を介して同電位に接続される複数の電源用パッドと、信号用パッドと、前記信号用パッドおよび内部回路の間に接続されるとともに保護回路電源配線を介して前記周回電源配線に接続された入力保護回路とからなり、ワイヤボンドされる第１の電源用パッドは、第１の周回電源接続配線を介して前記周回電源配線と接続され、ワイヤボンドされない第２の電源用パッドの第２の周回電源接続配線は切断されている半導体チップを有する半導体装置。
  2. ワイヤボンドされない電源用パッドに接続される周回電源接続配線を、第１の配線切断手段を用いて切断したパッド形成マスクを作成する工程と、前記パッド形成マスクを用いてワイヤボンドされない前記電源用パッドを、周回電源配線から分離する工程とを有する半導体装置の製造方法。
  3. 複数の電源用パッドが周回電源接続配線を介して周回電源配線と接続された半導体装置において、第２の配線切断手段を用いて前記周回電源接続配線の１本あるいは複数本を切断して、前記複数の電源用パッドのうちのワイヤボンドされない電源用パッドを前記周回電源配線から分離する半導体装置の製造方法
  4. 前記第１の配線切断手段が、前記周回電源接続配線のデータをマスクデータから取り除く、マスクデータ操作手段である請求項２に記載の半導体装置の製造方法。
  5. 前記第１の配線切断手段が、高エネルギビームを用いたビーム切断手段である請求項２に記載の半導体装置の製造方法。
  6. 前記第２の配線切断手段が、高エネルギビームを用いたビーム切断手段である請求項３に記載の半導体装置の製造方法。
  7. 前記第２の配線切断手段が、機械的な切削による切断手段である請求項３に記載の半導体装置の製造方法。
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