JPWO2003105226A1 - 半導体装置 - Google Patents

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    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

半導体チップ(22)内の回路部ごとにバスバー(21d)を分離して接続することにより、前記回路部ごとに電源を供給することができ、さらにインナリード(21b)のピッチに無関係にバスバー(21d)へ接続できる特徴を生かして、パッド(22a)のピッチをインナリード(21b)のピッチより小さくしたり、パッド(22a)を千鳥配置にするなどして、電源用のパッド(22a)を増やしたり、従来電源用に使用していたリード(21a)を信号用などに利用することができる。

Description

技術分野
本発明は、バスバーまたはリング状バスバーを利用した半導体装置に関し、特に、半導体チップのレイアウトとバスバーまたはリング状バスバーとの配置に関する。
背景技術
多層配線基板を使用したBGA(Ball Grid Array)型半導体装置については、例えば、特開2002−190488号公報や特開2002−270723号公報にその記載があり、従来100ピン以上の多ピン半導体装置として採用されてきたが、微細加工を施した多層配線基板はコストが高く、トータルコストパフォーマンスが低かった。
また、単層の配線を有するテープ配線基板を使用したCSP(Chip Size Package)型半導体装置については、例えば、特開平11−54658号公報にその記載があり、従来チップサイズとほぼ同等の小型の半導体装置として採用されてきたが、電源/GNDなどのための共通電極を形成することが困難な構成であるために、半導体チップの電極の数に応じて外部端子が多くなるという問題があった。したがって、チップ電極数の増加と、多ピン化に伴うパッケージ外形の大型化がトレードオフの関係にあり、チップ電極数に対する制約が大きく、トータルコストパフォーマンスが低かった。
これら従来のBGA/CSPと比較して、トータルコストパフォーマンスが優れた半導体装置の構造について発明者は検討した。
また、本出願人は、発明した結果に基づいて第1の観点「複数のリードの先端が繋がっている」、第2の観点「複数のリードとチップとの間に、電源またはGNDに接続するバーを設ける」という観点で調査した。その結果、第1の観点では特開平9−252072号公報(第20段落、図8、図9)、第2の観点では特開平11−168169号公報(第61段落、図3)があった。しかしながらこれらの文献では、現在IC(Integrated Circuit)の高機能化に伴う外部端子の多ピン化にはBGA,CSPが適していると言われているが、それを低コスト高品質で多ピンに対応するという本願が課題としているところの検討がなされていない。また、内部電源電圧の引き回し配線の電源ドロップ問題とパッケージの組み合わせに関する検討もなされていない。
本発明の目的は、コストパフォーマンスを高くする半導体装置を提供することにある。
また、本発明のその他の目的は、小型化を図る半導体装置を提供することにある。
また、本発明のその他の目的は、製品出荷までにかかる時間(TAT:Turn Around Time)を短くする半導体装置を提供することにある。
また、本発明のその他の目的は、多ピン化を図る半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本発明は、主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、前記半導体チップの周囲に配列された複数のインナリードと、前記複数のインナリードのそれぞれに一体に形成された複数のアウタリードと、前記複数の電極および複数のインナリードのそれぞれと接続する複数のボンディングワイヤと、前記半導体チップ、複数のインナリード、複数のボンディングワイヤを封止する樹脂封止体とを有するものであり、前記複数のインナリードと前記複数のボンディングワイヤが接続する部分は千鳥状に配置されており、前記複数のインナリードと前記複数のボンディングワイヤが接続する部分は、前記樹脂封止体の内部に封止された基板上に接着層を介して固定されている。
また、本発明は、第1電位と第2電位との間に電流経路を有するトランジスタを含んで構成される第1回路部と、第3電位と第4電位との間に電流経路を有するトランジスタを含んで構成される第2回路部と、前記第1回路部へ前記第1電位を供給する第1パッドと、前記第1回路部へ前記第2電位を供給する第2パッドと、前記第2回路部へ前記第3電位を供給する第3パッドと、前記第2回路部へ前記第4電位を供給する第4パッドと、前記第1及び第2回路部を含むチップと、複数のインナーリードとの間に配置され、前記第1回路部へ前記第1電位を供給する第1リードとを有するものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
さらに、以下の実施の形態において、その構成要素(要素ステップなども含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態1の半導体装置は、樹脂封止型で、かつリードフレーム1を用いて組み立てられたものであり、本実施の形態1ではこの半導体装置の一例として、比較的ピン数の多いQFP(Quad Flat Package)6を取り上げて説明する。
まず、図1に示すQFP6の構成について説明すると、半導体チップ2の周囲に延在する複数のインナリード1bと、半導体チップ2が搭載され、かつそれぞれのインナリード1bの先端部と接合されたテープ部材5と、半導体チップ2の主面2bに形成された表面電極であるパッド2aとこれに対応するインナリード1bとを電気的に接続するボンディング用のワイヤ4と、半導体チップ2と複数のワイヤ4とテープ部材5とを樹脂封止して形成された封止部(樹脂封止体ともいう)3と、インナリード1bに連なり、かつ封止部3から4方向の外部に突出した外部端子である複数のアウタリード1cとからなり、このアウタリード1cが、ガルウィング状に曲げ加工されている。
さらに、QFP6では、テープ部材5が各インナリード1bの主面であるワイヤ接続面1fに接合されており、インナリード1bの上側にテープ部材5が配置されている。このテープ部材5は、インナリード1b列に対応した形状のものであり、したがって、QFP6では、テープ部材5が四角形を成している。
また、テープ部材5は、絶縁性のものであり、このテープ部材5に形成された接着層5aを介して各インナリード1bの先端部と接合している。接着層5aは、例えば、アクリル系の接着剤などから形成されている。
また、テープ部材5は、チップ搭載機能を有しており、半導体チップ2は各インナリード1bの先端部によって囲まれた領域のチップ支持面5bに銀ペースト8を介して固定されている。
したがって、テープ部材5におけるインナリード1bとの接合面5cと反対側の面であるチップ支持面5bに銀ペースト8を介して半導体チップ2が搭載されている。
なお、複数のインナリード1bのうち、半導体チップ2の角部に対応した4つの角部それぞれには、図14に示すようなテープ部材5の中央付近まで延在するコーナリード1gが設けられている。すなわち、半導体チップ2の角部に対応した箇所には、半導体チップ2の各辺ごとに対応して第1の連結部1dで連結された複数のインナリード1b群に隣接してコーナリード1gが配置されている。
したがって、テープ部材5は、この4本のコーナリード1gによっても支持されており、4本のコーナリード1g上にテープ部材5および銀ペースト8を介して半導体チップ2が搭載されている。
また、テープ部材5には、図1および図14に示すように、第1貫通孔5eと第2貫通孔5fとが形成されている。第1貫通孔5eは、各インナリード1bの先端部に隣接してインナリード1bの列方向に沿って形成されている。したがって、四角形のテープ部材5の各辺に対応して4つの第1貫通孔5eが形成されている。
一方、第2貫通孔5fは、QFP6のほぼ中央付近に形成され、図1に示すように半導体チップ2の裏面2cに配置される。
また、各インナリード1bのワイヤ接続面1fには、その内側の先端部から外側に向かった領域に、金線などのワイヤ4を接続するための銀めっき7が被覆されている。したがって、銀めっき7は、テープ部材5より外側の領域まで被覆されていなければならず、ワイヤボンディング可能な範囲まで被覆されている。
これにより、本実施の形態1のQFP6では、各インナリード1bのワイヤ接続面1fにおいて、テープ部材5の外側箇所の銀めっき7が被覆された領域にワイヤ4が接続されている。
なお、QFP6では、テープ部材5上に種々の大きさの半導体チップ2を搭載することが可能であり、図15に示すような範囲で様々の大きさの半導体チップ2を搭載することができる。
そこで、図1が搭載可能な最小のサイズの半導体チップ2を搭載した場合であり、また、図2が搭載可能な最大のサイズの半導体チップ2を搭載した場合である。
このように、本実施の形態1のQFP6では、様々のサイズの半導体チップ2を搭載することが可能であり、図14に示すリードフレーム1の汎用性を高めている。
次に、図3〜図6は、本実施の形態1の変形例のQFP6の構造を示すものである。
図3および図4は、図1のテープ部材5に換えてヒートスプレッダ5dを設けた構造のQFP6を示すものであり、ヒートスプレッダ5dを設けたことにより、放熱性を高めるものである。
なお、図3に示すQFP6では、ヒートスプレッダ5dの表裏両面に接着層5aを設けてこの接着層5aを介してインナリード1bとヒートスプレッダ5dとが接着されており、また、半導体チップ2は、銀ペースト8を介して固定されている。
これに対して、図4に示すQFP6では、銀ペースト8などのダイボンディング材を使用せず、ヒートスプレッダ5dに設けられた接着層5aを介して半導体チップ2を固定している。すなわち、ヒートスプレッダ5dの一方の面に設けられた接着層5aを介してインナリード1bとヒートスプレッダ5dとが接着され、さらに、他方の面に設けられた接着層5aを介して半導体チップ2が固定されている。
また、図5は、各インナリード1bや各アウタリード1cの切断面を除く表面にパラジウムめっき9が被覆されたQFP6である。
また、図6は、図2に示すQFP6において半導体チップ2がテープ部材5より迫り出して搭載されている構造を示すものである。すなわち、テープ部材5がインナリード1bの上側に配置されているため、テープ部材5のさらに上に搭載する半導体チップ2はテープ部材5より大きくても搭載可能となり、テープ部材5より主面2bの大きな半導体チップ2を搭載した構造を示すものである。
次に、本実施の形態1のQFP6の製造方法を、それに用いられるリードフレームの製造方法と合わせて説明する。
まず、図7に示すようなフレーム体1aを準備する。
このフレーム体1aは、薄板状の金属部材であり、搭載される半導体チップ2のパッド2a列に対応して配置された複数のインナリード1bと、これと一体に形成された複数のアウタリード1cと、複数のインナリード1bの先端部を相互に一体に連結する第1の連結部1dと、第1の連結部1dによって連結されたインナリード1bを除き、かつ少なくともQFP6の角部に配置されたインナリード1b(コーナリード1g)を含む他の複数のインナリード1bを相互に一体に連結するとともに第1の連結部1dより内側に配置された第2の連結部1eとを有している。
すなわち、複数のインナリード1bおよびアウタリード1cに加えて、半導体チップ2の1辺に対応した複数のインナリード1bの先端部を連結する第1の連結部1dと、第1の連結部1dより内側のパッケージのほぼ中央において、角部に配置された4本のインナリード1bであるコーナリード1gを連結する第2の連結部1eとを有している。
なお、フレーム体1aは、例えば、銅などによって形成されており、各インナリード1bのワイヤ接続面1fにおいては、それぞれの先端部からワイヤ4との接続が行われる箇所までの領域に銀めっき7が被覆されている。その際、第1の連結部1dにも銀めっき7が被覆されている。
また、図8に示すように、フレーム体1aのワイヤ接続面1fと反対側の面(この面を以降、裏面1kという)には、図7に示すような銀めっき7は被覆されていない。
その後、図9に示すように、複数のインナリード1bのワイヤ接続面1fに対して、複数のインナリード1bの先端部、さらに第1の連結部1dおよび第2の連結部1eと、テープ部材5とを貼り付ける。
すなわち、インナリード1bのワイヤ接続面1fの先端部、第1の連結部1dおよび第2の連結部1eにテープ部材5を貼り付ける。
その際、例えば、テープ部材5に予め設けられた接着層5aを介してフレーム体1aにテープ部材5を貼り付ける。なお、フレーム体1aをその裏面1k側から眺めた構造が図10に示すものである。
その後、複数のインナリード1bの先端部に沿って第1の連結部1dを切断するとともに、第2の連結部1eを切断する。
このようにフレーム体1aにテープ部材5を貼り付けた後に各インナリード1bの先端の切断を行うことにより、リードフレームの製造工程において、リード先端が曲がってリードピッチがずれてワイヤボンディングに悪影響を及ぼし、その結果、リードフレーム製造工程での歩留りが低下するという不具合の発生を防ぐことができる。
なお、第1の連結部1dに係わる切断と第2の連結部1eに係わる切断とを分けて行う。ここでは、図11に示すように、まず、図10に示す第1の連結部1dを切断し、この第1の連結部1dをフレーム体1aから除去して4つの第1貫通孔5eを形成することによって、図12に示すようにそれぞれのインナリード1bの先端部での独立化を図る。
続いて、図13に示すように、図12に示す第2の連結部1eを切断し、この第2の連結部1eをフレーム体1aから除去して第2貫通孔5fを形成することによって、図14に示すようにそれぞれのコーナリード1gの独立化を図る。
なお、第1の連結部1dと第2の連結部1eの切断については、第2の連結部1eを先に切断して除去し、その後、第1の連結部1dの切断を行ってもよく、あるいは第1の連結部1dと第2の連結部1eとの切断を同時に行ってもよい。同時に行うことにより、効率よく切断することができる。
本実施の形態1のリードフレーム1では、4つの角部に配置されたコーナリード1gがテープ部材5の中央近くまで延在しているため、テープ吊り部5gの強度を高めることができるとともに、テープ部材5全体の剛性を高めることができる。これにより、第2の連結部1eの切断時などにおけるテープ部材5のうねりの発生を防ぐことができ、リードフレーム1の製造における歩留り向上を図ることができる。
これにより、テープ部材5の素材が柔らかなものであっても歩留りを低下させることなくリードフレーム1の製造を行うことができる。
その後、テープ部材5のインナリード1bとの接合面5cと反対側の面に半導体チップ2を搭載するダイボンディングを行う。
その際、図1あるいは図2に示すように、例えば、テープ部材5上に銀ペースト8を塗布し、この銀ペースト8によって半導体チップ2を固定する。
その後、半導体チップ2のパッド2aとこれに対応するインナリード1bとをワイヤ4によって接続するワイヤボンディングを行う。
ここでは、ワイヤ4とインナリード1bとのワイヤ接続すなわち2ndボンディングにおいて、図1に示すようにインナリード1bのワイヤ接続面1fのテープ部材5の外側箇所の銀めっき7形成箇所とワイヤ4とを接続する。
その際、本実施の形態1の半導体装置の製造方法では、各インナリード1bのワイヤ接続面1f側にテープ部材5が貼り付けられており、各インナリード1bの上側にテープ部材5が配置されているため、ワイヤボンディング時に各インナリード1bをボンディングステージ上に直接配置することができる。
これにより、ワイヤボンディングの際に超音波や熱を各インナリード1bに対して十分に付与することができる。
その結果、2ndボンディングを確実に行うことができ、2ndボンディングの不良の発生を低減できる。
これにより、QFP6の製造における歩留りを向上できる。
なお、各インナリード1bをボンディングステージ上に直接配置して2ndボンディングを確実に行うことができるため、テープ部材5に、比較的柔らかなアクリル系、ポリイミド系、エポキシ系、ゴム系等の接着材などの接着層5aが形成されていてもよく、この場合であっても2ndボンディングを確実に行うことができる。アクリル系接着材は、安価であるため、リードフレーム1のコストを低減できる。
ワイヤボンディング終了後、半導体チップ2および複数のワイヤ4を封止用樹脂を用いて樹脂封止して封止部3を形成する。
その後、複数のアウタリード1cそれぞれを切断してリードフレーム1から分離するとともに、アウタリード1cを曲げ成形してQFP6の組み立てを終了する。
なお、図15は、図13に示すリードフレーム1における最小チップ搭載エリア17と最大チップ搭載エリア18を示したものであり、さらに、図16は最小の半導体チップ2を搭載してワイヤボンディングを行った構造を示しており、図17は最大の半導体チップ2を搭載してワイヤボンディングを行った構造を示している。
このように本実施の形態1で用いられるリードフレーム1は、種々の大きさの半導体チップ2が搭載可能であり、リードフレーム1の汎用性を高めることが可能である。
また、インナリード1bの上側にテープ部材5が配置されるため、図6のQFP6に示すように、テープ部材5より迫り出させて、テープ部材5よりも大きな半導体チップ2を搭載することも可能となり、さらにリードフレーム1の汎用性を高めることができる。
次に、図18〜図25に示す本実施の形態1の変形例のリードフレームの製造方法について説明する。
図18、図19は変形例のフレーム体1aを示すものであり、第2の連結部1eによって連結されるインナリード1bの数を8本に増やしたものである。角部に配置された4本のインナリード1b(コーナリード1g)に加えて、これらとそれぞれ45°θ回転した位置の4本のインナリード1bを連結しているものであり、合計8本のインナリード1bが第2の連結部1eによって連結されている。
また、第1の連結部1dは、角部と角部の間の中央付近に配置されたインナリード1bによってその両側に分割された構造であり、合計8つの第1の連結部1dが形成されている。
なお、インナリード1bのワイヤ接続面1f側には図7と同様に銀めっき7が被覆されている。
図20、図21は、テープ部材5を貼り付けた状態である。
さらに、図22は第1の連結部1dを切断して8つの第1貫通孔5eを形成した状態であり、図23はその裏面図である。
また、図24は第2の連結部1eを切断して1つの第2貫通孔5fを形成してリードフレーム1を組み立てた状態であり、図25はその裏面図である。
なお、図24に示すリードフレーム1においても、図21に示す第1の連結部1dと第2の連結部1eを同時に切断してもよいし、また、どちらか一方を先に切断し、その後他方を切断してもよい。
また、図26〜図28は、チップ搭載可能範囲とそのワイヤボンディング状態を示したものである。図26は、図24に示すリードフレーム1における最小チップ搭載エリア17と最大チップ搭載エリア18を示したものであり、さらに、図27は最小の半導体チップ2を搭載してワイヤボンディングを行った構造を示しており、図28は最大の半導体チップ2を搭載してワイヤボンディングを行った構造を示している。
このように図24に示す変形例のリードフレーム1であっても、種々の大きさの半導体チップ2が搭載可能であり、リードフレーム1の汎用性を高めることが可能である。
さらに、4本のコーナリード1gを含む合計8本のインナリード1bが、テープ部材5の中央付近まで延在しているため、さらにテープ部材5の剛性を高めることができる。
次に、図29〜図31に示す変形例のリードフレーム1について説明する。
図29は、図31に示す変形例のリードフレーム1を形成するためのフレーム体1aであり、複数のインナリード1bと、これに一体で形成された複数のアウタリード1cと、複数のインナリード1bの先端部を相互に一体に連結する第1の連結部1dと、第1の連結部1dで連結された複数のインナリード1b群に隣接してパッケージ角部に配置されたインナリード1b(コーナリード1g)と第1の連結部1dを連結するとともに、第1の連結部1dより内側に配置された複数の第2の連結部1eとを有している。
すなわち、4つの角部に設けられたコーナリード1gが、コーナリード1g同士は連結せずにそれぞれ隣接した第1の連結部1dと第2の連結部1eを介して連結しており、その際、第2の連結部1eが第1の連結部1dより内側中央寄りにコの字状に延在して配置されている。
図29に示すフレーム体1aを用いて、図30に示すように、複数のインナリード1bのワイヤ接続面側の先端部、第1の連結部1dおよび第2の連結部1eと、テープ部材5との貼り付けを行う。
前記貼り付け後、複数のインナリード1bの先端部に沿って第1の連結部1dを切断してフレーム体1aから第1の連結部1dを除去し、これによって、図31に示す4つの第1貫通孔5eが形成されてリードフレーム1が製造される。
すなわち、図30に示すフレーム体1aにおいて4つの第1の連結部1dを切り落とすことによってコーナリード1gを含む複数のインナリード1bそれぞれがそれらの先端側において図31に示すように分離されたことになる。
その後、図13に示すリードフレーム1を用いた組み立てと同様に、図31に示す変形例のリードフレーム1を用いてテープ部材5のチップ支持面側(各インナリード1bが配置された面と反対側)に半導体チップ2を搭載し、ワイヤボンディング、樹脂封止およびアウタリード1cの切断成形を行って本実施の形態1のQFP6(図1参照)と同様の半導体装置を組み立てる。
なお、図31に示す変形例のリードフレーム1の製造では、第1の連結部1dの切断のみを行い、第2の連結部1eの切断は行わないため、連結部切断の工程を簡略化することができ、リードフレーム1の製造工程の簡略化を図ることができる。
また、図31に示す変形例のリードフレーム1は、テープ吊り部5gの強度を高める事はできるが、第2の連結部1eの内側中央付近への延在量が比較的少ないため、ガラエポ系樹脂などからなる高強度のテープ部材5を使用する場合に有効である。
次に、図32〜図34に示す本実施の形態1のリードフレームの製造方法の変形例について説明する。
図32は、リードフレーム1の製造で第1の連結部1dや第2の連結部1eを打ち抜く際に、その打ち抜き方向を示したものであり、複数のインナリード1bの先端部が第1の連結部1dによって相互に一体に形成されたフレーム体1aを準備し、これにテープ部材5を貼り付けた後、ダイ13上にフレーム体1aを配置し、その後、打ち抜き用のパンチ12を用いて複数のインナリード1bの先端部に沿って第1の連結部1dをチップ搭載側の面から打ち抜き、切断して、フレーム体1aから第1の連結部1dを除去する。
これにより、図33に示すように切断バリ14をフレーム体1aまたはテープ部材5のチップ搭載側の面と反対側の面に突出させることができ、ダイボンディング時にテープ部材5と半導体チップ2の間に切断バリ14が入り込むなどの悪影響の発生を防ぐことができる。
さらに、打ち抜き後、図33に示すようにブロック15などを用いてインナリード1bとテープ部材5との接合部をコイニングすることが好ましく、これによって、切断によって形成された切断バリ14を潰して切断箇所の平坦化を図ることができる。
また、図34は、予め熱可塑性の接着層5aが形成されたテープ部材5を用いて、このテープ部材5をフレーム体1aに貼り付けるものであり、インナリード1bとテープ部材5の接合および半導体チップ2とテープ部材5の接合を熱可塑性の接着層5aを介して行う。このようなリードフレーム1を用いて組み立てられたQFP6が図4の変形例に示すものである。
テープ部材5に予め熱可塑性の接着層5aが形成されていることにより、ダイボンド材が不要になるため、コストの低減化とダイボンディング工程の簡略化を図ることができる。
なお、この場合のテープ部材5の基材は、例えば、耐熱性の高いポリイミド樹脂などからなる。
また、図34に示すようなテープ部材5に予め熱可塑性の接着層5aが形成されたリードフレーム1を用いてダイボンディングを行う際には、複数のインナリード1bの先端部を専用治具などによって固定してダイボンディングすることが好ましい。
これは、ダイボンディング時に、熱によって熱可塑性の接着材が柔らかくなって、各インナリード1bが動いてリード位置が変わるなどの不具合の発生を防ぐためである。
また、ダイボンディング時に、例えば、レーザなどを用いてテープ部材5におけるチップ搭載領域のみを局所的に加熱してダイボンディングすることが好ましい。
これによって、各インナリード1bの先端部付近は加熱せずに済むため、各インナリード1bが動いてリード位置が変わるなどの不具合の発生を防ぐことができる。
また、予め全面にパラジウムめっき9(図5参照)が被覆されたフレーム体1aを用いてリードフレーム1を製造し、このリードフレーム1を用いてQFP6の組み立てを行ってもよい。
全面にパラジウムめっき9が被覆されたリードフレーム1を用いてQFP6を組み立てることにより、パラジウムは銅などに比較してインナリード固定用の接着材との接着力が高いため、図32に示すパンチ12による打ち抜きを行う際にも打ち抜き時のテープ部材5とインナリード1bの剥がれが発生しにくい。
さらに、全面にパラジウムめっき9が被覆されていることにより、銀めっき7や外装めっきが不要となり、また、銅などに比較してパラジウムは融点が高いため、耐熱性の向上を図ることができる。これにより、Pbフリー化を図った実装を実現できる。
なお、予め全面にパラジウムめっき9が被覆されたリードフレーム1を用いて組み立てられたQFP6が、図5に示すものである。ただし、組み立て後のQFP6では、アウタリード1cやインナリード1bの切断面にはパラジウムめっき9が被覆されていないことは言うまでもない。
(実施の形態2)
図35、図36および図37に示す本実施の形態2の半導体装置は、実施の形態1のQFP6と同様に、テープ部材5上に半導体チップ2が搭載される多ピンのQFP16であるが、実施の形態1のQFP6と異なる点は、テープ部材5のインナリード1bとの接合面5cと同一の面に半導体チップ2が搭載されていることである。すなわち、テープ部材5はインナリード1bの下側に貼り付けられ、このテープ部材5の上に半導体チップ2が搭載されている。
さらに、電源やグラウンドの強化(安定化)を図るための共通リード(バスバーリード)であるバーリードを有していることである。
したがって、本実施の形態2のQFP16は、多ピンで、かつ電源やグラウンドの強化を図る場合に有効な構造のものであるが、外部端子として封止部3から露出させる電源やグラウンドの端子数を増加させずに電源やグラウンドの強化(安定化)を図るものである。
まず、図35に示すQFP16は、図38に示すように、インナリード1b群の内側に配置されたリング状の共通リードである第1バーリード1hと、この第1バーリード1hに連結され、かつ4つの角部に配置されたコーナリード1gと、第1バーリード1hと各インナリード1bの先端との間に形成された第1貫通孔5eとを有しており、テープ部材5の上に最小の搭載可能サイズに対応した最小の大きさの半導体チップ2を搭載した構造のものである。
そこで、図35に示すQFP16では、ワイヤ4による接続は、半導体チップ2の各パッド2aとこれに対応するそれぞれのインナリード1bとの間で行われ、さらに半導体チップ2のグラウンド/電源のパッド2aと第1バーリード1hとの間でも行われている。
また、図36は図35に示すQFP16において、最大の搭載可能サイズに対応した最大の大きさの半導体チップ2を搭載した構造のものである。
さらに、図37に示すQFP16では、ワイヤ4による接続は、半導体チップ2の各パッド2aとこれに対応するそれぞれのインナリード1bとの間で行われ、かつ半導体チップ2のグラウンドまたは電源のパッド2aと第1バーリード1hとの間でも行われ、さらに第1バーリード1hとインナリード1bとの間でも行われている。
したがって、半導体チップ2のグラウンドまたは電源のパッド2aが共通リードである第1バーリード1hを介して共通のグラウンドまたは電源端子と接続され、さらに第1バーリード1hが4本のコーナリード1gを介して外部の実装基板などと接続される。
次に、本実施の形態2のQFP16の製造方法とそれに用いられるリードフレーム1の製造方法について説明する。
まず、図38に示すようなフレーム体1aを準備する。
このフレーム体1aは、搭載される半導体チップ2のパッド2a列にほぼ対応して配置された複数のインナリード1bと、これと一体に形成された複数のアウタリード1cと、複数のインナリード1bの先端部を相互に一体に連結する連結部1jと、連結部1jで連結された複数のインナリード群に隣接して角部に配置された他の4本のコーナリード1gを相互に一体に連結するとともに、連結部1jより内側に配置されたリング状の第1バーリード1hとを有している。
すなわち、複数のインナリード1bおよびアウタリード1cに加えて、半導体チップ2の1辺に対応した複数のインナリード1bの先端部を連結する連結部1jと、連結部1jより内側に配置され、かつ角部に配置された4本のインナリード1bであるコーナリード1gを連結するリング状の第1バーリード1hとを有している。
なお、フレーム体1aには、4本のコーナリード1gを含む各インナリード1bのワイヤ接続面1fにおいて、それぞれの先端部からワイヤ接続が行われる箇所までの領域に銀めっき7が被覆されている。その際、連結部1jと第1バーリード1hにも銀めっき7が被覆されている。
また、図39に示すように、フレーム体1aの裏面1kには、図38に示すような銀めっき7は被覆されていない。
その後、図40に示すように、複数のインナリード1bの先端部、連結部1jおよび第1バーリード1hのそれぞれの裏面1kと、テープ部材5とを貼り付ける。なお、テープ部材貼り付け後、フレーム体1aをその裏面1k側から眺めた構造が図41に示すものである。
その後、複数のインナリード1bの先端部に沿って連結部1jを切断してフレーム体1aから連結部1jを除去し、図42に示すような4つの第1貫通孔5eを形成する。
これによって、図42および図43に示すようなリードフレーム1の製造となる。
本実施の形態2のリードフレーム1では、4つの第1貫通孔5eのそれぞれ内側に共通リードである第1バーリード1hが配置されるため、テープ部材5のチップ搭載領域の剛性を高めることができるとともに、4つの角部に配置されたコーナリード1gがリング状の第1バーリード1hによって一体に連結されるため、共通リードであるバーリードの強度を向上できる。
これによって、テープ部材5のうねりの発生を防ぐことができ、リードフレーム1の製造における歩留り向上を図ることができる。
その後、テープ部材5のインナリード1bとの接合面5cと同一の面に半導体チップ2を搭載するダイボンディングを行う。
その際、図35に示すように、例えば、銀ペースト8によって半導体チップ2を固定する。
その後、半導体チップ2のパッド2aとこれに対応するインナリード1bとをワイヤ4によって接続するワイヤボンディングを行う。
ここでは、ワイヤ4とインナリード1bとのワイヤ接続すなわち2ndボンディングにおいて、図38に示すようにインナリード1bのワイヤ接続面1fの銀めっき7形成箇所とワイヤ4とを接続する。
ワイヤボンディング終了後、半導体チップ2および複数のワイヤ4を封止用樹脂を用いて樹脂封止して封止部3を形成する。
その後、複数のアウタリード1cそれぞれを切断してリードフレーム1から分離するとともに、アウタリード1cを曲げ成形してQFP16の組み立てを終了する。
なお、図44は、図42に示すリードフレーム1における最小チップ搭載エリア17と最大チップ搭載エリア18を示したものであり、さらに、図45は最小の半導体チップ2を搭載してワイヤボンディングを行った構造を示しており、図46は最大の半導体チップ2を搭載してワイヤボンディングを行った構造を示している。
このように本実施の形態2で用いられるリードフレーム1においても、種々の大きさの半導体チップ2が搭載可能であり、リードフレーム1の汎用性を高めることが可能である。
なお、図42に示すリードフレーム1では、4つのコーナリード1gがリング状の第1バーリード1hと一体に連結しているため、この第1バーリード1hを1つの共通電源または1つの共通グラウンドとして使用することになる。
本実施の形態2のQFP16によれば、外部端子として封止部3から露出させる電源やグラウンドの端子数を差程増加させることなく電源やグラウンドの強化を図ることができる。
例えば、公知例の特開平9−252072号公報に記載された図8に示す例の場合、電源やグラウンドのバスライン50である共通リードを、四角形の半導体チップの各辺に対応して設けた場合に、前記共通リードと連結して外部に露出するリードを設けるために、インナリード8本分のスペースが必要になり、インナリード先端幅を細くした事による多ピン化、もしくはワイヤ長さの短縮の目的に対して阻害要因となってしまう。
本実施の形態2の図42に示すリードフレーム1を用いて組み立てられたQFP16の場合、電源やグラウンドの共通リードとして外部に露出する外部端子を4本設けることになり、電源やグラウンドの共通リードとしての外部端子を4本少なくすることができるとともに、インナリード1bの先端を配置する領域がより多く確保できるために、インナリード先端を半導体チップ2のより近くに配置する事が可能となる。
また、第1バーリード1hが枠状に形成されているために、テープ部材5全体の剛性を高めることができる。
また、外部に露出する外部端子の全体の数を同数とすると、本実施の形態2のQFP16の場合、公知例と比較して4本多く信号用の端子として使用することができ、したがって、本実施の形態2のQFP16は、多ピンのパッケージに非常に有効である。
次に、本実施の形態2の変形例のリードフレーム1について説明する。
図47に示す変形例のリードフレーム1は、図42に示すリードフレーム1のピン数を減らしたものであり、その他の構造は図42と同様である。
また、図48に示す変形例のリードフレーム1は、第1バーリード1hの外側に共通リードとなる第2バーリード1iが設けられている場合である。すなわち、図38に示す連結部1jと第1バーリード1hとの間に両端がインナリード1bと連結された第2バーリード1iを有するフレーム体1aを用いて半導体装置の製造を行うものであり、テープ部材5を貼り付けた後、連結部1jを切断して除去する際に、1列に並んだ複数のインナリード1bのうち第2バーリード1iの両端と連結したインナリード1bの第2バーリード1iとの連結が残り、かつその内側に配置された複数のインナリード1bと連結部1jの連結が無くなるように連結部1jを切断し、フレーム体1aから連結部1jを除去して4つの第1貫通孔5eを形成してリードフレーム1を製造するものである。
図48に示す変形例のリードフレーム1では、2種類の共通リードが設けられているため、2つの共通電源または2つの共通グラウンド、あるいは1つずつ両者の組み合わせとして共通リードを使用することができる。したがって、多ピンの半導体装置に有効である。
図49に示す変形例のリードフレーム1は、テープ部材5上に連結部1jを残すものであり、テープ部材5とフレーム体1aとを貼り付けた後、連結部1jを切断するのではなく、連結部1jと連結された複数のインナリード1bの先端部を連結部1jに沿ってこの連結部1jがテープ部材5上に残留するように切断する。
これによって、図50に示すように、半導体チップ2のパッド2a(図35参照)と連結部1jとのワイヤ接続、および連結部1jとインナリード1bとのワイヤ接続をいずれの位置に対しても行うことが可能になるため、ワイヤ4の配置やパッド2aの配置の自由度が増えるとともに、多ピンの半導体装置において有効活用ができる。
次に、図51と図52は、本実施の形態2の他の変形例のリードフレーム1を用いた際のチップ上のパッド2aとインナリード1bの結線の対応関係と、共通リード使用状況の一例を示したものであり、図51と図52においてパッド番号(1次側)が(1)・・であり、リード番号(2次側)が1・・・100である。さらに、図52に示す2次側のリード番号において、網がけ番号のリードが電源もしくはグラウンドとして使用されているものである。
図52に示すように2次側を共通リードとして多数設けることが可能なため、多ピン化に有効である。
次に、図54に示す構造は、本実施の形態2の図35における、インナリード1b上におけるワイヤ4の接続位置、および半導体チップ2上におけるパッド2aの配置を千鳥状にした場合の変形例に関する図であり、また、図55に示す構造は、図54に示す前記変形例における一部を拡大した平面図である。
近年、インナリード上および半導体チップ上のワイヤ4をボンディングする位置を千鳥状に配置し、かつ内側のワイヤ4のループ高さよりも、外側のワイヤ4のループ高さを高くすることによって、ワイヤ同士の間隔、およびワイヤ4をボンディングする位置同士の間隔を確保することで、ワイヤ同士の接触もしくはワイヤ4とワイヤボンディング用治具との接触による不良を防止する技術について、本発明者が検討を行っている。
このようにワイヤ4をボンディングする位置を千鳥状に配置する場合においては、ワイヤ4をボンディングする位置を直線状に並べる場合に比較して、外側のループを形成するワイヤ4の長さが長くなってしまうという現象が生じる。
長いループ形状を持つワイヤ4はトランスファーモールディング法における樹脂封止工程時に、ワイヤ4の変形を生じやすく、ワイヤ同士の接触による不良を防ぐのが難しくなる。
そこで、ワイヤボンディング位置を千鳥状に配置する場合には、テープ部材5上に接着層5aを介してインナリード1bの先端を固定する本変形例に記載の構成を採用する事が有効である。つまり、本変形例においては、インナリード1bの先端がテープ部材5上に固定されているために、より微細なピッチでインナリード1bの先端を配置する事が可能となり、あらかじめ決められた本数のインナリード1bの先端を、小さな半導体チップ2の外周のより近くに配置する事が可能となり、インナリード1bの先端を遠くに配置した場合に比較して、ワイヤ4の長さを短く抑える事ができる。そしてこの事によって、内側と外側のワイヤループを有する半導体装置においても、トランスファーモールディング法を採用した樹脂封止工程時におけるワイヤ4の変形を有効に防止する事ができる。
本変形例においては、インナリード1b上のワイヤ4をボンディングする部分および半導体チップ2上におけるパッド2aの何れもが千鳥状に配置された場合について記載したが、前記の発明はこのような場合に限られる事無く、インナリード1b上のワイヤ4をボンディングする部分もしくは半導体チップ2上におけるワイヤ4をボンディングする部分の何れか一方のみが千鳥状に配置された場合においても、インナリード1bの先端をテープ基板5上に固定し、インナリード1b先端ピッチの微細化を進める事で、ワイヤループ長さを小さくする効果を得る場合にも適用する事ができるものである。
なお、前記実施の形態1,2では、半導体装置としてQFP6,16を取り上げて説明したが、前記半導体装置としては、リードフレームを用いて組み立てられるものであれば、図53の変形例に示すようなQFN(Quad Flat Non−leaded Package)10などであってもよい。
QFN10は、小型の半導体パッケージであり、封止部3に埋め込まれたインナリード1bの一部が被接続部1mとして封止部3の裏面3aに露出しており、この被接続部1mを半田11と接続する構造のものである。
このような小型のQFN10に対しても前記実施の形態1,2の半導体装置の製造方法を適用することができる。
次に、実施の形態3〜8について説明する。なお、実施の形態3〜8においても、パッケージの4方向の側面からガルウィング形状のリードが出ているQuad Flat Package(QFP)に適用した例を中心に説明する。QFPは、パッケージ形状を一定とし、リードピッチの縮小化により多ピン化を図ることができる。また本発明は、樹脂封止されたパケージ内の構造はQFPとほぼ同様であるが、リードがパッケージの側面から出ていないQuad Flat Non−Leaded Package(QFN)にも適用可能である。QFPと同様のため実施の形態では説明を省略するが、本発明は、QFPにヒートシンクが付いたタイプのQuad Flat Package with Heatsink(HQFP)にも適用可能である。
(実施の形態3)
図56〜図58に示す本実施の形態3の半導体装置は、基材25(主に絶縁性のテープ部材又はヒートスプレッダ基材を用いる)の上面に半導体チップ22、リード21a(インナリード21b、アウタリード21c)、バスバー21d(バーリード、又は単にリードと呼んでも良い)が載ったタイプのQFP26である。ここでバスバー21dには、デジタル電源VddD1、VddD2、VssD、およびアナログ電源VddA1、VddA2、VssA用のものがある。このタイプは、半導体チップ22とリード21aとの段差が小さい分パッド22aとリード21aとを接続しているワイヤ24(通常金線を用いる)が短くて済み、ボンディング時の接触不良や、樹脂封止の際のワイヤ24の流れが起き難い。
基材25は、その上面に形成された接着層25aを介して半導体チップ22、リード21a、バスバー21dと接合している。接着層25aは、例えば、アクリル系の接着剤などからできている。複数のリード21aとバスバー21dは、もともとリードフレームとして一体化された状態で基材25に接着された後、カット部21fが連結されていた部分を基材25と共に打ち抜くことにより切断される。
図56でカット部21fと一体化したバスバーカット部21gは、デジタル回路部22cとアナログ回路部22eの境界付近でバスバー21dを切断して電気的に絶縁状態にしている。カット部21fとバスバーカット部21gは一体化しているので、一度に同時に打ち抜くことができる。バスバーカット部21hは、外側のバスバー21d(VssD)と一体化されていた内側のバスバー21d(VddD1、VddD2)を切断するため、連結されていた部分を基材25と共に打ち抜いている。外側と内側のバスバー21dの連結部がバスバーカット部21gで打ち抜かれる部分にある場合は、バスバーカット部21hはなくても良い。
複数のリード21aは、アナログ回路入力2k、アナログ回路出力2l、デジタル回路入力2i、デジタル回路出力2jを含む。電源(VddD1、VddD2、VssD、VddA1、VddA2、VssA)に接続されるリード21aもある。
半導体チップ22は、デジタル電源(VddD1、VssD)で動作するデジタル入出力回路部22bと、デジタル電源(VddD2、VssD)で動作するデジタル回路部22cおよびメモリ22h(典型的にはSRAM:Static Random Access Memory)、不揮発性のROM(Read Only Memory)等と、アナログ電源(VddA1、VssA)で動作するアナログ入出力回路部22dと、アナログ電源(VddA2,VssA)で動作するアナログ回路部22eと、パッド22aとを含む。これらの回路は、特に制限されないが、典型的にはシリコンチップ上に集積回路技術を利用して作成されたN型MOS(Metal Oxide Semiconduc)トランジスタや、P型MOSトランジスタにより構成される。但し、それに限定されることなく、バイポーラトランジスタプロセスやBi−CMOSプロセスで作成したものであっても良い。
デジタル入出力回路部22bは、図示しない配線によりVddD1およびVssDを供給するパッド22aに接続されている。同様に、デジタル回路部22cはVddD2およびVssDを供給するパッド22aに、アナログ入出力回路部22dはVddA1およびVssAに、アナログ回路部22eはVddA2およびVssAを供給するパッド22aにそれぞれ接続されている。
最も外側に位置するバスバー21d(VssD、VssA)は、リード21aと類似の形をしたリード部21e(図56中の四隅)を有し、このリード部21eを通して電源が供給される。内側のバスバー21d(VddD1、VddD2、VddA1、VddA2)は、ワイヤボンディングにより電源供給用のリード21aに接続される。図56中の四隅付近のワイヤ24が示すように、ここではインピーダンスを下げるために1本のリード21aとバスバー21dを2本のワイヤ24で接続している。
このように、電源供給用のリード21aとバスバー21dの接続位置を90度もしくは180度の回転対象にしておくと、パッケージを実装する際に回転して実装してしまった場合でも、電源とGNDを逆にかけてしまう危険が無いため、デバイス破壊を防ぐことができる。なお、図56では、電源供給用のリード21aとバスバー21dの接続位置を各辺の端に配置したが、端に限定されることはない。
図57に示されるように、上面に銀メッキ27の施されたリード21a、バスバー21d、半導体チップ22が、基材25の上面に接着層25aにより接着される。ただし、半導体チップ22の下面には銀ペースト28が塗布されている。各バスバー21dとインナリード21bは分離して配置され、絶縁されている。インナリード21bと基材25が接着された後、カット部21fによりインナリード21bと基材25が一緒に打ち抜かれる。パッド22aとインナリード21bおよびバスバー21dは、ワイヤボンディングにより金線などのワイヤ24で接続される。さらに、アウタリード21cを除いた全ての部分が樹脂23により封止される。
図58に示されるように、バスバーカット部21gにより、アナログ用電源とデジタル用電源は分離絶縁されている。
図59は、図56のデジタル・アナログ混在回路の回路図である。デジタル回路を2電源、アナログ回路を2電源に分離している。デジタル第1回路部DC1とデジタル第2回路部DC2は、図56のデジタル回路部22c内の回路部である。
デジタル入出力回路部22bであるIODCは、外部からのデジタル信号InDを受けてレベル変換し、内部回路DC2へ送る。IODCの信号振幅は、典型的にはVssDとVddD1との間にあり、DC2の信号振幅はそれよりも小さくVssDとVddD2の間にある。内部回路DC2からの信号は、IODCでレベル変換して外部へ出力する。DC1は、アナログ回路部22eであるACおよびDC2とデジタル信号のやり取りをする。DC2は、DC1およびIODC(デジタル入出力回路部22b)とデジタル信号のやり取りをする。DC1とDC2は、図56のデジタル回路部22c内の回路部である。
アナログ回路部22eは、典型的には外部からのアナログ信号InAをデジタル信号へ変換してDC1へ送るA/Dコンバータと、DC1からのデジタル信号をアナログ信号へ変換して外部へ出力するD/Aコンバータを含む。A/Dコンバータは、外部からのアナログ信号InAが入力されるA/Dコンバータアナログ部ADAと、ADAからの信号を受けてDC1へ信号を出力するA/Dコンバータデジタル部ADDを含む。D/Aコンバータは、DC1からの信号が入力されるD/Aコンバータデジタル部DADと、DADからの信号を受けて外部へアナログ信号OutAを出力するD/Aコンバータアナログ部DAAを含む。
デジタル回路部22cの内部電源VddD2とアナログ回路部22eの内部電源VddA2は、分離されているが、通常は同じ電位が供給される。デジタル回路部22cの外部電源VddD1およびアナログ回路部22eの外部電源VddA1は、VddD1>VddD2、VddA1>VddA2を満たしていればよく、例えばVddD1=VddA1=3.3V、VddD2=VddA2=1.5Vが供給される。
デジタル回路部22cのGND側電源VssDとアナログ回路部22eのGND側電源VssAも、分離されているが同じ電位が供給される。ここではGND側をデジタル用VssDとアナログ用VssAに分離した例を示したが、共通にする場合もある。
ここで、VddA1とVddD1、VssAとVssDは樹脂23で封止されたパッケージ内で分離されている例を示した。これらは通常、VddA1とVddD1は外部電源V1(高電位側)に、VssAとVssDは電源V2(低電位側)に接続される。
図60は、アウタリード21cがチップ側面に出ないタイプであるQFN30に本発明を適用した場合のレイアウト図である。図61は、図60のA−A断面図である。QFP26の場合とほぼ同様の構造であるが、リード21aがパッケージの側面から出ていない点が異なる。リード21aの先端はパッケージの裏面(図60の平面図の裏面)に出て、半田29が付着されている。
図55〜図61に例示した構成により、以下のような効果を得ることができる。
第1に、インナリード21bと半導体チップ22との間に電源供給用のバスバー21dを設けたことにより、パッド22aの数を大幅に増やすことができる。これは、バスバー21dへのワイヤボンディングはインナリード21bのピッチに無関係に接続できるため、パッド22aのピッチをインナリード21bのピッチより小さくし、インナリード21bの本数以上にパッド22aの数を増やすことができるためである。電源用のパッド22aをバスバー21dへ接続することにより、電源供給用のリード21aが大幅に削減する。これにより、信号用に用いることができるリード21aが増え、信号用のパッド22aも増やすことができる。
第2に、半導体チップ22内の回路部配置に応じてバスバー21dを分離することにより、回路部ごとに分離した電源を供給することができる。近年、LSI(Large Scale Integrated circuit)の微細化により回路配置がより接近しているため、ノイズ対策が重要な課題となっている。特に、デジタル回路部22cで発生するノイズとアナログ回路部22eで発生するノイズが相互に影響を及ぼさないように、デジタル回路部22cとアナログ回路部22eで電源を分離することは重要である。
第3に、回路部へ電源を供給する電源配線(例えば、DCおよびメモリ22hへVddD2を供給する電源配線22gであるVL)は、半導体チップ22上で回路部の外周に沿って周回させなくても、インピーダンスの低いバスバー21dへ接続することで十分な電流供給能力を得ることができる。従来は、回路部の外周に沿って電源配線VLを周回させることによってインピーダンスを下げていた。
図56に示したように、これまでの信号用の配線は、リング上になった電源配線層の下層もしくは上層を電源配線層とは別層でクロスして配線していたが、電源配線VLを周回させずに分離して配置することにより、同一配線層に複数種の配線を分離して配置させることが可能となり、配線層の層数を減らすことができる。電源配線VLと信号配線22fであるSLとを同じ配線層にレイアウトすることも可能である。
なお従来同様に電源配線を周回させ電源層を別層とすることが信号配線22fの自由度を高くできることは言うまでもない。
また、インピーダンスを下げるには太い配線が必要であるが、配線の面積が増大してしまうという問題がある。本発明を用いれば幅広いバスバー21dが周回配線の変わりとなることから、半導体チップ22上での電源配線面積を減少することができる。半導体チップ22が微細化されて0.1μmプロセス以下になると相対的に配線も細くなるため、本発明は特に有効となる。
図56で示したようなリード21aの四隅付近がバスバー21dと一体化されたタイプ(パッケージとして四隅に電源ピンが配置されるタイプ)は、もともと半導体チップ22のパッド配列で電源用のパッド22aが四隅に配置されているチップに適用した場合、半導体チップ22の設計変更が少なく好都合である。例えば、パッド22aの配置は電源パッドVss、Vdd1(VddD1、VddA1)、Vdd2(VddD2、VddA2)と信号パッドIOを、1つの角からVss、IO、IO、IO、Vdd1、IO、IO、IO、Vdd2、IO、IO、IO、Vss・・・と、電源ピンを数本置き(本実施の形態3は3つ置き)に配列させることで極力IOで消費する電流を補うと共に電源ドロップを防ぐことが多いが、この場合にバスバー21dがあると前記各電源パッドへの接続給電が容易となり好都合である。
従来、多数ピン(例えば、208ピン)タイプのパッケージでは電源ドロップを配慮することから、四隅にも電源ピンが配置され、上記のように数本置きに電源ピンが配置されることが多いので、本発明は適用容易である。
図62は、図56のデジタル回路部22cとアナログ回路部22eとでバスバー21dを分離したレイアウト図の変形例である。図56と異なる回路配置の半導体チップ22に本発明を適用しても、カット部21fでバスバー21dを分離する位置を変えるだけで適した配置にすることができる。
また、図56ではVddD1およびVddA1電源用と、VddD2およびVddA2電源用の二重のワイヤ24を隣接して配置したが、ここでは互いに離れた位置に配置している。このようにそれぞれ離れた位置でワイヤボンディングし、離れた位置から電源供給することで、各回路での消費電流を分散させ、より一層低抵抗化が図れる。ここで、ワイヤ24は二重の場合を示したが、それ以上でも良い。
図63は、図62の変形例である。アナログ回路を1電源系(VddA、VssA)、デジタル回路を2電源系(VddD1、VssD1系とVddD2、VssD2系)に分離したレイアウト図である。図56、図62と同様にバスバー21dが3重となったタイプを用いているが、必ずしも回路部の境界付近でバスバー21dを分離していない点が異なる。
ここでは、デジタル回路部22cが4本のバスバー21dを要するため、最外部のバスバー21dをVssD1とVssD2に分離してデジタル用に用いている。カット部21fと一体化したバスバーカット部21gは、最外部のバスバー21dの角部を基材25と共に打ち抜くことで、バスバー21dを電気的に分離している。図63におけるバスバーカット部21hは、外側のバスバー21dと一体化されていた内側のバスバー21dを切断する(VddD1とVddD2、VddA1とVddA2を分離する)角部のものと、デジタル回路部22cとアナログ回路部22eの境界付近でバスバー21dを切断する(VddD1とVddA1、VddD2とVddA2を分離する)ものがある。
図63では、最外部のバスバー21dをカット部21fと一体化したバスバーカット部21gにより分離した例を示したが、デジタル入出力回路部(IODC)22bとデジタル回路部(DC)22cでGND側を共通とする場合は分離しなくても良い。この場合、最外部のバスバー21dはリング状のまま用いる。
図64は、図56のリング状のバスバー21dを、切り込みを入れずにデジタル用として利用したレイアウト図である。デジタル入出力回路部(IODC)22bおよびデジタル回路部(DC)22cの電源はバスバー21dへ、アナログ入出力回路部(IOAC)22dおよびアナログ回路部(AC)22eの電源は従来通りインナリード21bへ直接接続されている。この場合、アナログ回路部22eは従来の回路配置のまま用いることができる。
なお、本発明を適用する場合、基本的には従来の回路構成、チップ内配置は変更することなく、電源パッドのみバスバー21dに接続すれば良い。また、回路配置構成に応じたバスバー21dの配置を適宜選択することで対応できることは言うまでもない。
(実施の形態4)
図65は、デジタル回路を二つの電源回路部に分離してレイアウトした図、図66は図65のデジタル回路の回路図である。
本実施の形態4のような電源分離は、例えば、DC1とDC2が異なる内部電圧(D1の内部電圧<D2の内部電圧)で動作している場合、DC1をノイズから守るために有効である。例えば、VddD1=InD1=OutD1=3.3V、VddD2=InD2=OutD2=3.3V、D1の内部電圧=1.5V、D2の内部電圧=3.3Vの場合などがこれにあたる。また、デジタル入出力回路部(IO2)22bの入出力信号(InD2、OutD2)がIO1の入出力信号(InD1、OutD1)に比べ非常に大きい電圧(VddD1≪VddD2)の場合も、DC1をノイズから守るために有効である。例えば、VddD1=InD1=OutD1=3.3V(または5V)、VddD2=InD2=OutD2=7V(または10V)の場合などがこれにあたる。
図65、図66の場合、図56、図62および図63に比べ、電源数が少なく4本で足りるため、バスバー21dが二重のタイプを用いている。DC1やDC2の内部電圧を外部から供給する場合など、電源の数が増加する場合は、バスバー21dの本数を増やしたり、バスバー21dが三重のタイプを用いたりしても良い。
なおDC1とDC2で使われるクロック周波数が異なる場合なども干渉ノイズ対策の観点から電源分離は有効である。
図56から図66まで様々なバスバー21dの形態と配置方法を示してきたが、図面に示された形態・方法に限られることなく、回路のレイアウト方法により種々の変形が考えられる。
例えば、リング状のバスバー21dは、必ずしもチップ半導体チップ22の辺に沿って四角形に配置する必要も無く、半導体チップ22を囲む八角形に配置しても良い。この場合、チップ角部でワイヤ24が込み入りにくくなるため、半導体チップ22の角部までパッド22aを配置することができる。
外側のバスバー21dと内側のバスバー21dの接続部およびそれを分離するバスバーカット部21gまたはバスバーカット部21hも、バスバー21dの角部に限られることなくいずれの場所でも良い。さらに、バスバー21dの本数も、電源の数によって増減しても良い。実施の形態ではバスバー21dが二重または三重(3本〜6本)の例を示したが、これに限られることはない。バスバー21dは少なくとも1本あれば効果があるため、例えば1本でも良い。
また、図に示した複数のリード21aの本数や形も、これに限られることなく様々なタイプが考えられる。さらに、半導体チップ22の形態・サイズも、本実施の形態に示した例に限られることなく、様々なチップを用いて実現可能である。
(実施の形態5)
図67は、図56の半導体装置のパッド22aを千鳥状に配置し、インナリード21bおよびバスバー21dへ千鳥状にワイヤボンディングした図である。なお、ワイヤボンディングした一部分を拡大図により示す。
ここでは、ワイヤ24によりバスバー21dと接続された電源用のパッド22aは第1列L1上に配置され、インナリード21bと接続された信号用のパッド22aは第2列L2上に配置されている。拡大図が示すように、第2列L2上の第3パッド22nは、第1列L1上の電源用のパッド22aである第1パッド221と第2パッド22mの中間に位置する(X=X)。このような方法で、第1列L1上に第1パッド22lおよび第2パッド22m、第2列L2上に第3パッド22nを繰り返し配置すると、図67に示すような千鳥状のパッド配置となる。パッド22aを2列に配置して数を増やしても、電源用のパッド22aはバスバー21dへ接続されるため、インナリード21bは信号用として使うことができる。
図68は図67の変形例であり、図69は図13のA−A断面図である。ここでは、四辺で分離された、二重のタイプのバスバー21dを用いた。図67と異なり、ワイヤ24によりインナリード21bと接続された信号用のパッド22aがチップ端側の第1列上L1に配置され、一方バスバー21dと接続された電源用のパッド22aがチップ内側の第2列上L2に配置されている。この場合、信号用のパッド22a、電源用のパッド22aともに、ワイヤボンディングの距離が長くなることを防止できる。
図67〜図69にパッド千鳥配置の例を示したが、バスバー21dの本数は電源の数によって増減しても良く、またバスバー21dは全ての辺に置かなくても良い。形状も図示したものに限らず様々な変形が考えられる。チップ全体のパッド22aが千鳥状に配置される必要もなく、一部分であっても良い。図67では信号用のパッド22aを内側としたが、チップ端側でもよく、また図68では信号用のパッド22aをチップ端側としたが、内側であっても良い。
(実施の形態6)
図70は、信号用のパッド22a(IO)と電源用のパッド22a(Vdd、Vss)を交互に配置した図である。
インナリード21bと半導体チップ22との間に電源供給用のバスバー21dを設けたことにより、電源用のパッド22aの数を大幅に増やすことができる。これにより、従来パッド数個置きに配置していた電源用のパッド22aを、一つ置きに配置することが可能となり、電源を強化することができる。さらに信号間のクロストークノイズを除去できる。
また、電源のバスバー化で余ったNC(ノンコネクト)ピンはリード側で適当な電源に固定するだけでも良く、これにより信号間の距離が取られ、干渉ノイズ低減、もしくは入出力バッファ動作時の電源ノイズ低減に効果あることは言うまでもない。
図67〜図69では、パッド22aが千鳥配置、バスバー21dとインナリード21bのワイヤボンディングの位置も千鳥状の場合を示したが、図70に示すようにバスバー21dおよびインナリード21b側のみ千鳥状にワイヤボンディングしても良い。
(実施の形態7)
図71および図72は、ワイヤボンディングにより内部降圧回路を選択もしくは非選択可能とした回路のレイアウト図である。図71に示す内部降圧回路22iを使用する場合と、図72に示す内部降圧回路22iを使用しない場合とで、ワイヤボンディングの方法が異なる。回路部Aに接続する内部電源配線22k(Vdd2AL)と、回路部Bに接続する内部電源配線22j(Vdd2BL)は分離されている。
図71では、内部降圧回路22iを使用して外部電源Vdd1をVdd2Aに降圧し、回路部Aへ供給する。ワイヤ24により、外部電源Vdd1が供給されるリード21aとVdd1供給用のバスバー21dが接続され、Vdd1供給用のバスバー21dと内部降圧回路22iに接続したパッドA22pが接続される。内部電源配線22k(Vdd2AL)を介して内部降圧回路22iに接続したパッドB22qは、回路部Aへ内部電源Vdd2Aを供給するためのVdd2A供給用のバスバー21dにボンディングされている。
図72では、内部降圧回路22iを使用せずに、Vdd2A供給用のバスバー21dから回路部Aへ内部電源を供給する。Vdd2A供給用のバスバー21dとパッドB22qは、図71と同様に接続されている。図71と異なり、内部電源Vdd2Aが供給されるリード21aとVdd2A供給用のバスバー21dが接続されている。ここで、パッドA22pはワイヤボンディングされていないが、Vdd2A電源供給用のバスバー21dなどに接続しても良い。
図73は、図71および図72の選択可能な内部降圧回路22iの回路図である。図71および図72における内部降圧回路22iは略図で示したが、ここでは具体的な一例を示す。P1,P2はP型MOSトランジスタ、N1はN型MOSトランジスタを表す。
内部降圧回路22iを使用する場合(図71の場合)、パッドA22pは高電位側H(Vdd1)にボンディングされる。これにより、P1がオフ、N1がオンとなり、Vdd1とVssとの間で比較回路22rが動作する。比較回路22rがP2のゲートを制御することにより、P2はVdd1をVddD2に降圧して、内部回路であるデジタル回路部22c(図56参照)へ供給する。
一方、内部降圧回路22iを使用しない場合(図72の場合)、パッドA22pはワイヤボンディングされないか、または低電位側L(Vss)にワイヤボンディングされる。これにより、N1がオフとなり、比較回路22rは動作しなくなる。このとき、回路Aに対してはVdd2が供給されるバスバー21dにボンディングされたパッドB22qより、Vdd2が内部回路へ供給される。
図71〜図73では、回路Aに接続した内部降圧回路22iを例に述べたが、他の内部回路にも同様な方法で適用することができる。
(実施の形態8)
図74は、引き出し配線によりチップ周辺のパッド22aと内部回路を接続した場合、半導体チップ22の中央付近にパッド22aを設けた場合、およびチップ中央付近のパッド22a、チップ端部のパッド22a、バスバー21dを二段階でワイヤボンディングした場合のレイアウト図である。ここでは、メモリ(ME)22からの引き出し配線を、VddD2供給用のバスバー21dへ接続している。
アナログ回路部(AC)22e内に設けたパッド22aは、VddA2供給用のバスバー21dへ直接ワイヤボンディングされる。
デジタル回路部(DC)22c内に設けたパッド22aは、VddD2供給用のパッド22aを介してVddD2供給用のバスバー21dへワイヤボンディングされる。前記のような接続方法はワイヤ24の直径およびバスバー21dがチップ内配線幅より面積的に大きいことからインピーダンスを低くすることができ、内部回路の電源ドロップを軽減する効果がある。通常回路部を周回している電源リングに加え、特に内部回路で電源ドロップの問題が生じる場合などに有効である。
なお、以上のようにバスバー21dが電源供給用として効用が大きいことを述べたが、半導体チップ22のパッド22aは製造側でこのパッド22aを所定レベル値に固定したい場合も考えられるので、本バスバー21dをレベル固定用端子として使用できることは言うまでもない。
(実施の形態9)
実施の形態9〜20の半導体装置(QFP)におけるそれぞれのリードパターンを説明する平面図は、半導体チップ22の一部のパッド22aのみのワイヤ24の接続状態を示しており、説明上、他のパッド22aのワイヤ24の接続状態は省略しているが、実際には、他のパッド22aに対してもワイヤ24が接続されている(ただし、全パッド22aにワイヤ24が接続されていなくてもよく、ノンコンタクトのパッド22aが存在する場合もある)。
図75に示す半導体装置のリードパターンは、半導体チップ22の周囲に三重に配置されたリング状のバスバー21dのうち、最も外側のバスバー21dのみを1つのアウタリード21cに連結し、このアウタリード21cを半導体装置の角部に配置したものである。
すなわち、電源用のパッド22aが比較的角部に集まって配置された半導体チップ22を搭載している場合であり、この場合、角部の電源用のパッド22aをバスバー21dとワイヤ24で接続し、さらに、ワイヤ24と角部付近に配置されたインナリード21bとを接続する。
これにより、ワイヤ24の半導体チップ22のパッド22aへの進入角度を緩和することができ、チップ角部近傍のパッド間隔を詰めることができる。その結果、配置可能なパッド数を増やすことができる。
また、電源用のパッド22aを共通リードであるバスバー21dに接続することにより、電源用のパッド22aの数を減らすことができる。これにより、アウタリード21cの空きピンが発生するため、このピンを電源用に固定して信号用ピンの両側に配置することにより、LC成分によるクロストークノイズを低減、またIOバッファが動作する事による電源ノイズを低減することができる。
また、電源用のパッド22aでは、パッド22aとインナリード21bとをワイヤ24で直接接続するのではなく、バスバー21dを介して接続することにより、ワイヤ24を短くすることができ、樹脂封止時のワイヤ流れを低減することができる。
また、図76は、図75に示す半導体装置に用いられるリードフレーム1の構造を示すものであるが、テープ部材5のチップ搭載領域すなわち最も内側のリング状のバスバー21dの内側領域に、チップ搭載部であるタブ21iが貼り付けられている。タブ21iは、4本の吊りリード21jに連結されているが、吊りリード21jと最も内側のリング状のバスバー21dとは、吊りリードカット部21kによって分離されて絶縁されている。
このようにテープ部材5のチップ搭載領域に銅などの金属板からなるタブ21iや吊りリード21jが貼り付けられていることにより、テープ部材5のチップ搭載領域の強度を高めることができ、テープ部材5の平坦性を向上してダイボンディング性を向上させることができる。
なお、図76に示すフレーム構造は、タブ21iの大きさが半導体チップ22の主面より小さな小タブ構造のものであり、小タブ構造を採用することにより、樹脂モールディング時の樹脂23(図56参照)がチップ裏面に周り込むため、樹脂23とチップ裏面との密着度を向上させることができ、半導体装置(QFP)のリフロークラック耐性の向上を図ることができる。
(実施の形態10)
図77に示す半導体装置のリードパターンは、半導体チップ22の周囲に四重にバスバー21dが配置されたものであり、図56に示す樹脂封止体である樹脂23の4辺それぞれにおけるリード配列方向のほぼ中央から5本のバスバー21dが引き出され、それぞれアウタリード21cに連結されているとともに、さらに、4つの角部においてそれぞれ1本のバスバー21dが引き出されてそれぞれがアウタリード21cに連結されている。すなわち、電源ピンを半導体装置の樹脂23の各辺において主に中央付近に集めて配置させた構造である。
したがって、電源用のパッド22aがパッド列において中央付近に集中している半導体チップ22を搭載する場合に好適である。
このような構造によれば、バスバー21dの群(5本分)としての幅を大きくすることができるため、リード抵抗の低減化やL成分の低減化を図って電気的特性を向上させることができる。
なお、アウタリード21cの本数が半導体チップ22のパッド数より多い場合には、低抵抗化のため、電源用のアウタリード21cと複数のワイヤ24を介して複数のバスバー21dとを接続し、各バスバー21dからさらにワイヤ24を介して電源用のパッド22aと接続することにより、電源用のパッド22aへのワイヤ接続は自由な位置で接続することができる。
その結果、電源用のパッド22aの位置を好適な位置に配置して最寄りの位置で電源用のパッド22aとバスバー21dとを接続することができるため、配線抵抗値の低減化を図ることができる。
なお、図78に示すフレーム構造も、テープ部材5のチップ搭載領域に金属板からなるタブ21iや吊りリード21jが貼り付けられた構造であり、これにより、テープ部材5のチップ搭載領域の強度を高めてその平坦性やダイボンディング性を向上させることができる。
さらに、図78に示す構造では、タブ21iを支持する4本の吊りリード21jが、最も内側のバスバー21dと連結されており、したがって、テープ部材5の強度をさらに高めることができる。なお、タブ21iが吊りリード21jを介して最も内側のバスバー21dと連結しているため、チップ裏面とタブ21iとを絶縁する場合には絶縁性のダイボンド材を使用し、チップ裏面とタブ21iとを電気的に接続する場合には導電性のダイボンド材を使用する。
また、図78に示すフレーム構造も小タブ構造のものであるため、樹脂23とチップ裏面との密着度を向上させることができ、半導体装置(QFP)のリフロークラック耐性の向上を図ることができる。
(実施の形態11)
図79に示す半導体装置のリードパターンは、図77に示すリードパターンにおいて4本の電源ピン(Vdd、Vss、Vddq、Vssq)を半導体装置の4角に配置する場合である。
この場合、実施の形態9と同様に、ワイヤ24の半導体チップ22のパッド22aへの進入角度を緩和することができ、チップ角部近傍のパッド間隔を詰めることができる。その結果、配置可能なパッド数を増やすことができる。
さらに、電源用のパッド22aを共通リードであるバスバー21dに接続することにより、電源用のパッド22aの数を減らすことができる。
また、電源ピンが4角に配置されているため、4角からの給電が可能になり、電位ドロップ量のバランス化によって回路の電源動作マージンを確保することができる。
(実施の形態12)
図80に示す半導体装置のリードパターンは、半導体装置の1つの角部から給電を行う場合である。
すなわち、同じ側に配置された2本以上のアウタリード21c、例えば、リード列の角部に配置された隣接する2本以上のアウタリード21cからバスバー21dを介して電源(Vdd、Vss)を供給する構造である。
この構造では、図82に示すように電源供給側の近くに配置されたA回路(図80のA点)と、供給側から遠い反対側に配置されたB回路(図80のB点)とで、図80の電源降下図に示すようにVddとVssの電源電位の変化を比較すると、A点からB点に向かって供給側から遠ざかるとVddは下降し、Vssは上昇して両者の幅が狭くなるが、レファレンスレベル(Vref.)は、中央に一定に保持でき、またVref.が外から入力された場合に、レファレンスの観点では電源の対称性を向上できる。
したがって、A回路やB回路が、レファレンスレベルを外部から入力して使用する回路、例えば、アナログ回路や差動アンプ回路(図73に示す比較回路22r)の場合に好適である。
なお、電源を供給するアウタリード21cの位置については、半導体装置のリード列の1つの角部に限定されるものではなく、2つの角部や4つの角部において2本以上の隣接するアウタリード21cからバスバー21dを介して電源を供給するものであってもよい。
また、アナログ部電源をデジタル系回路と別にする必要がある場合には、直接インナリード21bにワイヤ24を接続してもよい。
また、図81は、図80に示す半導体装置に用いられるリードフレーム1の構造を示すものであるが、テープ部材5のチップ搭載領域すなわち内側のリング状のバスバー21dの内側領域に、チップ搭載部であるタブ21iが貼り付けられている。タブ21iは半導体チップ22とほぼ同等の大きさかもしくはそれよりも大きい大タブ構造のものであり、内側のリング状のバスバー21dとは、吊りリードカット部21kによって分離されて絶縁されている。
このようにテープ部材5のチップ搭載領域に銅などの金属板からなるタブ21iが貼り付けられていることにより、テープ部材5のチップ搭載領域の強度を高めることができるとともに、図76の小タブ構造の場合に比較しても大タブの方が面積が遥かに大きいため、テープ部材5の強度をさらに向上させることができ、その平坦性やダイボンディング性もさらに向上できる。
また、大タブの場合、図81に示すようにその面積が大きいため、半導体チップ22から発せられる熱を十分に拡散することができ、半導体装置の放熱性を向上させることができる。
ロジック回路の中でもCPUなど、特に消費電力が大きく、チップからの発熱量が大きくなる回路を有するチップを搭載する場合には、半導体チップ22からタブ21iへの熱抵抗を低減するために、半導体チップ22をタブ21iに接着する際に、Agペーストなど導電性の接着材、若しくは導電性粒子を含有する接着剤を使用するのが好ましい。また、このように半導体チップ22をタブ21iの上に接着する接着剤として、導電性の接着材、もしくは導電性粒子を含有する接着剤を用いた場合でも、図81に示すように、タブ21iとバスバー21dが吊りリードカット部21kによって電気的に分離されていることによって、半導体チップ22裏面に露出する活性層の電位(基板電位)をバスバー21dから分離することができ、半導体チップ22の設計における自由度を向上することができる。
(実施の形態13)
図83に示す半導体装置のリードパターンは、半導体装置の対向する2つの角部から給電を行う場合である。
すなわち、対向する2つの角部それぞれにおいて複数の隣接するアウタリード21cからバスバー21dを介して電源を供給する構造のものである。
この構造では、電源降下図に示すように中間位置のC点の電位はVddが下降し、Vssが上昇するため、図80に示す1つの角部から電源を供給する構造に比較して電源ドロップ量を減少させることができる。
すなわち、給電箇所を多く設ける方が、電源ドロップ量を減少させることができ、好ましい。
また、図84は、図83に示す半導体装置に用いられるリードフレーム1の構造を示すものであるが、銅などの金属板からなるタブ21iは、半導体チップ22とほぼ同等の大きさかもしくはそれよりも大きい大タブ構造のものである。なお、タブ21iは、内側のリング状のバスバー21dと4本の吊りリード21jによって連結している。
このように内側のリング状のバスバー21dと4本の吊りリード21jによって連結した大タブであるため、テープ部材5の強度をさらに高めることができ、その平坦性やダイボンディング性をさらに向上できる。
また、大タブであるため、半導体チップ22から発せられる熱を十分に拡散することができ、半導体装置の放熱性を向上させることができる。
ロジック回路の中でもCPUなど、特に消費電力が大きく、チップからの発熱量が大きくなる回路を有するチップを搭載する場合には、半導体チップ22からタブ21iへの熱抵抗を低減するために、半導体チップ22をタブ21iに接着する際に、Agペーストなど導電性の接着材、若しくは導電性粒子を含有する接着剤を使用するのが好ましい。
また、本実施の形態13の構造においては、内周のバスバー21dとタブ21iに共通の電源電位または接地電位が供給されることとなるため、Agペーストなどの導電性の接着材を介して半導体チップ22をタブ21iの上に搭載することにより、半導体チップ22の基板電位を内周のバスバー21dの電位と共通にすることができる。
また、本実施の形態13の構造において、絶縁性の接着剤を介して半導体チップ22をタブ21iの上に搭載した場合には、接着剤を絶縁膜として、半導体チップ22の基板電位とタブ21iとの間に容量を形成することができるため、半導体チップ22の基板電位をより安定させることができ、かつ半導体チップ22の基板電位とタブ21iの電位は分離されるため、半導体チップ22の設計における自由度を向上することができる。
(実施の形態14)
図85に示す半導体装置のリードパターンは、Vss電源を共通としてバスバー21dから4つの角部に取り出してそれぞれアウタリード21cに連結するとともに、Vdd電源はそれぞれ独立したバスバー21dから各角部に取り出してアウタリード21cに連結した構造のものである。
この場合、Vdd電源用のパッド22aの数を少なくすることができる。
また、電源降下図に示すようにA点からB点に向かってVddは上昇し、一方中間のC点の電位ではVssが上昇してさらにB点に向かって再び下降する。
(実施の形態15)
図86に示す半導体装置のリードパターンは、半導体装置の一辺の中央からのみ電源(Vdd、Vss)を供給する場合であり、電源降下図に示すように給電側から遠くなるほどVssの電位が上昇し、Vddは下降する。
この場合、実施の形態12と同様に、レファレンスレベル(Vref.)は、中央に一定に保持でき、電源の対称性を向上できる。したがって、レファレンスレベルを外部から入力して使用する回路、例えば、アナログ回路や差動アンプ回路(図73に示す比較回路22r)の場合に好適である。
なお、電源の供給側は、1箇所に限定されるものではなく、2箇所や4箇所から給電してもよく、供給箇所を増やして低抵抗化を図ることができる。
(実施の形態16)
図87に示す半導体装置のリードパターンは、アナログ回路用のバスバー21dとデジタル回路用のバスバー21dとをバスバーカット部21gによって分離したものである。
すなわち、アナログ回路用のバスバー21dを、デジタル回路用のバスバー21dから切り分けた構造であり、これによって、デジタル信号から発生するノイズをアナログ信号で拾わないようにすることができ、電源のクロストークを低減することができる。
(実施の形態17)
図88に示す半導体装置のリードパターンは、アナログ回路用のバスバー21dとデジタル回路用のバスバー21dとをバスバーカット部21gによって分離したものであるとともに、半導体装置のリード配列としても3辺にデジタル回路用のバスバー21dと連結したアウタリード21cをそのリード列の中央に配置し、一方、前記3辺以外の1辺にアナログ回路用のバスバー21dと連結したアウタリード21cをそのリード列の中央に配置している。
これにより、電源のクロストークをさらに低減することができる。
(実施の形態18)
図89に示す半導体装置のリードパターンは、一対の電源(Vdd、Vss)のバスバー21dにそれぞれ連結されたアウタリード21cが、信号用のアウタリード21cを挟んで相反する側に配置されており、相反する両側から電源を供給するものである。
すなわち、図90に示すように、VddとVssとからなる一対の電源において、一方の角部にそれぞれの電源のバスバー21dから引き出した電源用のアウタリード21cのいずれか一方を配置し、前記角部と対角線上で対向する反対側の角部に電源のバスバー21dから引き出した他方の電源用のアウタリード21cを配置しており、複数の信号用のアウタリード21cを挟んで両側にそれぞれ離れて配置された一対のアウタリード21cからA回路およびB回路に対して電源を供給する構造となっている。その際、例えば、A回路はA点の近傍のチップ内に配置された回路であり、B回路はB点の近傍のチップ内に配置された回路である。
この場合、図89の電源降下図に示すようにVddとVssの両者とも、A点からB点に亘って電源電位が下降するため、両電源のドロップ量を同レベル化すなわちVddとVss間の振幅がほぼ一定化することができ、また、デジタル回路での信号の振幅低下による速度等のばらつきを低減することができる。
したがって、電源の駆動力を大きく取ることができ、例えば、ロジック回路などに好適である。
なお、4つの角部から電源を供給してもよく、その際の一対の電源をアナログ回路用として用いてもよく、ロジック回路からの影響を避けることができる。
(実施の形態19)
図91に示す半導体装置のリードパターンは、一対の電源(Vdd、Vss)を両者とも4つの角部から供給する構造のものである。
すなわち、一対の電源(Vdd、Vss)のバスバー21dに連結する2つのアウタリード21cが、4つの角部それぞれにおいて隣接して配置されているものであり、4つの角部それぞれから一対の電源(Vdd、Vss)を供給する構造となっている。
図91の電源降下図に示すように1箇所から給電するとVssが上昇し、Vddが下降して電位の幅が狭くなるが、図91に示すリードパターンのように4箇所から給電することにより、電源のドロップ量を小さくすることができる。
この場合、差動アンプ回路(図73に示す比較回路22r)などのレファレンスレベルを外部から入力することにより、入力0/1判定レベルが受ける側で中央にセンスレベルがあるため、Vss/Vddに対してバランスが取れ、回路マージンを確保することができる。
(実施の形態20)
図92に示す半導体装置のリードパターンは、一対の電源(Vdd、Vss)を供給するバスバー21dをデジタル系とアナログ系とにバスバーカット部21gによって分離して分けたものであり、さらに、4つの角部それぞれにこれらのバスバー21dと連結する複数のアウタリード21cを配置したものである。
図92では、4つの角部のうち、3つの角部にデジタル系の一対のバスバー21dと連結するアウタリード21cを配置し、残りの1つの角部にアナログ系の一対のバスバー21dと連結するアウタリード21cを配置している。
この構造により、デジタル信号から発生するノイズをアナログ信号で拾わないようにすることができ、電源のクロストークを低減することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態9〜20では、半導体チップ22を取り囲むバスバー21dが二重、三重および四重の場合を例に取り上げて説明したが、バスバー21dの重複数は、少なくとも一対のバスバー21dを含んでいれば、何重であってもよい。
産業上の利用可能性
以上のように、本発明の半導体装置は、バスバーに連結したアウタリードを有する半導体パッケージに好適であり、特に、アウタリードが4方向に延在する半導体パッケージに好適である。
【図面の簡単な説明】
図1は本発明の実施の形態1の半導体装置(QFP)において最小サイズのチップ搭載構造の一例を示す断面図、図2はQFPにおける最大サイズのチップ搭載構造の一例を示す断面図、図3〜図6はそれぞれ本発明の実施の形態1の変形例のQFPの構造を示す断面図、図7は図1に示すQFPの組み立てに用いられるリードフレームのフレーム体の構造の一例を示す部分平面図、図8は図7に示すフレーム体の裏面図、図9は図7に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分平面図、図10は図9に示すリードフレームの裏面図、図11は図9に示すリードフレームの第1の連結部切断後の構造を示す部分平面図、図12は図11に示すリードフレームの裏面図、図13は図9に示すリードフレームの第2の連結部切断後の構造を示す部分平面図、図14は図13に示すリードフレームの裏面図、図15は図13に示すリードフレームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、図16は図13に示すリードフレームに最小サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図17は図13に示すリードフレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図18は本発明の実施の形態1の変形例のリードフレームのフレーム体の構造を示す部分平面図、図19は図18に示すフレーム体の裏面図、図20は図18に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分平面図、図21は図20に示すリードフレームの裏面図、図22は図20に示すリードフレームの第1の連結部切断後の構造を示す部分平面図、図23は図22に示すリードフレームの裏面図、図24は図20に示すリードフレームの第2の連結部切断後の構造を示す部分平面図、図25は図24に示すリードフレームの裏面図、図26は図24に示すリードフレームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、図27は図24に示すリードフレームに最小サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図28は図24に示すリードフレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図29は本発明の実施の形態1の変形例のリードフレームのフレーム体の構造を示す部分平面図、図30は図29に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分裏面図、図31は図30に示すリードフレームの第1の連結部切断後の構造を示す部分裏面図、図32は図13に示すリードフレームを製造する際のパンチを用いた打ち抜き方法の一例を示す部分側面図、図33は図32に示す打ち抜き後のコイニング方法の一例を示す部分側面図、図34は本発明の実施の形態1の変形例のリードフレームの構造を示す部分断面図、図35は本発明の実施の形態2の半導体装置(QFP)において最小サイズのチップ搭載構造の一例を示す断面図、図36は本発明の実施の形態2の半導体装置(QFP)において最大サイズのチップ搭載構造の一例を示す断面図、図37は本発明の実施の形態2の変形例のQFPの構造を示す断面図、図38は図35に示すQFPの組み立てに用いられるリードフレームのフレーム体の構造の一例を示す部分平面図、図39は図38に示すフレーム体の裏面図、図40は図38に示すフレーム体にテープ部材を貼り付けて製造されたリードフレームの構造を示す部分平面図、図41は図40に示すリードフレームの裏面図、図42は図40に示すリードフレームにおける連結部切断後の構造を示す部分平面図、図43は図42に示すリードフレームの裏面図、図44は図42に示すリードフレームの搭載可能最小チップサイズと最大チップサイズを示す部分平面図、図45は図42に示すリードフレームに最小サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図46は図42に示すリードフレームに最大サイズの半導体チップを搭載した際のワイヤボンディング後の構造の一例を示す部分平面図、図47、図48および図49はそれぞれ本発明の実施の形態2における変形例のリードフレームの構造を示す部分平面図、図50は図49に示すリードフレームのワイヤボンディング状態の一例を示す部分平面図、図51は本発明の実施の形態2における変形例のリードフレームの構造を示す部分平面図、図52は図51に示すリードフレームを用いた際の結線状態の一例を示す結線対応図、図53は本発明の他の実施の形態の半導体装置(QFN)の構造の一例を示す断面図、図54は本発明の実施の形態2の変形例のQFPの構造を示す断面図、図55は図54に示すQFPのワイヤリング状態の一例を示す拡大部分平面図、図56はデジタル回路部とアナログ回路部とでバスバーを分離したレイアウト図、図57は図56の半導体装置のA−A断面図、図58は図56の半導体装置のB−B断面図、図59は図56のデジタル・アナログ混在回路の回路図、図60は本発明をQFNに適用した場合のレイアウト図、図61は本発明をQFNに適用した場合の図56のA−A断面図、図62はデジタル回路とアナログ回路とでバスバーを分離した別のレイアウト図、図63はアナログ回路を1電源系、デジタル回路を2電源系に分離したレイアウト図、図64はデジタル回路の電源はバスバーへ、アナログ回路はインナーリードへ接続したレイアウト図、図65はデジタル回路を二つの電源回路部に分離してレイアウトした図、図66は図65の回路図、図67は図56のパッドを千鳥状に配置し、インナーリード及びバスバーへ千鳥状にワイヤボンディングした図、図68は図67の変形例、図69は図68のA−A断面図、図70はIOパッドと電源パッドを交互に配置した平面図、図71はワイヤボンディングにより内部降圧回路を選択可能とした回路において、内部降圧回路を使用する場合のワイヤボンディングを示した部分平面図、図72はワイヤボンディングにより内部降圧回路を選択可能とした回路において、内部降圧回路を使用しない場合のワイヤボンディングを示した部分平面図、図73は内部降圧回路を選択可能とした回路図、図74は引き出し配線によりチップ周辺のパッドと内部回路を接続した場合、チップの中央付近にパッドを設けた場合、及びチップ中央付近のパッド、チップ端部のパッド、バスバーを二段階でワイヤボンディングした場合のレイアウト図、図75は本発明の実施の形態9の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図76は図75に示す半導体装置に用いられるリードフレームの構造の一例を示す平面図、図77は本発明の実施の形態10の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図78は図77に示す半導体装置に用いられるリードフレームの構造の一例を示す平面図、図79は本発明の実施の形態11の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図80は本発明の実施の形態12の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図81は図80に示す半導体装置に用いられるリードフレームの構造の一例を示す平面図、図82は図80に示す半導体装置におけるチップ内回路とバスバーの結線状態の一例を示す拡大部分平面図、図83は本発明の実施の形態13の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図84は図83に示す半導体装置に用いられるリードフレームの構造の一例を示す平面図、図85は本発明の実施の形態14の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図86は本発明の実施の形態15の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図87は本発明の実施の形態16の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図88は本発明の実施の形態17の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図、図89は本発明の実施の形態18の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図90は図89に示す半導体装置におけるチップ内回路とバスバーの結線状態の一例を示す拡大部分平面図、図91は本発明の実施の形態19の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図および電源降下図、図92は本発明の実施の形態20の半導体装置におけるリードパターンと一部のワイヤリング状態を示す平面図である。

Claims (51)

  1. 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、
    前記半導体チップの周囲に配列された複数のインナリードと、
    前記複数のインナリードのそれぞれに一体に形成された複数のアウタリードと、
    前記複数の電極および複数のインナリードのそれぞれと接続する複数のボンディングワイヤと、
    前記半導体チップ、複数のインナリード、複数のボンディングワイヤを封止する樹脂封止体とを有する半導体装置であって、
    前記複数のインナリードと前記複数のボンディングワイヤが接続する部分は千鳥状に配置されており、
    前記複数のインナリードと前記複数のボンディングワイヤが接続する部分は、前記樹脂封止体の内部に封止された基板上に接着層を介して固定されていることを特徴とする半導体装置。
  2. 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、
    前記半導体チップの周囲に配列された複数のインナリードと、
    前記複数のインナリードのそれぞれに一体に形成された複数のアウタリードと、
    前記複数の電極および複数のインナリードのそれぞれと接続する複数のボンディングワイヤと、
    前記半導体チップ、複数のインナリード、複数のボンディングワイヤを封止する樹脂封止体とを有する半導体装置であって、
    前記複数のインナリードと前記複数の電極が接続する部分は千鳥状に配置されており、
    前記複数のインナリードと前記複数のボンディングワイヤが接続する部分は、前記樹脂封止体の内部に封止された基板上に接着層を介して固定されていることを特徴とする半導体装置。
  3. 第1電位と第2電位との間に電流経路を有するトランジスタを含んで構成される第1回路部と、
    第3電位と第4電位との間に電流経路を有するトランジスタを含んで構成される第2回路部と、
    前記第1回路部へ前記第1電位を供給する第1パッドと、
    前記第1回路部へ前記第2電位を供給する第2パッドと、
    前記第2回路部へ前記第3電位を供給する第3パッドと、
    前記第2回路部へ前記第4電位を供給する第4パッドと、
    前記第1及び第2回路部を含むチップと、複数のインナーリードとの間に配置され、前記第1回路部へ前記第1電位を供給する第1リードとを有することを特徴とする半導体装置。
  4. 請求の範囲第3項記載の半導体装置であって、前記第1リードと前記第1パッドは、ワイヤにより接続されていることを特徴とする半導体装置。
  5. 請求の範囲第4項記載の半導体装置であって、前記第1および第2回路部を含むチップと、複数のインナーリードとの間に配置され、前記第2回路部へ前記第3電位を供給する第2リードをさらに有することを特徴とする半導体装置。
  6. 請求の範囲第3項記載の半導体装置であって、前記第1および第2パッドを複数有することを特徴とする半導体装置。
  7. 請求の範囲第3項記載の半導体装置であって、前記第1リードは、前記第1電位が供給されるインナーリードとワイヤにより接続されていることを特徴とする半導体装置。
  8. 請求の範囲第3項記載の半導体装置であって、前記第1リードは、前記第1電位が供給される第1インナーリード部を有することを特徴とする半導体装置。
  9. 請求の範囲第3項記載の半導体装置であって、前記第1回路部はデジタル回路、前記第2回路部はアナログ回路であることを特徴とする半導体装置。
  10. 請求の範囲第3項記載の半導体装置であって、前記第1および第2回路部と前記第1から第4パッドとを含む半導体チップと、前記複数のインナーリードと、前記第1リードとは、樹脂により封止されていることを特徴とする半導体装置。
  11. 第1電位と第2電位との間に電流経路を有するトランジスタを含んで構成される第1回路部と、
    第3電位と第4電位との間に電流経路を有するトランジスタを含んで構成される第2回路部と、
    前記第1回路部へ前記第1電位を供給する第1パッドと、
    前記第1回路部へ前記第2電位を供給する第2パッドと、
    前記第2回路部へ前記第3電位を供給する第3パッドと、
    前記第2回路部へ前記第4電位を供給する第4パッドと、
    前記第1パッドおよび第2パッドが配列される方向に沿って配置され、複数のインナーリードと前記第1パッド及び第2パッドとの間に配置され、ワイヤにより前記第1パッドと接続され、前記第1電位が供給される第1バスバーと、
    前記第1パッドおよび第2パッドが配列される方向に沿って配置され、複数のインナーリードと前記第1パッドおよび第2パッドとの間に配置され、ワイヤにより前記第2パッドと接続され、前記第2電位が供給される第2バスバーと、
    前記第3パッド及び第4パッドが配列される方向に沿って配置され、複数のインナーリードと前記第3パッドおよび第4パッドとの間に配置され、ワイヤにより前記第3パッドと接続され、前記第3電位が供給される第3バスバーと、
    前記第3パッドおよび第4パッドが配列される方向に沿って配置され、複数のインナーリードと前記第3パッドおよび第4パッドとの間に配置され、ワイヤにより前記第4パッドと接続され、前記第4電位が供給される第4バスバーとを有することを特徴とする半導体装置。
  12. 請求の範囲第11項記載の半導体装置であって、前記第1バスバーは、前記第1電位が供給される第1インナーリード部を有し、前記第3バスバーは、前記第3電位が供給される第3インナーリード部を有することを特徴とする半導体装置。
  13. 請求の範囲第12項記載の半導体装置であって、前記第2バスバーは、前記第2電位が供給される第2インナーリード部を有し、前記第4バスバーは、前記第4電位が供給される第4インナーリード部を有することを特徴とする半導体装置。
  14. 請求の範囲第12項記載の半導体装置であって、前記第2バスバーは、ワイヤにより前記第2電位が供給されるインナーリードと接続され、前記第4バスバーは、ワイヤにより前記第4電位が供給されるインナーリードと接続されていることを特徴とする半導体装置。
  15. 請求の範囲第11項記載の半導体装置であって、
    前記第1回路部へ第5電位を供給する第5パッドと、
    前記第1パッド、第2パッドおよび前記第5パッドが配列される方向に沿って配置され、複数のインナーリードと前記第5パッドとの間に配置され、ワイヤにより前記第5パッドと接続され、前記第5電位が供給される第5バスバーとをさらに有することを特徴とする半導体装置。
  16. 請求の範囲第15項記載の半導体装置であって、
    前記第2回路部へ第6電位を供給する第6パッドと、
    前記第3パッド、第4パッドおよび前記第6パッドが配列される方向に配置され、複数のインナーリードと前記第6パッドとの間に配置され、ワイヤにより前記第6パッドと接続され、前記第6電位が供給される第6バスバーとをさらに有することを特徴とする半導体装置。
  17. 請求の範囲第16項記載の半導体装置であって、前記第5バスバーは、ワイヤにより前記第5電位が供給されるインナーリードと接続され、前記第6バスバーは、ワイヤにより前記第6電位が供給されるインナーリードと接続されていることを特徴とする半導体装置。
  18. 請求の範囲第11項記載の半導体装置であって、前記第1回路部はデジタル回路、前記第2回路部はアナログ回路であることを特徴とする半導体装置。
  19. 請求の範囲第11項記載の半導体装置であって、前記第1および第4パッドを複数有することを特徴とする半導体装置。
  20. 請求の範囲第11項記載の半導体装置であって、前記第1および第2回路部と前記第1から第4パッドとを含む半導体チップと、前記複数のインナーリードと、前記第1から第4バスバーと、前記ワイヤとは、樹脂により封止されていることを特徴とする半導体装置。
  21. 請求の範囲第11項記載の半導体装置であって、前記第2回路部は、前記第1回路部よりも前記第1および第2バスバーから遠くに配置され、前記第3パッドは前記第2回路部に含まれていることを特徴とする半導体装置。
  22. 請求の範囲第11項記載の半導体装置であって、前記第2回路部は、ワイヤにより前記第3パッドと接続し、前記第2回路部へ前記第3電位を供給する第5パッドを含み、前期第1回路部よりも前記第1および第2バスバーから遠くに配置されていることを特徴とする半導体装置。
  23. 第1電位と第2電位との間に電流経路を有するトランジスタを含んで構成される第1回路部と、
    第3電位と第4電位との間に電流経路を有するトランジスタを含んで構成される第2回路部と、
    複数のインナーリードと、
    前記第1回路部へ前記第1電位を供給する第1パッドと、
    前記第1回路部へ前記第2電位を供給する第2パッドと、
    ワイヤにより前記複数のインナーリードのうち第3電位が供給されるインナーリードと接続され、前記第2回路部へ前記第3電位を供給する第3パッドと、
    ワイヤにより前記複数のインナーリードのうち第4電位が供給されるインナーリードと接続され、前記第2回路部へ前記第4電位を供給する第4パッドと、
    前記第1および第2回路部、前記第1および第4パッドを含むチップの外側を周回し、ワイヤにより前記第1パッドと前記複数のインナーリードのうち前記第1電位が供給されるインナーリードに接続される第1リング状バスバーと、
    前記第1リング状バスバーの外側を周回し、ワイヤにより前記第2パッドに接続され、前記第2電位が供給されるインナーリード部を有する第2リング状バスバーとを有することを特徴とする半導体装置。
  24. 請求の範囲第23項記載の半導体装置であって、
    前記第1回路部へ第5電位を供給する第5パッドと、
    前記第1および第2回路部、前記第1および第4パッドを含むチップの外側を周回し、ワイヤにより前記第5パッドと前記複数のインナーリードのうち前記第5電位が供給されるインナーリードに接続される第3リング状バスバーとをさらに有することを特徴とする半導体装置。
  25. 請求の範囲第23項記載の半導体装置であって、前記第1回路部はデジタル回路、前記第2回路部はアナログ回路であることを特徴とする半導体装置。
  26. 請求の範囲第23項記載の半導体装置であって、前記第1および第4パッドを複数有することを特徴とする半導体装置。
  27. 半導体チップの辺に沿った第1列上に配列する第1および第2パッドと、
    前記半導体チップを囲んで配置する複数のインナーリードのうち、第1ワイヤにより前記第1パッドと接続する第1インナーリードと、
    前記複数のインナーリードのうち、前記第1インナーリードと隣り合うインナーリードであって、第2ワイヤにより前記第2パッドと接続する第2インナーリードと、
    前記半導体チップの辺に沿った第2列上であって、前記第1パッドと第2パッドとの間に位置する第3パッドと、
    前記半導体チップと前記第1インナーリードおよび第2インナーリードとの間に前記半導体チップの辺に沿って配置される第1バスバーとを有し、
    前記第3パッドは、前記第1ワイヤと第2ワイヤの間を通過する第3ワイヤにより第1バスバーと接続されていることを特徴とする半導体装置。
  28. 請求の範囲第27項記載の半導体装置であって、前記第1および第2パッドは主に信号用のパッドであり、前記第3パッドは主に電源電位を供給するパッドであり、前記第1列は、前記第2列よりも前記半導体チップの端側に配置されていることを特徴とする半導体装置。
  29. 請求の範囲第27項記載の半導体装置であって、前記第1および第2パッドは主に信号用のパッドであり、前記第3パッドは主に電源電位を供給するパッドであり、前記第1列は、前記第2列よりも前記半導体チップの内側に配置されていることを特徴とする半導体装置。
  30. 請求の範囲第27項記載の半導体装置であって、前記第1および第2パッドが前記第1列上に繰り返して配置され、前記第3パッドが前記第2列上に繰り返して配置されることにより、千鳥状のパッド配置となることを特徴とする半導体装置。
  31. 半導体チップを囲んで配置する複数のインナーリードと、
    前記半導体チップの第1列上に配列し、ワイヤにより前記複数のインナーリードに接続する複数の入出力パッドと、
    前記半導体チップと前記複数のインナーリードとの間に、前記第1列の方向に沿って配置し、第1電位が供給される第1バスバーと、
    前記半導体チップと前記複数のインナーリードとの間に、前記第1列の方向に沿って配置し、第2電位が供給される第2バスバーと、
    前記複数の入出力パッドの各々の間に配置され、ワイヤにより前記第1および第2バスバーと接続する複数の第1および第2電源パッドとを有し、
    前記入出力パッド、前記第1電源パッド、前記入出力パッド、前記第2電源パッドの順に配列されることを特徴とする半導体装置。
  32. 第1電位と第2電位との間に電流経路を有するトランジスタを含む第1回路部と、
    第3電位と第4電位との間に電流経路を有するトランジスタと、降圧回路を含む第2回路部と、
    前記第1回路部へ前記第1電位を供給する第1パッドと、
    前記第1回路部へ前記第2電位を供給する第2パッドと、
    前記降圧回路に配線により接続する第1選択パッドと、
    前記降圧回路に配線により接続する第2選択パッドと、
    前記第1および第2回路を含む半導体チップを囲むように配置される複数のインナーリードと、
    前記半導体チップと前記複数のインナーリードとの間に配置され、ワイヤにより前記第1パッドと接続され、前記第1電位が供給される第1バスバーと、
    前記半導体チップと前記複数のインナーリードとの間に配置され、ワイヤにより前記第2パッドと接続され、前記第2電位が供給される第2バスバーと、
    前記半導体チップと前記複数のインナーリードとの間に配置され、ワイヤにより前記第3パッドと接続され、前記第3電位が供給される第3バスバーとを有し、
    ワイヤボンディングにより前記第1選択パッドが前記第1バスバーと接続された場合は、前記降圧回路が前記第1電位を降圧して前記第3電位を前記第2回路部へ供給し、
    ワイヤボンディングにより前記第2選択パッドが前記第3バスバーと接続したされた場合は、前記降圧回路を通さずに前記第3電位が前記第3バスバーから前記第2回路部へ供給されることを特徴とする半導体装置。
  33. 第1電位と第2電位との間に電流経路を有するトランジスタを含んで構成される第1回路部と、
    第3電位と第4電位との間に電流経路を有するトランジスタを含んで構成される第2回路部と、
    複数のインナーリードと、
    前記第1回路部へ前記第1電位を供給する第1パッドと、
    前記第1回路部へ前記第2電位を供給する第2パッドと、
    前記第2回路部へ前記第3電位を供給する第3パッドと、
    前記第2回路部へ前記第4電位を供給する第4パッドと、
    前記第1および第2回路部、前記第1および第4パッドを含むチップの外周を囲むように配置され、ワイヤにより前記第1および第3パッドが接続される第1リング状バスバーと、
    前記第1および第2回路部、前記第1および第4パッドを含むチップの外周を囲むように配置され、ワイヤにより前記第2および第4パッドが接続される第2リング状バスバーとを有し、
    前記第1リング状バスバーは、前記第1パッドが接続する部分と前記第3パッドが接続する部分との間に切り込みが入ることにより電気的に絶縁され、
    前記第2リング状バスバーは、前記第2パッドが接続する部分と前記第4パッドが接続する部分との間に切り込みが入ることにより電気的に絶縁されることを特徴とする半導体装置。
  34. 請求の範囲第33項記載の半導体装置であって、
    前記第1リング状バスバーの前記第1パッドが接続する部分は、前記第1電位が供給されるインナーリード部を有し、
    前記第1リング状バスバーの前記第3パッドが接続する部分は、前記第3電位が供給されるインナーリード部を有し、
    前記第1リング状バスバーの前記第2パッドが接続する部分は、前記第2電位が供給されるインナーリードとワイヤにより接続され、
    前記第2リング状バスバーの前記第4パッドが接続する部分は、前記第4電位が供給されるインナーリードとワイヤにより接続されていることを特徴とする半導体装置。
  35. 請求の範囲第34項記載の半導体装置であって、
    前記第1回路部へ第5電位を供給する第5パッドと、
    前記第2回路部へ第6電位を供給する第6パッドと、
    前記第1および第2回路部、前記第1および第4パッドを含むチップの外周を囲むように配置され、ワイヤにより前記第5および第6パッドが接続される第3リング状バスバーとをさらに有し、
    前記第3リング状バスバーは、前記第5パッドが接続する部分と前記第6パッドが接続する部分との間に切り込みが入ることにより電気的に絶縁されることを特徴とする半導体装置。
  36. 請求の範囲第35項記載の半導体装置であって、前記第3リング状バスバーの前記第5パッドが接続する部分は、前記第5電位が供給されるインナーリードとワイヤにより接続され、前記第3リング状バスバーの前記第6パッドが接続する部分は、前記第6電位が供給されるインナーリードとワイヤにより接続されることを特徴とする半導体装置。
  37. 請求の範囲第33項記載の半導体装置であって、前記第1回路部はデジタル回路、前記第2回路部はアナログ回路であることを特徴とする半導体装置。
  38. 請求の範囲第33項記載の半導体装置であって、前記第1および第4パッドを複数有することを特徴とする半導体装置。
  39. 請求の範囲第33項記載の半導体装置であって、前記第1および第2回路部と前記第1から第4パッドとを含む半導体チップと、前記複数のインナーリードと、前記第1および第2リング状バスバーと、前記ワイヤとは、樹脂により封止されていることを特徴とする半導体装置。
  40. 主面および裏面を有する半導体チップと、
    複数のインナリードおよびアウタリードと、
    前記半導体チップに沿って配置された一対のバスバーとを有する半導体装置であって、
    前記半導体チップは、前記主面上に形成された第1および第2の電源電位用の電極と、
    前記第1の電源電位用の電極を介して一方のバスバーと電気的に接続され、さらに前記第2の電源電位用の電極を介して他方のバスバーと電気的に接続された回路とを有しており、
    前記一対のバスバーそれぞれに前記アウタリードが連結され、前記一対のバスバーそれぞれに連結された前記アウタリードが隣接して配置されていることを特徴とする半導体装置。
  41. 請求の範囲第40項記載の半導体装置であって、前記回路は、アナログ回路もしくは差動アンプ回路であることを特徴とする半導体装置。
  42. 請求の範囲第41項記載の半導体装置であって、前記アナログ回路は、外部からレファレンスレベルの電位の供給を受けることを特徴とする半導体装置。
  43. 主面および裏面を有する半導体チップと、
    複数のインナリードおよびアウタリードと、
    前記半導体チップに沿って配置された一対のバスバーとを有する半導体装置であって、
    前記半導体チップは、前記主面上に形成された第1および第2の電源電位用の電極、および信号用の電極と、
    前記第1の電源電位用の電極を介して一方のバスバーと電気的に接続され、さらに前記第2の電源電位用の電極を介して他方のバスバーと電気的に接続された回路とを有しており、
    前記一対のバスバーそれぞれに前記アウタリードが連結され、前記一対のバスバーそれぞれに連結された前記アウタリードが、前記信号用の電極と電気的に接続されるアウタリードを挟んで相反する側に配置されていることを特徴とする半導体装置。
  44. 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、
    前記半導体チップの周囲に配列された複数のインナリードと、
    前記複数のインナリードのそれぞれに一体に形成された複数のアウタリードと、
    前記複数の電極および複数のインナリードのそれぞれと接続する複数のボンディングワイヤと、
    前記半導体チップと接続する板状のチップ搭載部と、
    前記複数のインナリードそれぞれの先端および前記チップ搭載部と接続するテープ部材とを有する半導体装置であって、
    前記チップ搭載部は、前記半導体チップの主面より小さいことを特徴とする半導体装置。
  45. 主面、裏面と、前記主面上に形成された複数の電極を有する半導体チップと、
    前記半導体チップの周囲に配列された複数のインナリードと、
    前記複数のインナリードのそれぞれに一体に形成された複数のアウタリードと、
    前記複数の電極および複数のインナリードのそれぞれと接続する複数のボンディングワイヤと、
    前記半導体チップと接続する板状のチップ搭載部と、
    前記複数のインナリードそれぞれの先端および前記チップ搭載部と接続するテープ部材とを有する半導体装置であって、
    前記チップ搭載部は、前記半導体チップの主面より大きいことを特徴とする半導体装置。
  46. 主面および裏面を有する半導体チップと、
    複数のインナリードおよびアウタリードと、
    前記半導体チップに沿って配置された一対のバスバーと、
    前記半導体チップおよび前記複数のインナリードを封止する樹脂封止体とを有する半導体装置であって、
    前記一対のバスバーそれぞれに前記アウタリードが連結されていることを特徴とする半導体装置。
  47. 請求の範囲第46項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記アウタリードは、隣接して配置されていることを特徴とする半導体装置。
  48. 請求の範囲第46項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記アウタリードは、前記樹脂封止体の角部に配置されていることを特徴とする半導体装置。
  49. 請求の範囲第46項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記アウタリードは、前記樹脂封止体の側面のリード配列方向の中央に配置されていることを特徴とする半導体装置。
  50. 請求の範囲第46項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記アウタリードは、前記樹脂封止体の4つの角部に配置されていることを特徴とする半導体装置。
  51. 請求の範囲第46項記載の半導体装置であって、前記一対のバスバーそれぞれに連結された前記アウタリードは、前記樹脂封止体の側面の複数箇所から突出していることを特徴とする半導体装置。
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