KR20050026397A - 반도체장치 - Google Patents

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KR20050026397A
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bus bar
circuit
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사사키토시오
이토후지오
스즈키히로미치
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가부시끼가이샤 르네사스 테크놀로지
가부시기가이샤 히다치초엘에스아이시스템즈
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    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

본 발명은 반도체장치에 관한 것으로서, 반도체 칩(22)내의 회로부별로 버스 바(21d)를 분리하여 접속하는 것에 의해 상기 회로부별로 전원을 공급할 수 있고 또 이너리드(21b)의 피치에 관계없이 버스바(21d)로 접속할 수 있는 특징을 살려서 패드(22a)의 피치를 이너리드(21b)의 피치보다 작게하거나 패드(22a)를 지그재그 배치로 하는 등 하여 전원용 패드(22a)를 증가하거나 종래 전원용에 사용하던 리드(21a)를 신호용등에 이용할 수 있는 기술을 제공한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 버스 바(BUS BAR) 또는 링형상 버스 바를 이용한 반도체장치에 관하고, 특히, 반도체 칩의 레이아웃과 버스 바 또는 링형상 버스 바와의 배치에 관한 것이다.
다층 배선 기판을 사용한 BGA (Ball Grid Array) 형 반도체장치에 대해서는 예를 들면, 일본국 특개2002-190488호 공보나 일본국 특개2002-270723호 공보에 그 기재가 있고, 종래 100 핀 이상의 다핀 반도체장치로서 채용되어 왔지만 미세 가공을 한 다층 배선 기판은 코스트가 비싸고, 토탈 코스트 퍼포먼스가 낮았다.
또, 단층의 배선을 가지는 테이프 배선 기판을 사용한 CSP (Chip Size Package) 형 반도체장치에 대해서는 예를 들면, 일본국 특개평11-54658호 공보에 그 기재가 있어, 종래 칩 사이즈와 거의 동등의 소형의 반도체장치로서 채용되어 왔지만, 전원/GND등을 위한 공통 전극을 형성하는 것이 곤란한 구성이기 때문에 반도체 칩의 전극의 수에 따라 외부 단자가 많아진다는 문제가 있었다. 따라서, 칩 전극수의 증가와 다핀화에 수반하는 패키지 외형의 대형화가 트레이드 오프의 관계에 있어 칩 전극수에 대한 제약이 크고 토탈 코스트 퍼포먼스가 낮았다.
이것들 종래의 BGA/CSP와 비교해 토탈 코스트 퍼포먼스가 뛰어난 반도체장치 의 구조에 대해서 발명자는 검토했다.
또, 본 출원인은 발명한 결과에 근거해 제 1의 관점 「복수 리드의 선단이 연결되고 있다」제 2의 관점 「복수의 리드와 칩의 사이에 전원 또는 GND에 접속하는 바를 설치한다」라고 하는 관점에서 조사했다. 그 결과, 제 1의 관점에서는 일본국 특개평9-252072호 공보(제 20 단락, 도 8, 도 9), 제 2의 관점에서는 일본국 특개평11-168169호 공보(제61 단락, 도 3)가 있었다. 그렇지만 이들의 문헌에서는, 현재 IC (Integrated Circuit)의 고기능화에 수반하는 외부 단자의 다핀화에는 BGA, CSP가 적합하다고 말하고 있지만, 그것을 저비용 고품질로 다핀에 대응한다고 하는 숙원이 과제로 있는 점의 검토가 이루어지고 있지 않다. 또, 내부 전원 전압의 회선 배선의 전원 드롭 문제와 패키지의 조합에 관한 검토도 되지 않았다.
본 발명의 목적은, 코스트 퍼포먼스를 높게 하는 반도체장치를 제공하는 것에 있다.
또, 본 발명의 그 외의 목적은 소형화를 도모하는 반도체장치를 제공하는 것에 있다.
또, 본 발명의 그 외의 목적은 제품 출하까지 걸리는 시간(TAT:Tur-Around Time)을 짧게 하는 반도체장치를 제공하는 것에 있다.
또, 본 발명의 그 외의 목적은 다핀화를 도모하는 반도체장치를 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
도 1은 본 발명의 실시의 형태 1의 반도체장치(QFP)에 있어서 최소 사이즈의 칩 탑재 구조의 일례를 나타내는 단면도이다.
도 2는 QFP에 있어서의 최대 사이즈의 칩 탑재 구조의 일례를 나타내는 단면도이다.
도 3은 본 발명의 실시의 형태 1의 변형예 QFP의 구조를 나타내는 단면도이다.
도 4는 본 발명의 실시의 형태 1의 변형예 QFP의 구조를 나타내는 단면도이다.
도 5는 본 발명의 실시의 형태 1의 변형예 QFP의 구조를 나타내는 단면도이다.
도 6은 본 발명의 실시의 형태 1의 변형예 QFP의 구조를 나타내는 단면도이다.
도 7은 도 1에 나타내는 QFP의 조립에 이용되는 리드 프레임의 프레임체의 구조의 일례를 나타내는 부분 평면도이다.
도 8은 도 7에 나타내는 프레임체의 이면도이다.
도 9는 도 7에 나타내는 프레임체에 테이프 부재를 붙여 제조된 리드프레임의 구조를 나타내는 부분 평면도이다.
도 10은 도 9에 나타나는 리드 프레임의 이면도이다.
도 11은 도 9에 나타나는 리드 프레임의 제 1의 연결부절단 후의 구조를 나타내는 부분 평면도이다.
도 12는 도 11에 나타나는 리드 프레임의 이면도이다.
도 13은 도 9에 나타나는 리드 프레임의 제 2의 연결부절단 후의 구조를 나 타내는 부분 평면도이다.
도 14는 도 13에 나타나는 리드 프레임의 이면도이다.
도 15는 도 13에 나타나는 리드 프레임의 탑재 가능 최소 칩 사이즈와 최대 칩 사이즈를 나타내는 부분 평면도이다.
도 16은 도 13에 나타나는 리드 프레임에 최소 사이즈의 반도체 칩을 탑재했을 때의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 17은 도 13에 나타나는 리드 프레임에 최대 사이즈의 반도체 칩을 탑재했을 때의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 18은 본 발명의 실시의 형태 1의 변형 예의 리드 프레임의 프레임체의 구조를 나타내는 부분 평면도이다.
도 19는 도 18에 나타내는 프레임체의 이면도이다.
도 20은 도 18에 나타내는 프레임체에 테이프 부재를 붙여 제조된 리드프레임의 구조를 나타내는 부분 평면도이다.
도 21은 도 20에 나타나는 리드 프레임의 이면도이다.
도 22는 도 20에 나타나는 리드 프레임의 제 1의 연결부절단 후의 구조를 나타내는 부분 평면도이다.
도 23은 도 22에 나타나는 리드 프레임의 이면도이다.
도 24는 도 20에 나타나는 리드 프레임의 제 2의 연결부절단 후의 구조를 나타내는 부분 평면도이다.
도 25는 도 24에 나타나는 리드 프레임의 이면도이다.
도 26은 도 24에 나타나는 리드 프레임의 탑재 가능 최소 칩 사이즈와 최대 칩 사이즈를 나타내는 부분 평면도이다.
도 27은 도 24에 나타나는 리드 프레임에 최소 사이즈의 반도체 칩을 탑재했을 때의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 28은 도 24에 나타나는 리드 프레임에 최대 사이즈의 반도체 칩을 탑재했을 때의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 29는 본 발명의 실시의 형태 1의 변형 예의 리드프레임의 프레임체의 구조를 나타내는 부분 평면도이다.
도 30은 도 29에 나타내는 프레임체에 테이프 부재를 붙여 제조된 리드 프레임의 구조를 나타내는 부분 이면도이다.
도 31은 도 30에 나타나는 리드 프레임의 제 1의 연결부절단 후의 구조를 나타내는 부분 이면도이다.
도 32는 도 13에 나타나는 리드 프레임을 제조할 때의 펀치를 이용한 타발(打拔) 방법의 일례를 나타내는 부분 측면도이다.
도 33은 도 32에 나타내는 타발 후의 코이닝(coining)방법의 일례를 나타내는 부분 측면도이다.
도 34는 본 발명의 실시의 형태 1의 변형 예의 리드 프레임의 구조를 나타내는 부분 단면도이다.
도 35는 본 발명의 실시의 형태 2의 반도체장치(QFP)에 있어서 최소 사이즈의 칩 탑재 구조의 일례를 나타내는 단면도이다.
도 36은 본 발명의 실시의 형태 2의 반도체장치(QFP)에 있어서 최대 사이즈의 칩 탑재 구조의 일례를 나타내는 단면도이다.
도 37은 본 발명의 실시의 형태 2의 변형 예의 QFP의 구조를 나타내는 단면도이다.도 38은 도 35에 나타내는 QFP의 조립에 이용되는 리드 프레임의 프레임체의 구조의 일례를 나타내는 부분 평면도이다.
도 39는 도 38에 나타내는 프레임체의 이면도이다.
도 40은 도 38에 나타내는 프레임체에 테이프 부재를 붙여 제조된 리드프레임의 구조를 나타내는 부분 평면도이다.
도 41은 도 40에 나타나는 리드 프레임의 이면도이다.
도 42는 도 40에 나타나는 리드 프레임에 있어서의 연결부절단 후의 구조를 나타내는 부분 평면도이다.
도 43은 도 42에 나타나는 리드 프레임의 이면도이다.
도 44는 도 42에 나타나는 리드 프레임의 탑재 가능 최소 칩 사이즈와 최대 칩 사이즈를 나타내는 부분 평면도이다.
도 45는 도 42에 나타나는 리드 프레임에 최소 사이즈의 반도체 칩을 탑재했을 때의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 46은 도 42에 나타나는 리드 프레임에 최대 사이즈의 반도체 칩을 탑재했을 때의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 47은 본 발명의 실시의 형태 2에 있어서의 변형 예의 리드 프레임의 구조를 나타내는 부분 평면도이다.
도 48은 본 발명의 실시의 형태 2에 있어서의 변형 예의 리드 프레임의 구조를 나타내는 부분 평면도이다.
도 49는 본 발명의 실시의 형태 2에 있어서의 변형 예의 리드 프레임의 구조를 나타내는 부분 평면도이다.
도 50은 도 49에 나타나는 리드 프레임의 와이어 본딩 상태의 일례를 나타내는 부분 평면도이다.
도 51은 본 발명의 실시의 형태 2에 있어서의 변형 예의 리드 프레임의 구조를 나타내는 부분 평면도이다.
도 52는 도 51에 나타나는 리드 프레임을 이용했을 때의 결선 상태의 일례를 나타내는 결선 대응도이다.
도 53은 본 발명의 다른 실시의 형태의 반도체장치(QFN)의 구조의 일례를 나타내는 단면도이다.
도 54는 본 발명의 실시의 형태 2의 변형 예의 QFP의 구조를 나타내는 단면도이다.도 55는 도 54에 나타내는 QFP의 와이어 링 형상의 일례를 나타내는 확대 부분 평면도이다.
도 56은 디지털 회로부와 아날로그 회로부로 버스 바를 분리한 레이아웃도이다.
도 57은 도 56의 반도체장치의 A-A단면도이다.
도 58은 도 56의 반도체장치의 B-B단면도이다.
도 59는 도 56의 디지털·아날로그 혼재 회로의 회로도이다.
도 60은 본 발명을 QFN에 적용했을 경우의 레이아웃도이다.
도 61은 본 발명을 QFN에 적용했을 경우의 도 56의 A-A단면도이다.
도 62는 디지털 회로와 아날로그 회로로 버스 바를 분리한 다른 레이이아웃도이다. 도 63은 아날로그 회로를 1 전원계, 디지털 회로를 2 전원계로 분리한 레이아웃도이다.
도 64는 디지털 회로의 전원은 버스 바에, 아날로그 회로는 이너리드로 접속한 레이아웃도이다.
도 65는 디지털 회로를 두개의 전원 회로부로 분리해 레이아웃 한 도이다.
도 66은 도 65의 회로도이다.
도 67은 도 56의 패드를 지그재그 모양으로 배치해, 이너 리드 및 버스 바에 지그재그 모양으로 와이어 본딩 한 도이다.
도 68은 도 67의 변형예이다.
도 69는 도 68의 A-A단면도이다.
도 70은 IO패드와 전원 패드를 교대로 배치한 평면도이다.
도 71은 와이어 본딩에 의해 내부 강압 회로를 선택 가능하게 한 회로에 있어서, 내부 강압 회로를 사용하는 경우의 와이어 본딩을 나타낸 부분 평면도이다.
도 72는 와이어 본딩에 의해 내부 강압 회로를 선택 가능하게 한 회로에 있어서, 내부 강압 회로를 사용하지 않은 경우의 와이어 본딩을 나타낸 부분 평면도이다.
도 73은 내부 강압 회로를 선택 가능하게 한 회로도이다.
도 74는 인출배선에 의해 칩 주변의 패드와 내부 회로를 접속했을 경우, 칩의 중앙 부근에 패드를 설치했을 경우 및 칩 중앙 부근의 패드, 칩 단부의 패드, 버스 바를 2단계에서 와이어 본딩 했을 경우의 레이아웃도이다.
도 75는 본 발명의 실시의 형태 9의 반도체장치에 있어서의 리드 패턴과 일부 와이어 링 형상를 나타내는 평면도이다.
도 76은 도 75에 나타나는 반도체장치에 이용되는 리드 프레임의 구조의 일례를 나타내는 평면도이다.
도 77은 본 발명의 실시의 형태 10의 반도체장치에 있어서의 리드 패턴과 일부 와이어링 상태를 나타내는 평면도이다.
도 78은 도 77에 나타나는 반도체장치에 이용되는 리드 프레임의 구조의 일례를 나타내는 평면도이다.
도 79는 본 발명의 실시의 형태 11의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도이다.
도 80은 본 발명의 실시의 형태 12의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도 및 전원 하강도이다.
도 81은 도 80에 나타나는 반도체장치에 이용되는 리드 프레임의 구조의 일례를 나타내는 평면도이다.
도 82는 도 80에 나타나는 반도체장치에 있어서의 칩내 회로와 버스 바의 결선 상태의 일례를 나타내는 확대 부분 평면도이다.
도 83은 본 발명의 실시의 형태 13의 반도체장치에 있어서의 리드 패턴과 일 부의 와이어 링 형상를 나타내는 평면도 및 전원 하강도이다.
도 84는 도 83에 나타나는 반도체장치에 이용되는 리드 프레임의 구조의 일례를 나타내는 평면도이다.
도 85는 본 발명의 실시의 형태 14의 반도체장치에 있어서의 리드 패턴과 일부 와이어 링 상태를 나타내는 평면도 및 전원 하강도이다.
도 86은 본 발명의 실시의 형태 15의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도 및 전원 하강도이다.
도 87은 본 발명의 실시의 형태 16의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도이다.
도 88은 본 발명의 실시의 형태 17의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도이다.
도 89는 본 발명의 실시의 형태 18의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도 및 전원 하강도이다.
도 90은 도 89에 나타나는 반도체장치에 있어서의 칩내 회로와 버스 바의 결선 상태의 일례를 나타내는 확대 부분 평면도이다.
도 91은 본 발명의 실시의 형태 19의 반도체장치에 있어서의 리드 패턴과 일부 와이어 링 상태를 나타내는 평면도 및 전원 하강도이다.
도 92는 본 발명의 실시의 형태 20의 반도체장치에 있어서의 리드 패턴과 일부의 와이어 링 상태를 나타내는 평면도이다.
본 발명은, 주면, 이면과 상기 주면상에 형성된 복수의 전극을 가지는 반도체 칩과 상기 반도체 칩의 주위에 배열된 복수의 이너 리드와 상기 복수의 이너 리드의 각각에 일체로 형성된 복수의 아우터 리드와 상기 복수의 전극 및 복수의 이너 리드의 각각과 접속하는 복수의 본딩와이어와 상기 반도체 칩, 복수의 이너 리드, 복수의 본딩 와이어를 봉합하는 수지봉합체를 가지는 것이고, 상기 복수의 이너 리드와 상기 복수의 본딩와이어가 접속하는 부분은 지그재그 모양으로 배치되고 있고 상기 복수의 이너 리드와 상기 복수의 본딩와이어가 접속하는 부분은 상기 수지봉합체의 내부에 봉합된 기판상에 접착층을 개재하여 고정되고 있다.
또, 본 발명은, 제 1 전위와 제 2 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 1 회로부와 제 3 전위와 제 4 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 2 회로부와 상기 제 1 회로부로 상기 제 1 전위를 공급하는 제 1 패드와 상기 제 1 회로부에 상기 제 2 전위를 공급하는 제 2 패드와 상기 제 2 회로부로 상기 제 3 전위를 공급하는 제 3 패드와 상기 제 2 회로부에 상기 제 4 전위를 공급하는 제 4 패드와 상기 제 1 및 제 2 회로부를 포함하는 칩과 복수의 이너 리드의 사이에 배치되어 상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 리드를 가지는 것이다.
이하, 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다.
이하의 실시의 형태에 있어서는 편의상 필요할 때,복수의 섹션 또는 실시 형태로 분할해 설명하지만 특히 명시한 경우를 제외하고 그들은 서로 무관계한 것은 아니고 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또, 이하의 실시의 형태에 있어서 요소의 수등(개수, 수치, 양, 범위등을 포함하는다)에 언급하는 경우 특히 명시한 경우 및 원리적으로 분명하게 특정 수로 한정되는 경우등을 제외하고 그 특정 수로 한정되는 것은 아니고, 특정 수 이상도 이하도 좋은 것으로 한다.
또한, 이하의 실시의 형태에 있어서 그 원가요소(요소 스텝등도 포함하는다)는 특히 명시한 경우 및 원리적으로 분명하게 필수라고 생각되는 경우등을 제외하고 반드시 필수가 아닌 것은 말할 필요도 없다.
동일하게 이하의 실시의 형태에 있어서 원가요소등의 형상, 위치 관계 등에 언급 할 때는, 특히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 동일하다.
또, 실시의 형태를 설명하기 위한 전도에 있어서 동일 기능을 가지는 것은 동일한 부호를 교부해 그 반복 설명은 생략 한다.
(실시의 형태 1)
본 실시 형태 1의 반도체장치는 수지 봉합형으로 리드프레임(1)을 이용해 조 립된 것이고 본 실시의 형태 1에서는 이 반도체장치의 일례로서 비교적 핀수가 많은 QFP(Quad Flat Package, 6)를 채택해 설명한다.
우선, 도 1에 나타내는 QFP(6)의 구성에 대해서 설명하면 반도체 칩(2)의 주위에 연재하는 복수의 이너 리드(1b)와 반도체 칩(2)이 탑재되고 한편 각각의 이너 리드(1b)의 선단부와 접합된 테이프 부재(5)와 반도체 칩(2)의 주면(2b)에 형성된 표면 전극인 패드(2a)와 이것에 대응하는 이너 리드(1b)를 전기적으로 접속하는 본딩용의 와이어(4)와 반도체 칩(2)과 복수의 와이어(4)와 테이프 부재(5)를 수지 봉합하여 형성된 봉합부(수지봉합체라고도 한다, 3)와 이너 리드(1b)에 연결되고, 한편 봉합부(3)에서 4 방향의 외부에 돌출한 외부 단자인 복수의 아우터 리드(1c)로 이루어지고 아우터 리드(1c)가 걸 윙 형상으로 휨가공되고 있다.
또 QFP(6)에서는 테이프 부재(5)가 각 이너 리드(1b)의 주면인 와이어 접속면(1f)에 접합되고 있어 이너 리드(1b)의 위쪽에 테이프 부재(5)가 배치되고 있다. 이 테이프 부재(5)는 이너 리드(1b)열에 대응한 형상의 것이고, 따라서QFP(6)에서는 테이프 부재(5)가 네변형을 이루고 있다.
또, 테이프 부재(5)는 절연성이고 이 테이프 부재(5)에 형성된 접착층(5a)을 개재하여 각 이너 리드(1b)의 선단부와 접합하고 있다. 접착층(5a)은 예를 들면, 아크릴계의 접착제등으로 형성되어 있다.
또, 테이프 부재(5)는 칩 탑재 기능을 가지고 있어 반도체 칩(2)은 각 이너 리드(1b)의 선단부에 의해 둘러싸인 영역의 칩 지지면(5b)에 은페이스트(8)를 개재하여 고정되고 있다.
따라서, 테이프 부재(5)에 있어서의 이너 리드(1b)와의 접합면(5c)과 반대측 면인 칩 지지면(5b)에 은페이스트(8)를 개재하여 반도체 칩(2)이 탑재되고 있다.
또한 복수의 이너 리드(1b) 가운데 반도체 칩(2)의 각부에 대응한 4개의 각부 각각은 도 14에 나타내는 바와 같은 테이프 부재(5)의 중앙 부근까지 연재 하는 코너 리드(1g)가 설치되고 있다. 즉, 반도체 칩(2)의 각부에 대응한 지점에는 반도체 칩(2)의 각변 마다 대응해 제 1의 연결부(1d)로 연결된 복수의 이너 리드(1b)군에 인접해 코너 리드(1g)가 배치되고 있다.
따라서, 테이프 부재(5)는 이 4개의 코너 리드(1g)에 의해서도 지지되어 있고 4개의 코너 리드(1g)상에 테이프 부재(5) 및 은페이스트(8)를 개재하여 반도체 칩(2)이 탑재되고 있다.
또, 테이프 부재(5)에는 도 1 및 도 14에 나타나는 바와 같이 제 1 관통공(5 e)과 제 2 관통공(5f)이 형성되어 있다. 제 1 관통공(5e)은 각 이너 리드(1b)의 선단부에 인접해 이너 리드(1b)의 열방향을 따라 형성되어 있다. 따라서, 네변형의 테이프 부재(5)의 각변에 대응해 4개의 제 1 관통공(5e)이 형성되어 있다.
한편, 제 2 관통공(5f)은 QFP(6)의 거의 중앙 부근에 형성되어 도 1에 나타나는 바와 같이 반도체 칩(2)의 이면(2c)에 배치된다.
또, 각 이너 리드(1b)의 와이어 접속면(1f)에는그 내측의 선단부에서 외측으로 향한 영역에 금선등의 와이어(4)를 접속하기 위한 은도금(7)이 피복되어 있다. 따라서, 은도금(7)은 테이프 부재(5) 보다 외측의 영역까지 피복되어 있으면 안되고 와이어 본딩 가능한 범위까지 피복되어 있다.
이것에 의해 본 실시의 형태 1의 QFP(6)에서는 각 이너 리드(1b)의 와이어 접속면(1f)에 있어서 테이프 부재(5)의 외측 지점의 은도금(7)이 피복된 영역에 와이어(4)가 접속되고 있다.
또한 QFP(6)에서는 테이프 부재(5)상에 여러 가지 크기의 반도체 칩(2)을 탑재하는 것이 가능하고, 도 15에 나타내는 바와 같은 범위에서 다양한 크기의 반도체 칩(2)을 탑재할 수가 있다.
그리하여 도 1이 탑재 가능한 최소의 사이즈의 반도체 칩(2)을 탑재했을 경우이고, 또, 도 2가 탑재 가능한 최대의 사이즈의 반도체 칩(2)을 탑재했을 경우이다.
이와 같이 본 실시의 형태 1의 QFP(6)에서는 다양한 사이즈의 반도체 칩(2) 을 탑재하는 것이 가능하고, 도 14에 나타나는 리드 프레임(1)의 범용성을 높일 수 있다.
다음에, 도 3 ~도 6은, 본 실시의 형태 1의 변형 예의 QFP(6)의 구조를 나타내는 것이다.
도 3 및 도 4는 도 1의 테이프 부재(5)로 바꾸어 히트스프레이더(5d)를 설치한 구조의 QFP(6)를 나타내는 것이고 히트스프레이더(5d)를 설치함으로써 방열성을 높이는 것이다.
또한 도 3에 나타내는 QFP(6)에서는, 히트스프레이더(5d)의 표리 양면에 접착층(5a)을 설치하여 이 접착층(5a)을 개재하여 이너 리드(1b)와 히트스프레이더(5d)가 접착되어 있고 또, 반도체 칩(2)은 은페이스트(8)를 개재하여 고정되고 있 다.
이것에 대해서 도 4에 나타내는 QFP(6)에서는 은페이스트(8) 등의 다이본딩재를 사용하지 않고, 히트스프레이더(5d)에 설치된 접착층(5a)을 개재하여 반도체 칩(2)을 고정하고 있다. 즉, 히트스프레이더(5d)의 한쪽 면에 설치된 접착층(5a)을 개재하여 이너 리드(1b)와 히트스프레이더(5d)가 접착되고 또 다른 한쪽 면에 설치된 접착층(5a)을 개재하여 반도체 칩(2)이 고정되고 있다.
또, 도 5는 각 이너 리드(1b)나 각 아우터 리드(1c)의 절단면을 제외한 표면에 팔라듐 도금(9)이 피복된 QFP(6)이다.
또, 도 6은 도 2에 나타내는 QFP(6)에 있어서 반도체 칩(2)이 테이프 부재(5)보다 박출(迫出)하여 탑재되고 있는 구조를 나타내는 것이다. 즉, 테이프 부재(5)가 이너 리드(1b)의 위쪽에 배치되고 있기 때문에 테이프 부재(5)의 한층 더 위에 탑재 하는 반도체 칩(2)은 테이프 부재(5)보다 커도 탑재 가능해지고 테이프 부재보다 주면(2b)의 큰 반도체 칩(2)을 탑재한 구조를 나타내는 것이다.
다음에 본 실시의 형태 1의 QFP(6)의 제조 방법을 거기에 이용되는 리드 프레임의 제조 방법과 맞추어서 설명한다.
우선, 도 7에 나타내는 바와 같은 프레임체(1a)를 준비한다.
이 프레임체(1a)는 얇은 판자 형상의 금속 부재이고, 탑재되는 반도체 칩(2)의 패드(2a)열에 대응해 배치된 복수의 이너 리드(1b)와 이것과 일체로 형성된 복수의 아우터 리드(1c)와 복수의 이너 리드(1b)의 선단부를 서로 일체로 연결하는 제 1의 연결부(1d)와 제 1의 연결부(1d)에 의해 연결된 이너 리드(1b)를 제외하고 한편 적어도 QFP(6)의 각부에 배치된 이너 리드(1b) (코너 리드 1g)를 포함하는 다른 복수의 이너 리드(1b)를 서로 일체로 연결함과 동시에 제 1의 연결부(1d)보다 안쪽에 배치된 제 2의 연결부(1e)를 가지고 있다.
즉, 복수의 이너 리드(1b) 및 아우터 리드(1c)에 부가하여 반도체 칩(2)의 1변에 대응한 복수의 이너 리드(1b)의 선단부를 연결하는 제 1의 연결부(1d)와 제 1의 연결부(1d)보다 내측의 패키지의 거의 중앙에 있어서, 각부에 배치된 4개의 이너 리드(1b)인 코너 리드(1g)를 연결하는 제 2의 연결부(1e)를 가지고 있다.
또한 프레임체(1a)는 예를 들면, 동(銅)등에 의해 형성되어 있고 각 이너 리드(1b)의 와이어 접속면(1f)에 있어서는, 각각의 선단부로부터 와이어(4)와의 접속이 실행되는 지점까지의 영역에 은도금(7)이 피복되어 있다. 그 때, 제 1의 연결부(1d)에도 은도금(7)이 피복되어 있다.
또, 도 8에 나타나는 바와 같이 프레임체(1a)의 와이어 접속면(1f)과 반대측의 면(이 면을 이후, 이면(裏面, 1k)과 함)에는, 도 7에 나타내는 바와 같은 은도금(7)은 피복되어 있지 않다.
그 후, 도 9에 나타나는 바와 같이 복수의 이너 리드(1b)의 와이어 접속면(1f)에 대해서 복수의 이너 리드(1b)의 선단부 또 제 1의 연결부(1d) 및 제 2의 연결부(1e)와 테이프 부재(5)를 붙인다.
즉, 이너 리드(1b)의 와이어 접속면(1f)의 선단부, 제 1의 연결부(1d) 및 제 2의 연결부(1e)에 테이프 부재(5)를 붙인다.
그 때, 예를 들면 테이프 부재(5)에 미리 설치된 접착층(5a)을 개재하여 프 레임체(1a)에 테이프 부재(5)를 붙인다. 또한 프레임체(1a)를 그 이면(1k)측으로부터 보이는 구조가 도 10에 나타내는 것이다.
그 후, 복수의 이너 리드(1b)의 선단부를 따라 제 1의 연결부(1d)를 절단함과 동시에 제 2의 연결부(1e)를 절단한다.
이와 같이 프레임체(1a)에 테이프 부재(5)를 붙인 후에 각 이너 리드(1b)의 선단의 절단을 실시함으로써 리드 프레임의 제조 공정에 있어서 리드 선단이 구부려져 리드 피치가 어긋나 와이어 본딩에 악영향을 미치고 그 결과, 리드 프레임 제조 공정에서의 수율이 저하한다고 하는 불편함의 발생을 막을 수가 있다.
또한 제 1의 연결부(1d)와 관계되는 절단과 제 2의 연결부(1e)와 관계되는 절단을 나누어 실시한다. 여기에서는 도 11에 나타나는 바와 같이 우선, 도 10에 나타내는 제 1의 연결부(1d)를 절단 하고 이 제 1의 연결부(1d)를 프레임체(1a)로부터 제거하여 4개의 제 1 관통공(5e)을 형성하는 것에 의해, 도 12에 나타내는 바와 같 각각의 이너 리드(1b)의 선단부에서의 독립화를 도모한다.
이어서, 도 13에 나타나는 바와 같이, 도 12에 나타내는 제 2의 연결부(1e)를 절단 해, 이 제 2의 연결부(1e)를 프레임체(1a)로부터 제거해 제 2 관통공(5f)을 형성하는 것에 의해 도 14에 나타나는 바와 같이 각각의 코너 리드(1g)의 독립화를 도모한다.
또한 제 1의 연결부(1d)와 제 2의 연결부(1e)의 절단에 대해서는 제 2의 연결부(1e)를 먼저 절단 해 제거하고 그 후, 제 1의 연결부(1d)의 절단을 실시해도 좋고 혹은 제 1의 연결부(1d)와 제 2의 연결부(1e)와의 절단을 동시에 실시해도 좋 다. 동시에 실시하는 것으로, 효율적으로 절단 할 수가 있다.
본 실시의 형태 1의 리드 프레임(1)에서는 4개의 각부에 배치된 코너 리드(1g)가 테이프 부재(5)의 중앙 부근까지 연재 하고 있기 때문에 테이프 적(吊)부(5 g)의 강도를 높일 수가 있는 것과 동시에, 테이프 부재(5) 전체의 강성을 높일 수가 있다. 이것에 의해, 제 2의 연결부(1e)의 절단시 등에 둘 수 있는 테이프 부재(5)의 들뜸의 발생을 막을 수가 있어 리드 프레임(1)의 제조에 있어서의 수율 향상을 도모할 수가 있다.
이것에 의해, 테이프 부재(5)의 소재가 부드러운 것이라도 수율를 저하 시키는 경우 없이 리드 프레임(1)의 제조를 실시할 수가 있다.
그 후, 테이프 부재(5)의 이너 리드(1b)와의 접합면(5c)과 반대측의 면에 반도체 칩(2)을 탑재하는 다이본딩을 실시한다.
그 때, 도 1 혹은 도 2에 나타나는 바와 같이 예를 들면, 테이프 부재(5)상에 은페이스트(8)를 도포해 이 은페이스트(8)에 의해 반도체 칩(2)을 고정한다.
그 후, 반도체 칩(2)의 패드(2a)와 이것에 대응하는 이너 리드(1b)를 와이어(4)에 의해 접속하는 와이어 본딩을 실시한다.
여기에서는 와이어(4)와 이너 리드(1b)의 와이어 접속 즉 2nd 본딩에 있어서, 도 1에 나타나는 바와 같이 이너 리드(1b)의 와이어 접속면(1f)의 테이프 부재(5)의 외측 지점의 은도금(7) 형성 지점과 와이어(4)를 접속한다.
그 때, 본 실시의 형태 1의 반도체장치의 제조 방법에서는 각 이너 리드(1b)의 와이어 접속면(1f)측에 테이프 부재(5)를 부착할 수 있고 각 이너 리드(1b)의 위쪽에 테이프 부재(5)가 배치되고 있기 때문에 와이어 본딩시에 각 이너 리드(1b)를 본딩 스테이지상에 직접 배치할 수가 있다.
이것에 의해 와이어 본딩 시에 초음파나 열을 각 이너 리드(1b)에 대해서 충분히 부여할 수가 있다.
그 결과, 2nd본딩을 확실히 실시할 수가 있어 2nd본딩의 불량의 발생을 저감 할 수 있다.
이것에 의해, QFP(6)의 제조에 있어서의 수율을 향상할 수 있다.
또한 각 이너 리드(1b)를 본딩 스테이지상에 직접 배치해 2nd본딩을 확실히 실시할 수가 있기 때문에, 테이프 부재(5)에 비교적 부드러운 아크릴계, 폴리이미드계, 에폭시계, 고무계 등의 접착재 등의 접착층(5a)이 형성되어 있어도 좋고 이 경우에 있어서도 2nd본딩을 확실히 실시할 수가 있다. 아크릴계 접착재는 염가이기 때문에 리드 프레임(1)의 코스트를 저감 할 수 있다.
와이어 본딩 종료후 반도체 칩(2) 및 복수의 와이어(4)를 봉합용 수지를 이용해 수지 봉합하여 봉합부(3)을 형성한다.
그 후, 복수의 아우터 리드(1c) 각각을 절단 해 리드 프레임(1)으로부터 분 리함과 동시에 아우터 리드(1c)를 굴곡 성형하여 QFP(6)의 조립을 종료한다.
또한, 도 15는 도 13에 나타나는 리드 프레임(1)에 있어서의 최소 칩 탑재 에리어(17)와 최대 칩 탑재 에리어(18)를 나타낸 것이고, 또 도 16은 최소의 반도체 칩(2)을 탑재해 와이어 본딩을 실시한 구조를 나타내고 있어 도 17은 최대의 반도체 칩(2)을 탑재해 와이어 본딩을 실시한 구조를 나타내고 있다.
이와 같이 본 실시의 형태 1로 이용되는 리드 프레임(1)은 여러 가지의 크기의 반도체 칩(2)이 탑재 가능하고 리드 프레임(1)의 범용성을 높이는 것이 가능하다.
또, 이너 리드(1b)의 위쪽에 테이프 부재(5)가 배치되기 때문에, 도 6의 QFP(6)에 나타나는 바와 같이,테이프 부재(5)보다 박출시켜, 테이프 부재(5)보다 큰 반도체 칩(2)을 탑재하는 것도 가능해져 한층 더 리드 프레임(1)의 범용성을 높일 수가 있다.
다음에 도 18 ~ 도 25에 나타내는 본 실시의 형태 1의 변형 예의 리드 프레임의 제조 방법에 대해서 설명한다.
도 18, 도 19는 변형 예의 프레임체(1a)를 나타내는 것이고, 제 2의 연결부(1e)에 의해 연결되는 이너 리드(1b)의 수를 8개로 늘린 것이다. 각(角)부에 배치된 4개의 이너 리드(1b) (코너 리드 1g)에 부가하여 이들과 각각 45°θ회전한 위치의 4개의 이너 리드(1b)를 연결하고 있는 것이고 합계 8개의 이너 리드(1b)가 제 2의 연결부(1e)에 의해 연결되어 있다.
또, 제 1의 연결부(1d)는 각부와 각부의 사이의 중앙 부근에 배치된 이너 리드(1b)에 의해 그 양측으로 분할된 구조이고 합계 8개의 제 1의 연결부(1d)가 형성되어 있다.
또한 이너 리드(1b)의 와이어 접속면(1f)측에는 도 7과 동일하게 은도금(7)이 피복되어 있다.
도 20, 도 21은 테이프 부재(5)를 붙인 상태이다.
또한, 도 22는 제 1의 연결부(1d)를 절단 해 8개의 제 1 관통공(5e)을 형성한 상태이고, 도 23은 그 이면도이다.
또, 도 24는 제 2의 연결부(1e)를 절단 해 1개의 제 2 관통공(5f)를 형성해 리드 프레임(1)을 조립한 상태이고,도 25는 그 이면도이다.
또한 도 24에 나타나는 리드 프레임(1)에 있어서도, 도 21에 나타내는 제 1의 연결부(1d)와 제 2의 연결부(1e)를 동시에 절단 해도 좋고, 또, 어느 한쪽을 먼저 절단 하고 그 후 다른 한쪽을 절단 해도 괜찮다.
또, 도 26 ~ 도 28은 칩 탑재 가능 범위와 그 와이어 본딩 상태를 나타낸 것이다. 도 26은 도 24에 나타나는 리드 프레임(1)에 있어서의 최소 칩 탑재 에리어(17)와 최대 칩 탑재 에리어(18)를 나타낸 것이고, 또한 도 27은 최소 반도체 칩(2)을 탑재해 와이어 본딩을 실시한 구조를 나타내고 있고 도 28은 최대의 반도체 칩(2)을 탑재해 와이어 본딩을 실시한 구조를 나타내고 있다.
이와 같이 도 24에 나타내는 변형 예의 리드 프레임(1)에서도 여러 가지의 크기의 반도체 칩(2)이 탑재 가능하고 리드 프레임(1)의 범용성을 높이는 것이 가능하다.
또 4개의 코너 리드(1g)를 포함하는 합계 8개의 이너 리드(1b)가 테이프 부재(5)의 중앙 부근까지 연재 하고 있기 때문에, 한층 더 테이프 부재(5)의 강성을 높일 수가 있다.
다음에, 도 29~도 31에 나타내는 변형 예의 리드 프레임(1)에 대해서 설명한다.
도 29는 도 31에 나타내는 변형 예의 리드 프레임(1)을 형성하기 위한 프레임체(1a)이고, 복수의 이너 리드(1b)와 이것에 일체로 형성된 복수의 아우터 리드(1c)와 복수의 이너 리드(1b)의 선단부를 서로 일체로 연결하는 제 1의 연결부(1d)와 제 1의 연결부(1d)로 연결된 복수의 이너 리드(1b)군에 인접해 패키지 각부에 배치된 이너 리드(1b) (코너 리드 1g)와 제 1의 연결부(1d)를 연결함과 동시에 제 1의 연결부(1d)보다 안쪽에 배치된 복수의 제 2의 연결부(1e)를 가지고 있다.
즉, 4개의 각부에 설치된 코너 리드(1g)가 코너 리드(1g)끼리는 연결하지 않고 각각 인접한 제 1의 연결부(1d)와 제 2의 연결부(1e)를 개재하여 연결하고 있고, 그 때 제 2의 연결부(1e)가 제 1의 연결부(1d)보다 안쪽 중앙쪽으로 コ 자 형상으로 연장하여 배치되고 있다.
도 29에 나타내는 프레임체(1a)를 이용해 도 30에 나타나는 바와 같이 복수의 이너 리드(1b)의 와이어 접속면측의 선단부, 제 1의 연결부(1d) 및 제 2의 연결부(1e)와 테이프 부재(5)의 붙이기를 실시한다.
상기 붙이기 후, 복수의 이너 리드(1b)의 선단부를 따라 제 1의 연결부(1d)를 절단 해 프레임체(1a)로부터 제 1의 연결부(1d)를 제거해, 이것에 의해, 도 31에 나타내는 4개의 제 1 관통공(5e)이 형성되어 리드 프레임(1)이 제조된다.
즉, 도 30에 나타내는 프레임체(1a)에 있어서 4개의 제 1의 연결부(1d)를 잘라 떨어뜨리는 것에 의해 코너 리드(1g)를 포함하는 복수의 이너 리드(1b) 각각이 그러한 선단 측에 있어서 도 31에 나타나는 바와 같이 분리된 것이 된다.
그 후, 도 13에 나타나는 리드 프레임(1)을 이용한 조립과 동일하게, 도 31 에 나타내는 변형 예의 리드 프레임(1)을 이용해 테이프 부재(5)의 칩 지지면측( 각 이너 리드(1b)가 배치된 면과 반대측)에 반도체 칩(2)을 탑재해, 와이어 본딩, 수지 봉합 및 아우터 리드(1c)의 절단 성형을 실시해 본 실시의 형태 1의 QFP(6) (도 1 참조)와 같은 반도체장치를 조립한다.
또한 도 31에 나타내는 변형 예의 리드 프레임(1)의 제조에서는 제 1의 연결부(1d)의 절단만을 실시해 제 2의 연결부(1e)의 절단은 실시하지 않기 때문에, 연결부절단의 공정을 간략화할 수가 있어 리드 프레임(1)의 제조 공정의 간략화를 도모할 수가 있다.
또, 도 31에 나타내는 변형 예의 리드 프레임(1)은 테이프적부(5g)의 강도를 높일 수 있지만, 제 2의 연결부(1e)의 안쪽 중앙 부근으로의 연재량이 비교적 적기 때문에 글라스 에폭시계 수지등으로 이루어지는 고강도의 테이프 부재(5)를 사용하는 경우에 유효하다.
다음에, 도 32~도 34에 나타내는 본 실시의 형태 1의 리드 프레임의 제조 방법의 변형예에 대해서 설명한다.
도 32는 리드 프레임(1)의 제조에서 제 1의 연결부(1d)나 제 2의 연결부(1e)를 타발할 때에, 그 타발 방향을 나타낸 것이고 복수의 이너 리드(1b)의 선단부가 제 1의 연결부(1d)에 의해 서로 일체로 형성된 프레임체(1a)를 준비하고 여기에 테이프 부재(5)를 붙인 후 다이(13)상에 프레임체(1a)를 배치하고 그 후, 타발용의 펀치(12)를 이용해 복수의 이너 리드(1b)의 선단부를 따라 제 1의 연결부(1d)를 칩 탑재측의 면부터 타발하고, 절단 하여 프레임체(1a)로부터 제 1의 연결부(1d)를 제 거한다.
이것에 의해 도 33에 나타나는 바와 같이 절단 버(burr,l4)를 프레임체(1a) 또는 테이프 부재(5)의 칩 탑재측의 면과 반대측의 면에 돌출시킬 수 있고 다이본딩시에 테이프 부재(5)와 반도체 칩(2) 사이에 절단 버(14)가 삽입하는 등 악영향의 발생을 방지할 수 있다.
또 타발 후, 도 33에 나타나는 바와 같이 블럭(15) 등을 이용해 이너 리드(1b)와 테이프 부재(5)의 접합부를 코이닝 하는 것이 바람직하고, 이것에 의해, 절단에 의해 형성된 절단 버(14)를 으깨어 절단 지점의 평탄화를 도모할 수가 있다.
도 34는, 미리 열가소성의 접착층(5a)이 형성된 테이프 부재(5)를 이용하여 이 테이프 부재(5)를 프레임체(1a)에 붙이는 것이고, 이너 리드(1b)와 테이프 부재(5)의 접합 및 반도체 칩(2)과 테이프 부재(5)의 접합을 열가소성의 접착층(5a)을 개재하여 실시한다. 이와 같은 드프레임(1)을 이용해 조립된 QFP(6)가 도 4의 변형예에 나타내는 것이다.
테이프 부재(5)에 미리 열가소성의 접착층(5a)이 형성되어 있음으로 다이 본드재가 불필요하게 되기 때문에, 코스트의 저감화와 다이본딩 공정도의 간략화를 도모할 수가 있다.
또한 이 경우의 테이프 부재(5)의 기초부재는 예를 들면, 내열성이 높은 폴리이미드 수지등으로 이루어진다.
또, 도 34에 나타나는 바와 같은 테이프 부재(5)에 미리 열가소성의 접착층(5a)이 형성된 리드프레임(1)을 이용해 다이본딩을 실시할 때에는 복수의 이너 리 드(1b)의 선단부를 전용 치구등에 의해 고정해 다이본딩 하는 것이 바람직하다.
이것은 다이본딩시에 열에 의해 열가소성의 접착재가 부드러워져, 각 이너 리드(1b)가 움직여 리드 위치가 바뀌는 등의 불편함의 발생을 막기 때문이다.
또, 다이본딩시에 예를 들면 레이저등을 이용해 테이프 부재(5)에 있어서의 칩 탑재 영역만을 국소적으로 가열해 다이본딩 하는 것이 바람직하다.
이것에 의해 각 이너 리드(1b)의 선단부 부근은 가열하지 않고 끝나기 때문에, 각 이너 리드(1b)가 움직여 리드 위치가 바뀌는 등의 불편함을 막을 수가 있다.
또, 미리 전면에 팔라듐 도금(9)(도 5 참조)이 피복된 프레임체(1a)를 이용해 리드 프레임(1)을 제조하고 이 리드 프레임(1)을 이용해 QFP(6)의 조립을 실시해도 괜찮다.
전면에 팔라듐 도금(9)이 피복된 리드프레임(1)을 이용해 QFP(6)를 조립함으로써 팔라듐은 동 등에 비교해 이너 리드 고정용의 접착재와의 접착력이 높기 때문에, 도 32에 나타내는 펀치(12)에 의한 타발을 실시할 때에도 타발시의 테이프 부재(5)와 이너 리드(1b)가 박리가 발생 하기 어렵다.
또 전면에 팔라듐 도금(9)이 피복되어 있음으로써 은도금(7)이나 외장 도금가 불필요해져, 또 동 등에 비교해 팔라듐은 융점이 비싸기 때문에 내열성의 향상을 도모할 수가 있다. 이것에 의해, Pb프리화를 도모한 실장을 실현할 수 있다.
또한 미리 전면에 팔라듐 도금(9)이 피복된 리드 프레임(1)을 이용해 조립할 수 있었던 QFP(6)가 도 5에 나타난 것이다. 다만, 조립 후의 QFP(6)에서는 아우터 리드(1c)나 이너 리드(1b)의 절단면에는 팔라듐 도금(9)이 피복되어 있지 않은 것은 말할 필요도 없다.
(실시의 형태 2)
도 35, 도 36 및 도 37에 나타내는 본 실시의 형태 2의 반도체장치는 실시 형태 1의 QFP(6)와 동일하게 테이프 부재(5)상에 반도체 칩(2)이 탑재되는 다핀의 QFP(16)이지만, 실시의 형태 1의 QFP(6)와 다른 점은, 테이프 부재(5)의 이너 리드(1b)와의 접합면(5c)과 동일한 면에 반도체 칩(2)이 탑재되고 있는 것이다. 즉, 테이프 부재(5)는 이너 리드(1b)의 아래 쪽에 부착할 수 있고 이 테이프 부재(5) 위에 반도체 칩(2)이 탑재되고 있다.
또 전원이나 그라운드의 강화(안정화)를 도모하기 위한 공통 리드(버스 바 리드)인 바 리드를 가지고 있는 것이다.
따라서, 본 실시의 형태 2의 QFP(16)는 다핀으로 또한 전원이나 그라운드의 강화를 도모하는 경우에 유효한 구조이지만 외부 단자로서 봉합부(3)로부터 노출시키는 전원이나 그라운드의 단자수를 증가시키지 않고 전원이나 그라운드의 강화(안정화)를 도모하는 것이다.
우선, 도 35에 나타내는 QFP(16)는 도 38에 나타나는 바와 같이 이너 리드(1b)군의 안쪽에 배치된 링형상의 공통 리드인 제 1 바 리드(1h)와 이 제 1 바 리드(1h)에 연결되고 또한 4개의 각부에 배치된 코너 리드(1g)와 제 1 바 리드(1h)와 각 이너 리드(1b)의 선단의 사이에 형성된 제 1 관통공(5e)을 가지고 있고 테이프 부재(5) 위에 최소의 탑재 가능 사이즈에 대응한 최소의 크기의 반도체 칩(2)을 탑 재한 구조의 것이다.
거기서, 도 35에 나타내는 QFP(16)에서는 와이어(4)에 의한 접속은, 반도체 칩(2)의 각 패드(2a)와 이것에 대응하는 각각의 이너 리드(1b)의 사이에서 실시되고 한층 더 반도체 칩(2)의 그라운드/전원의 패드(2a)와 제 1 바 리드(1h)의 사이에서도 행해지고 있다.
또, 도 36은 도 35에 나타내는 QFP(16)에 있어서 최대의 탑재 가능 사이즈에 대응한 최대의 크기의 반도체 칩(2)을 탑재한 구조이다.
또 도 37에 나타내는 QFP(16)에서는 와이어(4)에 의한 접속은 반도체 칩(2)의 각 패드(2a)와 이것에 대응하는 각각의 이너 리드(1b)의 사이에 실행되고 또한 반도체 칩(2)의 그라운드 또는 전원의 패드(2a)와 제 1 바 리드(1h)의 사이에서도 실행되고 또한 제 1 바 리드(1h)와 이너 리드(1b)의 사이에서도 실행되고 있다.
따라서, 반도체 칩(2)의 그라운드 또는 전원의 패드(2a)가 공통 리드인 제 1 바 리드(1h)를 개재하여 공통의 그라운드 또는 전원 단자와 접속되고 또 제 1 바 리드(1h)가 4개의 코너 리드(1g)를 개재하여 외부의 실장 기판등과 접속된다.
다음에 본 실시의 형태 2의 QFP(16)의 제조 방법과 거기에 이용되는 리드 프레임(1)의 제조 방법에 대해서 설명한다.
우선, 도 38에 나타나는 바와 같은 프레임체(1a)를 준비한다.
이 프레임체(1a)는 탑재되는 반도체 칩(2)의 패드(2a)열에 거의 대응해 배치된 복수의 이너 리드(1b)와 이것과 일체로 형성된 복수의 아우터 리드(1c)와 복수의 이너 리드(1b)의 선단부를 서로 일체로 연결하는 연결부(1j)와 연결부(1j)로 연 결된 복수의 이너 리드군에 인접하게 각부에 배치된 다른 4개의 코너 리드(1g)를 서로 일체로 연결함과 동시에, 연결부(1j)보다 안쪽에 배치된 링형상의 제 1 바 리드(1h)를 가지고 있다.
즉, 복수의 이너 리드(1b) 및 아우터 리드(1c)에 가세해 반도체 칩(2)의 1변에 대응한 복수의 이너 리드(1b)의 선단부를 연결하는 연결부(1j) 연결부(1j)보다 안쪽에 배치되고 또한 각부에 배치된 4개의 이너 리드(1b)인 코너 리드(1g)를 연결하는 링형상의 제 1 바 리드(1h)를 가지고 있다.
또한 프레임체(1a)에는 4개의 코너 리드(1g)를 포함하는 각 이너 리드(1b)의 와이어 접속면(1f) 에 있어서, 각각의 선단부로부터 와이어 접속을 하는 지점까지의 영역에 은도금(7)이 피복되어 있다. 그 때, 연결부(1j)와 제 1 바 리드(1h)에도 은도금(7)이 피복되어 있다.
또, 도 39에 나타나는 바와 같이 프레임체(1a)의 이면(1k)에는 도 38에 나타내나는 바와 같은 은 도금(7)은 피복되어 있지 않다.
그 후, 도 40에 나타나는 바와 같이 복수의 이너 리드(1b)의 선단부, 연결부(1j) 및 제 1 바 리드(1h)의 각각의 이면(1k)과 테이프 부재(5)를 붙인다. 또한 테이프 부재 붙이기 후, 프레임체(1a)를 그 이면(1k)측으로부터 바라본 구조가 도 41에 나타내는 것이다.
그 후, 복수의 이너 리드(1b)의 선단부를 따라 연결부(1j)를 절단 해 프레임체(1a)로부터 연결부(1j)를 제거하고, 도 42에 나타내는 바와 같은 4개의 제 1 관통공(5e)을 형성한다.
이것에 의해 도 42 및 도 43에 나타내는 바와 같은 리드 프레임(1)의 제조가 이루어진다.
본 실시의 형태 2의 리드 프레임(1)에서는 4개의 제 1 관통공(5e)의 각각 안쪽에 공통리드인 제 1 바 리드(1h)가 배치되기 때문에 테이프 부재(5)의 칩 탑재 영역의 강성을 높일 수 있음과 동시에 4개의 각부에 배치된 코너 리드(1g)가 링형상의 제 1 바 리드(1h)에 의해 일체로 연결되기 (위해)때문에, 공통 리드인 바 리드의 강도를 향상할 수 있다.
이것에 의해 테이프 부재(5)의 들뜸 발생을 막을 수가 있어 리드 프레임(1)의 제조에 있어서의 수율 향상을 도모할 수가 있다.
그 후, 테이프 부재(5)의 이너 리드(1b)와의 접합면(5c)과 동일한 면에 반도체 칩(2)을 탑재하는 다이본딩을 실시한다.
그 때, 도 35에 나타나는 바와 같이, 예를 들면 은페이스트(8)에 의해 반도체 칩(2)을 고정한다.
그 후, 반도체 칩(2)의 패드(2a)와 이것에 대응하는 이너 리드(1b)를 와이어(4)에 의해 접속하는 와이어 본딩을 실시한다.
여기에서는 와이어(4)와 이너 리드(1b)의 와이어 접속 즉 2nd본딩에 있어서, 도 38에 나타나는 바와 같이 이너 리드(1b)의 와이어 접속면(1f)의 은도금(7) 형성 지점과 와이어(4)를 접속한다.
와이어 본딩 종료후 반도체 칩(2) 및 복수의 와이어(4)를 봉합용 수지를 이용해 수지 봉합하여 봉합부(3)을 형성한다.
그 후, 복수의 아우터 리드(1c) 각각을 절단 해 리드 프레임(1)으로부터 분리함과 동시에 아우터 리드(1c)를 굴곡 성형해 QFP(16)의 조립을 종료한다.
또한 도 44는, 도 42에 나타나는 리드 프레임(1)에 있어서의 최소 칩 탑재 에리어(17)와 최대 칩 탑재 에리어(18)를 나타낸 것이고, 또 도 45는 최소의 반도체 칩(2)을 탑재해 와이어 본딩을 실시한 구조를 나타내고 있고, 도 46은 최대의 반도체 칩(2)을 탑재해 와이어 본딩을 실시한 구조를 나타내고 있다.
이와 같이 본 실시의 형태 2로 이용되는 리드 프레임(1)에 있어서도, 여러 가지의 크기의 반도체 칩(2)이 탑재 가능하고 리드 프레임(1)의 범용성을 높이는 것이 가능하다.
또한, 도 42에 나타나는 리드 프레임(1)에서는, 4개의 코너 리드(1g)가 링형상의 제 1 바 리드(1h)와 일체로 연결하고 있기 떼문에, 이 제 1 바 리드(1h)를 1개의 공통 전원 또는 1개의 공통 그라운드로서 사용하게 된다.
본 실시의 형태 2의 QFP(16)에 의하면, 외부 단자로서 봉합부(3)로부터 노출시키는 전원이나 그라운드의 단자수 차이 정도 증가시키는 경우 없이 전원이나 그라운드의 강화를 도모할 수가 있다.
예를 들면, 공지 예의 일본국 특개평9-252072호 공보에 기재된 도 8에 나타내는 예의 경우 전원이나 그라운드의 버스 라인(50)인 공통 리드를 네변형의 반도체 칩의 각변에 대응해 설치한 경우에, 상기 공통리드와 연결해 외부에 노출하는 리드를 설치하기 위해서 이너 리드 8개분의 스페이스가 필요하게 되고, 이너 리드 선단폭을 가늘게 함에 의한 다핀화 혹은 와이어 길이 단축의 목적에 대해 저해 요 인이 되어 버린다.
본 실시의 형태 2의 도 42에 나타나는 리드 프레임(1)를 이용해 조립된 QFP(16)의 경우 전원이나 그라운드의 공통 리드로서 외부에 노출하는 외부 단자를 4개 설치하게 되어, 전원이나 그라운드의 공통리드로서의 외부 단자를 4개 줄일 수가 있는 것과 동시에, 이너 리드(1b)의 선단을 배치하는 영역이 보다 많이 확보할 수 있기 때문에 이너 리드 선단을 반도체 칩(2) 보다 근처에 배치하는 것이 가능해진다.
또, 제 1 바 리드(1h)가 틀 모양으로 형성되고 있기 때문에 테이프 부재(5) 전체의 강성을 높일 수가 있다.
또, 외부에 노출하는 외부 단자의 전체 수를 동일수로 하면 본 실시의 형태 2의 QFP(16)의 경우, 공지예와 비교해 4개 많은 신호용의 단자로서 사용할 수가 있고 따라서 본 실시의 형태 2의 QFP(16)는 다핀의 패키지에 매우 유효하다.
다음에, 본 실시의 형태 2의 변형 예의 리드 프레임(1)에 대해서 설명한다.
도 47에 나타내는 변형 예의 리드 프레임(1)은 도 42에 나타나는 리드 프레임(1)의 핀수를 줄인 것이고 그 외의 구조는 도 42와 같다.
또, 도 48에 나타내는 변형 예의 리드 프레임(1)은, 제 1 바 리드(1h)의 외측에 공통리드가 되는 제 2 바 리드(1i)가 설치되어 있는 경우이다. 즉 도 38에 나타내는 연결부(1j)와 제 1 바 리드(1h)의 사이에 양단이 이너 리드(1b)와 연결된 제 2 바 리드(1i)를 가지는 프레임체(1a)를 이용해 반도체장치의 제조를 실시하는 것이고, 테이프 부재(5)를 붙인 후 연결부(1j)를 절단 해 제거할 때에 1열로 나열 한 복수의 이너 리드(1b) 중 제 2 바 리드(1i)의 양단과 연결한 이너 리드(1b)의 제 2 바 리드(1i)의 연결이 남고, 또한 그 내측에 배치된 복수의 이너 리드(1b)와 연결부(1j)의 연결이 없어지도록 연결부(1j)를 절단하고 프레임체(1a)로부터 연결부(1j)를 제거해 4개의 제 1 관통공(5e)를 형성해 리드 프레임(1)을 제조하는 것이다.
도 48에 나타내는 변형 예의 리드 프레임(1)에서는 2 종류의 공통 리드가 설치되고 있기 때문에, 2개의 공통 전원 또는 2개의 공통 그라운드 혹은 1개씩 양자의 조합으로서 공통 리드를 사용할 수 있다. 따라서, 다핀의 반도체장치에 유효하다.
도 49에 나타내는 변형 예의 리드 프레임(1)은 테이프 부재(5)상에 연결부(1j)를 남기는 것이고 테이프 부재(5)와 프레임체(1a)를 붙인 후 연결부(1j)를 절단 하는 것이 아니라 연결부(1j)와 연결된 복수의 이너 리드(1b)의 선단부를 연결부(1j)를 따라 이 연결부(1j)가 테이프 부재(5)상에 잔류하도록 절단 한다.
이것에 의해 도 50에 나타나는 바와 같이 반도체 칩(2)의 패드(2a)(도 35 참조)와 연결부(1j)의 와이어 접속 및 연결부(1j)와 이너 리드(1b)의 와이어 접속을 어느 위치에 대해서도 실시하는 것이 가능하게 되기 때문에, 와이어(4)의 배치나 패드(2a)의 배치의 자유도가 증가하는 것과 동시에 다핀의 반도체장치에 있어서 유효활용할 수 있다.
다음에, 도 51과 도 52는 본 실시의 형태 2의 다른 변형 예의 리드 프레임(1)을 이용했을 때의 칩상의 패드(2a)와 이너 리드(1b)의 결선의 대응 관계와 공통 리드 사용 상황의 일례를 나타낸 것이고, 도 51과 도 52에 있어서 패드 번호(1차측)가 (1)…이고, 리드 번호(2차측)가 1…100이다. 또, 도 52에 나타내는 2차측의 리드 번호에 있어서, 해치 번호의 리드가 전원 혹은 그라운드로서 사용되고 있는 것이다.
도 52에 나타나는 바와 같이 2차측을 공통리드로서 다수 설치하는 것이 가능하기 때문에 다핀화에 유효하다.
다음에, 도 54에 나타내는 구조는 본 실시의 형태 2의 도 35에 있어서의 이너 리드(1b)상에 있어서의 와이어(4)의 접속 위치 및 반도체 칩(2)상에 있어서의 패드(2a)의 배치를 지그재그 모양으로 했을 경우의 변형예에 관한 도이고, 또, 도 55에 나타내는 구조는 도 54에 나타내는 상기 변형예에 있어서의 일부를 확대한 평면도이다.
최근, 이너 리드상 및 반도체 칩상의 와이어(4)를 본딩 하는 위치를 지그재그 모양에 배치하고 또한, 내측의 와이어(4)의 루프 높이보다 외측의 와이어(4)의 루프 높이를 높게 함으로써 와이어끼리의 간격 및 와이어(4)를 본딩 하는 위치끼리의 간격을 확보함으로써 와이어끼리의 접촉 혹은 와이어(4)와 와이어 본딩용 치구의 접촉에 의한 불량을 방지하는 기술에 대해서, 본 발명자가 검토를 실시하고 있다.
이와 같이 와이어(4)를 본딩 하는 위치를 지그재그 모양으로 배치하는 경우 에 있어서는 와이어(4)를 본딩 하는 위치를 직선 형상으로 나열하는 경우와 비교해 외측의 루프를 형성하는 와이어(4)의 길이가 길어져 버리는 현상이 생긴다.
긴 루프 형상을 가지는 와이어(4)는 트랜스퍼 몰딩법에 있어서의 수지 봉합 공정시에 와이어(4)의 변형을 일으키기 쉽고 와이어끼리의 접촉에 의한 불량을 막는 것이 어려워진다.
거기서, 와이어 본딩 위치를 지그재그 모양으로 배치하는 경우에는 테이프 부재(5)상에 접착층(5a)를 개재하여 이너 리드(1b)의 선단을 고정하는 본 변형예에 기재의 구성을 채용하는 것이 유효하다. 즉, 본 변형예에 있어서는 이너 리드(1b)의 선단이 테이프 부재(5) 상에 고정되어 있기 위해서 보다 미세한 피치로 이너 리드(1b)의 선단을 배치하는 것이 가능해지고, 미리 결정된 갯수의 이너 리드(1b)의 선단을 작은 반도체 칩(2)의 외주보다 가깝게 배치하는 것이 가능해지고, 이너 리드(1b)의 선단을 멀리 배치했을 경우와 비교하여 와이어(4)의 길이를 짧게 억제할 수가 있다. 그리고 이것에 의해, 내측과 외측의 와이어 루프를 가지는 반도체장치 에 있어서도 트랜스퍼 몰딩법을 채용한 수지 봉합 공정시에 있어서의 와이어(4)의 변형을 유효하게 방지할 수가 있다.
본 변형예에 있어서는 이너 리드(1b)상의 와이어(4)를 본딩 하는 부분 및 반도체 칩(2)상에 있어서의 패드(2a)의 어느 쪽이라도 지그재그 모양에 배치된 경우에 대해서 기재했지만 상기의 발명은 이러한 경우에 한정되는 것이 아니고 이너 리드(1b)상의 와이어(4)를 본딩 하는 부분 혹은 반도체 칩(2)상에 있어서의 와이어(4)를 본딩 하는 부분의 어느 한쪽만이 지그재그 모양으로 배치된 경우에 있어서도 이너 리드(1b)의 선단을 테이프 기판(5)상에 고정해 이너 리드(1b) 선단 피치의 미세화를 진행시킴으로써 와이어 루프 길이를 작게 하는 효과를 얻는 경우에도 적용 할 수가 있는 것이다.
또한, 상기 실시의 형태 1, 2에서는 반도체장치로서 QFP(6, 16)을 채택해 설명했지만 상기 반도체장치로서는 리드 프레임을 이용해 조립된 것이라면, 도 53의 변형예에 나타내는 바와 같은 QFN (Quad Flat Non-leadedPackage, 10) 등도 괜찮다.
QFN(10)은 소형의 반도체 패키지이고 봉합부(3)에 매입된 이너 리드(1b)의 일부가 피접속부 1 m로서 봉합부(3)의 이면(3a)에 노출하고 있고 이 피접속부 1 m를 납땜(11)과 접속하는 구조이다.
이러한 소형의 QFN(10)에 대해서도 상기 실시의 형태 1, 2의 반도체장치의 제조 방법을 적용할 수가 있다.
다음에, 실시의 형태 3~8에 대해서 설명한다. 또한, 실시의 형태 3~ 8에 있어서도 패키지의 4 방향의 측면으로부터 걸 윙 형상의 리드가 나와 있는 Quad Flat Package (QFP)에 적용한 예를 중심으로 설명한다. QFP는, 패키지 형상을 일정하게 하고, 리드 피치의 축소화에 의해 다핀화를 도모할 수가 있다. 또 본 발명은 수지 봉합된 패키지내의 구조는 QFP와 거의 동일하지만 리드가 패키지의 측면으로부터 나와 있지 않은 Quad FlatNon-Leaded Package (QFN)에도 적용 가능하다. QFP와 동일하기 위하 실시의 형태로는 설명을 생략 하지만, 본 발명은, QFP에 히트 싱크가 붙은 타입의 Quad Flat Package with Heats ink (HQFP)에도 적용 가능하다.
(실시의 형태 3)
도 56~도 58에 나타내는 본 실시의 형태 3의 반도체장치는, 기초재(25) (주로 절연성의 테이프 부재 또는 히트 스프레이더 기초재를 이용한다)의 상면에 반도체 칩(22), 리드(21a) (이너 리드(21b), 아우터 리드(21c)), 버스 바(21d) (바 리드, 또는 단지 리드라고 불러도 좋다)가 재치된 타입의 QFP(26)이다. 여기서 버스 바(21d)에는, 디지털 전원(VddD1), VddD2, VssD 및 아날로그 전원(VddA1), VddA2, VssA용의 것이 있다. 이 타입은, 반도체 칩(22)과 리드(21a)의 단차가 작은 만큼 패드(22a)와 리드(21a)를 접속하고 있는 와이어(24)(통상 금선을 이용한다)가 짧게 끝나고 본딩시의 접촉 불량이나 수지 봉합때의 와이어(24)의 흐름이 일어나기 어렵다.
기초재(25)는, 또 면에 형성된 접착층(25a)을 개재하여 반도체 칩(22), 리드(21a), 버스 바(21d)와 접합하고 있다. 접착층(25a)은 예를 들면, 아크릴계의 접착제등으로 이루어져 있다. 복수의 리드(21a)와 버스 바(21d)는 원래 리드후레임으로서 일체화된 형상 태로 기초재(25)에 접착된 후 커트부(21f)가 연결되어 있던 부분을 기초재(25)와 함께 타발로 절단된다.
도 56에서 커트부(21f)와 일체화한 버스 바 커트부(21g)는 디지털 회로부( 22c)와 아날로그 회로부(22e)의 경계 부근에서 버스 바(21d)를 절단하여 전기적으로 절연 상태로 하고 있다. 커트부(21f)와 버스 바 커트부(21g)는 일체화하고 있으므로 한 번에 동시에 타발 할 수가 있다. 버스 바 커트부(21h)는 외측의 버스 바(21d)(VssD)와 일체화 되고 있던 내측의 버스 바(21d)(VddD1, VddD2)를 절단 하기 때문에 연결되고 있던 부분을 기초재(25)와 함께 타발하고 있다. 외측과 내측의 버 스 바(21d)의 연결부가 버스 바 커트부(lg)로 타발되는 부분에 있는 경우는 버스 바 커트부(21h)는 없어도 좋다
복수의 리드(21a)는 아날로그 회로 입력(2k), 아날로그 회로 출력(21), 디지털 회로 입력(2i), 디지털 회로 출력(2j)를 포함하는다. 전원(VddD1, VddD2, VssD, Vdd인 1, VddA2, VssA)에 접속되는 리드(21a)도 있다.
반도체 칩(22)은 디지털 전원(VddD1, VssD)으로 동작하는 디지털 입출력 회로부(22b)와 디지털 전원(VddD2, VssD)으로 동작하는 디지털 회로부(22c) 및 메모리(22h)(전형적으로는 SRAM: StaticRandom Access Memory), 불휘발성의 R0M(Read 0nly Memory) 등과 아날로그 전원(VddA1, VssA)으로 동작하는 아날로그 입출력 회로부(22d)와 아날로그 전원(VddA2, VssA)으로 동작하는 아날로그 회로부(22e)와 패드(22a)를 포함하는다. 이들의 회로는 특히 제한되지 않지만 전형적으로는 실리콘 칩상에 집적회로 기술을 이용해 작성된 N형 MOS (Metal 0xide Semiconduc) 트랜지스터나, P형 M0S 트랜지스터에 의해 구성된다. 단, 거기에 한정되는 일 없이 바이폴러 트랜지스터 프로세스나 Bi-CM0S 프로세스로 작성한 것도 좋다.
디지털 입출력 회로부(22b)는 미도시의 배선에 의해 VddD1 및 VssD를 공급하는 패드(22a)에 접속되고 있다. 동일하게 디지털 회로부(22c)는 VddD2 및 VssD를 공급하는 패드(22a)에 아날로그 입출력 회로부(22d)는 VddA1 및 VssA에, 아날로그 회로부(22e)는 VddA2 및 VssA를 공급하는 패드(22a)에 각각 접속되고 있다.
가장 외측에 위치하는 버스 바(21d)(VssD, VssA)는 리드(21a)와 유사한 형태를 하거나 리드부(21e)(도 56안의 네변)를 갖고, 이 리드부(21e)를 통해 전원이 공 급된다. 내측의 버스 바(21d) (VddD1, VddD2, VddA1, VddA2)는 와이어 본딩에 의해 전원 공급용의 리드(21a)에 접속된다. 도 56안의 네변 부근의 와이어(24)가 나타나는 바와 같이 여기에서는 인피던스를 내리기 위해서 1개의 리드(21a)와 버스 바(21d)를 2개의 와이어(24)로 접속하고 있다.
이와 같이 전원 공급용의 리드(21a)와 버스 바(21d)의 접속 위치를 90도 혹은 180도의 회전 대상으로 해 두면 패키지를 실장할 때 회전하여 실장하여 버린 경우에도,전원과 GND를 반대로 거는 위험이 없기 때문에 디바이스 파괴를 막을 수가 있다. 또한 도 56에서는 전원 공급용의 리드(21a)와 버스 바(21d)의 접속 위치를 각변의 구석에 배치했지만 구석으로 한정되는 경우는 아니다.
도 57에 나타나는 바와 같이 상면에 은도금(27)이 실시되거나 리드(21a), 버스 바(21d), 반도체 칩(22)가, 기초재(25)의 상면에 접착층(25a)에 의해 접착된다. 다만, 반도체 칩(22)의 하면에는 은페이스트(28)가 도포되고 있다. 각 버스 바(21d)와 이너 리드(21b)는 분리해 배치되어 절연되고 있다.
이너 리드(21b)와 기초재(25)가 접착된 후,커트부(21f)에 의해 이너 리드(21b)와 기초재(25)가 함께 타발된다. 패드(22a)와 이너 리드(21b) 및 버스 바(21d)는 와이어 본딩에 의해 금선등의 와이어(24)로 접속된다. 게다가 아우터 리드 (21c)를 제외한 모든 부분이 수지(23)에 의해 봉합된다.
도 58에 나타나는 바와 같이 버스 바 커트부(21g)에 의해 아날로그용 전원과 디지털용 전원은 분리 절연되고 있다.
도 59는 도 56의 디지털·아날로그 혼재 회로의 회로도이다. 디지털 회로를 2 전원, 아날로그 회로를 2 전원으로 분리하고 있다. 디지털 제 1 회로부(DC1)와 디지털 제 2 회로부(DC2)는 도 56의 디지털 회로부(22c)내의 회로부이다.
디지털 입출력 회로부(22b)인 IODC는, 외부로부터의 디지탈 신호 InD를 받아 레벨 변환해 내부 회로 DC2에 보낸다. IODC의 신호 진폭은, 전형적으로는 VssD와 VddD1의 사이에 있고, DC2의 신호 진폭은 그것보다 작게 VssD와 VddD2의 사이에 있다. 내부 회로 DC2로부터의 신호는 IODC로 레벨 변환해 외부에 출력 한다. DC1은 아날로그 회로부(22e)인 AC 및 DC2와 디지탈 신호 교환을 한다. DC2는 DC1 및 IODC(디지털 입출력 회로부 22b)와 디지탈 신호 교환을 한다. DC1와 DC2는 도 56의 디지털 회로부(22c)내의 회로부이다.
아날로그 회로부(22e)는, 전형적으로는 외부로부터의 아날로그 신호 InA를 디지탈 신호에 변환해 DC1에 보내는 A/D컨버터와 DC1로부터의 디지탈 신호를 아날로그 신호로 변환해 외부에 출력하는 D/A컨버터를 포함하는다. A/D컨버터는, 외부로부터의 아날로그 신호(InA)가 입력되는 A/D컨버터 아날로그부(ADA)와 ADA로부터의 신호를 받아 DC1에 신호를 출력하는 A/D컨버터 디지털부(ADD)를 포함하는다. D/A컨버터, DC1으로부터의 신호가 입력되는 D/A컨버터 디지털부(DAD)와 DAD로부터의 신호를 받아 외부 아날로그 신호(OutA)를 출력하는 D/A컨버터 아날로그부(DAA)를 포함하는다.
디지털 회로부(22c)의 내부 전원(VddD2)과 아날로그 회로부(22e)의 내부 전원(VddA2)은 분리되어 있지만 통상은 같은 전위가 공급된다. 디지털 회로부(22c)의 외부 전원(VddD1) 및 아날로그 회로부(22e)의 외부 전원(VddA1)은, VddD1 > VddD2, VddA1 > VddA2를 만족하고 있으면 되고, 예를 들면 VddD1=VddA1=3.3 V, VddD2=VddA2=1.5 V가 공급된다.
디지털 회로부(22c)의 GND측 전원 VssD와 아날로그 회로부(22e)의 GND측 전원(VssA)도 분리되어 있지만 같은 전위가 공급된다. 여기에서는 GND측을 디지털용 (VssD)과 아날로그용(VssA)으로 분리한 예를 나타냈지만 공통으로 하는 경우도 있다.
여기서, VddA1 와 VddD1, VssA 와 VssD는 수지(23)로 봉합된 패키지내에서 분리되어 있는 예를 나타냈다. 이들은 통상, VddA1와 VddD1는 외부 전원 V1 (고전위측)에, VssA 와 VssD는 전원 V2 (저전위-옆)에 접속된다.
도 60은, 아우터 리드(21c)가 칩 측면으로 나오지 않은 타입인 QFN(30)에 본 발명을 적용했을 경우의 레이아웃도이다. 도 61은 도 60의 A-A단면도이다. QFP(26)의 경우와 거의 같은 구조이지만,리드(21a)가 패키지의 측면으로부터 나와 있지 않은 점이 다르다. 리드(21a)의 선단은 패키지의 이면(도 60의 평면도의 이면)으로 나와서 납땜(29)이 부착되고 있다.
도 55~도 61에 예시한 구성에 의해, 이하와 같은 효과를 얻을 수 있다
제 1로 이너 리드(21b)와 반도체 칩(22)의 사이에 전원 공급용의 버스 바(21d)를 설치함으로써 패드(22a)의 수를 큰폭으로 늘릴 수가 있다. 이것은 버스 바(21d)로의 와이어 본딩은 이너 리드(21b)의 피치에 무관하게 접속할 수 있기 때문에 패드(22a)의 피치를 이너 리드(21b)의 피치보다 작게 하여 이너 리드(21b)의 갯수 이상으로 패드(22a)의 수를 늘릴 수가 있기 때문에 있다. 전원용의 패드(22a)를 버스 바(21d)로 접속함으로써, 전원 공급용의 리드(21a)가 큰폭으로 삭감한다. 이것에 의해 신호용으로 이용할 수가 있는 리드(21a)가 증가해 신호용의 패드(22a)도 늘릴 수가 있다.
제 2로 반도체 칩(22)내의 회로부배치에 따라 버스 바(21d)를 분리함으로써, 회로부 마다 분리한 전원을 공급할 수가 있다. 근년, LSI(Large Scale Integrated circuit)의 미세화에 의해 회로 배치가 더욱 접근 하고 있기 때문에, 노이즈 대개이 중요한 과제로 이루어져 있다. 특히, 디지털 회로부(22c)로 발생하는 노이즈와 아날로그 회로부(22e)로 발생하는 노이즈가 서로 영향을 미치지 않게, 디지털 회로부(22c)와 아날로그 회로부(22e)로 전원을 분리하는 것은 중요하다.
제 3으로 회로부에 전원을 공급하는 전원 배선(예를 들면, DC 및 메모리(22 h)에 VddD2를 공급하는 전원 배선(22g)인 VL)은 반도체 칩(22)상에서 회로부의 외주를 따라 주회 시키지 않아도 인피던스의 낮은 버스 바(21d)로 접속하는 것으로 충분한 전류 공급 능력을 얻을 수 있다. 종래는, 회로부의 외주를 따라 전원 배선 (VL)을 주회 시키는 것에 의해 인피던스를 내리고 있었다.
도 56에 나타난 바와 같이 지금까지의 신호용의 배선은 링위에 이루어진 전원 배선층의 하층 혹은 상층을 전원 배선층과는 별층에서 크로스하여 배선하고 있었지만, 전원 배선(VL)을 주회 시키지 않고 분리해 배치함으로써 동일 배선층에 복수종의 배선을 분리하여 배치시키는 것이 가능하고 배선층의 층수를 줄일 수가 있다. 전원 배선(VL)과 신호 배선(22f)인 SL를 같은 배선층에 레이아웃 하는 것도 가능하다.
더욱 종래와 같이 전원 배선을 주회 시키고 전원층을 별층으로 하는 것이 신호 배선(22f)의 자유도를 높게 할 수 있는 것은 말할 필요도 없다.
또, 인피던스를 내리기에는 굵은 배선이 필요하지만 배선의 면적이 증대해 버린다는 문제가 있다. 본 발명을 이용하면 폭넓은 버스 바(21d)가 주회 배선의 변화가 되기 때문에 반도체 칩(22)상에서의 전원 배선 면적을 감소할 수가 있다. 반도체 칩(22)이 미세화되어 O. 1㎛프로세스 이하가 되면 상대적으로 배선도 가늘어지기 때문에 본 발명은 특히 유효하게 된다.
도 56에서 나타난 바와 같은 리드(21a)의 네변 부근이 버스 바(21d)와 일체화된 타입(패키지로서 네변에 전원 핀이 배치되는 타입)은 원래 반도체 칩(22)의 패드 배열로 전원용의 패드(22a)가 네변에 배치되고 있는 칩에 적용했을 경우, 반도체 칩(22)의 설계 변경이 적고 편의상 좋다. 예를들면, 패드(22a)의 배치는 전원 패드 Vss, Vdd1 (VddD1, VddA1), Vdd2 (VddD2, VddA2)와 신호 패드 IO를, 1개의 모퉁이로부터 Vss, IO, IO, IO, Vdd1, IO, IO, IO, Vdd2, IO, IO, IO, Vss···라고 전원 핀을 몇 개 두어(본 실시의 형태 3은 3개 둠) 배열시키는 것으로 극력 I0로 소비하는 전류를 보충함과 동시에 전원 드롭을 방지하는 것이 많지만, 이 경우에 버스 바(21d)가 있으면 상기 각 전원 패드로의 접속급전이 용이해져 편의상 좋다.
종래, 다수 핀(예를 들면, 208 핀) 타입의 패키지에서는 전원 드롭을 배려하기때문에 네변에도 전원 핀이 배치되어 상기와 같이 몇 개 걸러 전원 핀이 배치되는 것이 많기 때문에 본 발명은 적용 용이하다.
도 62는 도 56의 디지털 회로부(22c)와 아날로그 회로부(22e)로 버스 바(21d)를 분리한 레이아웃도의 변형예이다. 도 56과 다른 회로 배치의 반도체 칩(22)에 본 발명을 적용해도 커트부(21f)로 버스 바(21d)를 분리하는 위치를 바꾸는 것만으로 적합하게 배치 할 수 있다.
또, 도 56에서는 VddD1 및 VddA1 전원용과 VddD2 및 VddA2 전원용의 이중 와이어(24)를 인접하게 배치하였지만, 여기에서는 서로 떨어진 위치에 배치하고 있다. 이와 같이 각각 떨어진 위치에서 와이어 본딩 해 떨어진 위치부터 전원 공급하는 것으로 각 회로에서의 소비 전류를 분산시켜 더욱 한층 더 저저항화를 도모할 수 있다. 여기서, 와이어(24)는 이중의 경우를 나타냈지만 그 이상도 관계없다.
도 63은, 도 62의 변형예이다. 아날로그 회로를 1 전원계(VddA, VssA), 디지털 회로를 2 전원계(VddD1, VssD1계와 VddD2, VssD2계) 로 분리한 레이아웃도이다. 도 56, 도 62와 동일하게 버스 바(21d)가 3겹이 된 타입을 이용하고 있지만, 반드시 회로부의 경계 부근으로 버스 바(21d)를 분리하고 있지 않은 점이 다르다.
여기에서는, 디지털 회로부(22c)가 4개의 버스 바(21d)를 필요로 하기 때문에, 최외부의 버스 바(21d)를 VssD1와 VssD2 로 분리해 디지털용으로 이용하고 있다. 커트부(21f)와 일체화한 버스 바 커트부(21g)는 최외부의 버스 바(21d)의 각부를 기초재(25)와 함께 타발하는 것으로 버스 바(21d)를 전기적으로 분리하고 있다. 도 63에 있어서의 버스 바 커트부(21h)는 외측의 버스 바(21d)와 일체화되고 있던 내측의 버스 바(21d)를 절단 하는(VddD1와 VddD2, VddA1와 VddA2를 분리한다) 각부의 것과 디지털 회로부(22c)와 아날로그 회로부(22e)의 경계 부근에서 버스 바 (21d)를 절단 하는(VddD1와 VddA1, VddD2와 VddA2를 분리한다) 것이 있다.
도 63에서는 최외부의 버스 바(21d)를 커트부(21f)와 일체화한 버스 바 커트부(21g)에 의해 분리한 예를 계시이지만, 디지털 입출력 회로부(IODC,22b)와 디지털 회로부(DC, 22c)로 GND측을 공통으로 하는 경우는 분리하지 않아도 좋다. 이 경우, 최외부의 버스 바(21d)는 링 형상으로 이용한다.
도 64는 도 56의 링 형상의 버스 바(21d)를 절삭 깊이를 넣지않은 디지털 용으로서 이용한 레이아웃도이다. 디지털 입출력 회로부(IODC, 22b) 및 디지털 회로부(DC, 22c) 의 전원은 버스 바(21d)에, 아날로그 입출력 회로부(IOAC,22d) 및 아날로그 회로부(AC, 22e)의 전원은 종래대로 이너 리드(21b)에 직접 접속되고 있다. 이 경우, 아날로그 회로부(22e)는 종래의 회로 배치로 이용할 수가 있다.
또한, 본 발명을 적용하는 경우 기본적으로는 종래의 회로 구성 칩내 배치는 변경하는 일 없이, 전원 패드만 버스 바(21d)에 접속하면 좋다. 또, 회로 배치 구성에 따른 버스 바(21d)의 배치를 적당히 선택하는 것으로 대응할 수 있는 것은 말할 필요도 없다.
(실시의 형태 4)
도 65는 디지털 회로를 두개의 전원 회로부로 분리해 레이아웃 한 도, 도 66은 도 65의 디지털 회로의 회로도이다.
본 실시 형태 4와 같은 전원 분리는 예를 들면, DC1와 DC2가 다른 내부 전압(D1의 내부 전압<D2의 내부 전압)으로 동작하고 있는 경우 DC1를 노이즈로부터 지키기 위해서 유효하다. 예를 들면,VddD1=InD1=OutD1=3.3 V, VddD2=InD2=OutD2=3.3 V, D1의 내부 전압11.5 V, D2의 내부 전압=3.3 V의 경우등이 이것에 해당한다. 또, 디지털 입출력 회로부(IO2, 22b)의 입출력 신호(InD2,OutD2)가 IO1의 입출력 신호(InD1,OutDl)에 비해 매우 큰 전압(VddD1구:VddD2)의 경우도, DC1을 노이즈로부터 지키기 때문에 유효하다. 예를 들면, VddD1=InD1=OutD1=3.3 V(또는5 V), VddD2=InD2=OutD2=7 V (또는 10 V)의 경우등이 여기에 해당된다.
도 65, 도 66의 경우, 도 56, 도 62및 도 63에 비해, 전원수가 적게 4개로 충분하기 때문에, 버스 바(21d)가 이중 타입을 이용하고 있다. DC1 나 DC2의 내부 전압을 외부로부터 공급하는 경우 등 전원의 수가 증가하는 경우, 버스 바(21d)의 갯수를 늘리거나 버스 바(21d)가 3중의 타입을 이용하거나 하여도 좋다.
또한 DC1 과 DC2로 사용되는 클럭 주파수가 다른 경우등도 간섭 노이즈 대개의 관점에서 전원 분리는 유효하다.
도 56 부터 도66까지 여러가지 버스 바(21d)의 형태와 배치 방법을 나타내 왔지만 도면에 나타난 형태·방법으로 한정되는 경우 없이 회로의 레이아웃 방법에 의해 여러 가지의 변형이 구상된다.
예를 들면, 링형상의 버스 바(21d)는 반드시 칩 반도체 칩(22)의 변을 따라 네변형에 배치할 필요도 없고, 반도체 칩(22)을 둘러싸는 팔각형에 배치해도 좋다. 이 경우, 칩 각부에서 와이어(24)가 들어가기 어려워지기 때문에 반도체 칩(22)의 각부까지 패드(22a)를 배치할 수가 있다.
외측의 버스 바(21d)와 내측의 버스 바(21d)의 접속부 및 그것을 분리하는 버스 바 커트부(21g) 또는 버스 바 커트부(21h)도 버스 바(21d)의 각 부에 한정되 는 경우 없이 어느 장소에서도 좋다. 또 버스 바(21d)의 갯수도 전원 수에 의해 증감해도 좋다. 실시 형태에서는 버스 바(21d)가 이중 또는 3중(3개 ~ 6개)의 예를 나타냈지만 이것에 한정되는 것은 아니다. 버스 바(21d)는 적어도 1개 있으면 효과가 있기 때문에, 예를 들면 1개라도 좋다.
또, 도에 나타낸 복수의 리드(21a)의 갯수나 형태도 이것에 한정되는 일 없이 여러가지 타입이 구상된다. 또 반도체 칩(22)의 형태·사이즈도 본 실시의 형태에 나타낸 예에 한정되는 경우 없이, 여러가지 칩을 이용해 실현 가능하다
(실시의 형태 5)
도 67은, 도 56의 반도체장치의 패드(22a)를 지그재그 모양으로 배치해, 이너 리드(21b) 및 버스 바(21d)로 지그재그 모양으로 와이어 본딩 한 도이다. 또한 와이어 본딩 한 일부분을 확대도에 의해 나타낸다.
여기에서는 와이어(24)에 의해 버스 바(21d)와 접속된 전원용의 패드(22a)는 제 1렬 L1상에 배치되어 이너 리드(21b)와 접속된 신호용 패드(22a)는 제 2렬 L2상에 배치되고 있다. 확대도 나타나는 바와 같이, 제 2렬 L2상의 제 3패드(22n)는, 제 1렬 L1상의 전원용의 패드(22a)인 제 1패드(221)와 제 2패드(22m)의 중간에 위치 한다(X=X). 이러한 방법으로, 제 1렬 L1상에 제 1패드(221) 및 제 2패드(22m), 제 2렬 L2상에 제 3패드(22n)를 반복해 배치하면 도 67에 나타나는 바와 같은 지그재그 모양의 패드 배치가 된다. 패드(22a)를 2열로 배치해 수를 늘려도 전원용의 패드(22a)는 버스 바(21d)에 접속되기 때문에 이너 리드(21b)는 신호용으로서 사용할 수 있다.
도 68은 도 67의 변형예이고,도 69는 도 13의 A-A단면도이다. 여기에서는, 네변으로 분리된 이중 타입의 버스 바(21d)를 이용했다. 도 67과 달리 와이어(24)에 의해 이너 리드(21b)와 접속된 신호용의 패드(22a)가 칩단측의 제 1렬상 L1에 배치되고 한편 버스 바(21d)와 접속된 전원용의 패드(22a)가 칩 내측의 제 2렬상 L2에 배치되고 있다. 이 경우, 신호용의 패드(22a), 전원용의 패드(22a)함께 와이어 본딩의 거리가 길어지는 것을 방지할 수 있다.
도 67~도 69에 패드 지그재그 배치의 예를 나타냈지만, 버스 바(21d)의 갯수는 전원의 수에 의해 증감해도 좋고 또 버스 바(21d)는 모든 변에 두지 않아도 좋다. 형상도 도시한 것에 한정하지 않고 여러가지 변형이 구상된다. 칩 전체의 패드(22a)가 지그재그 모양으로에 배치될 필요도 없고, 일부분이라도 좋다. 도 67에서는 신호용의 패드(22a)를 내측으로 했지만, 칩단측도 좋고 또 도 68에서는 신호용의 패드(22a)를 칩단측으로 했지만 내측도 좋다.
(실시의 형태 6)
도 70은 신호용의 패드(22a) (IO)와 전원용의 패드(22a) (Vdd,Vss)를 교대로 배치한 도이다.
이너 리드(21b)와 반도체 칩(22)의 사이에 전원 공급용의 버스 바(21d)를 설치함으로써 전원용의 패드(22a)의 수를 큰폭으로 늘릴 수가 있다. 이것에 의해, 종래 패드 몇 개 걸러 배치하던 전원용의 패드(22a)를 한개 걸러 배치하는 것이 가능해져 전원을 강화할 수가 있다. 또한 신호간의 크로스턱 노이즈를 제거할 수 있다.
또, 전원의 버스 바상태로 남은NC(논 커넥트)핀은 리드측에서 적당한 전원에 고정하는 것만으로도 좋고, 이것에 의해 신호간의 거리를 알 수 있어 간섭 노이즈 저감, 혹은 입출력 버퍼 동작시의 전원 노이즈 저감에 효과 있는 것은 말할 필요도 없다.
도 67 ~ 도 69에서는 패드(22a)가 지그재그 배치, 버스 바(21d)와 이너 리드(21b)의 와이어 본딩의 위치도 지그재그 모양의 경우를 나타냈지만, 도 70에 나타나는 바와 같이 버스 바(21d) 및 이너 리드(21b)측만 지그재그 모양으로 와이야본딩 해도 좋다.
(실시의 형태7)
도 71 및 도 72는 와이어 본딩에 의해 내부 강압 회로를 선택 혹은 비선택 가능하게 한 회로의 레이아웃도이다. 도 71에 나타내는 내부 강압 회로(22i)를 사용하는 경우와 도 72에 나타내는 내부 강압 회로(22i)를 사용하지 않은 경우에서 와이어 본딩의 방법이 다르다. 회로부 A에 접속하는 내부 전원 배선(22k)(Vdd2AL)과 회로부 B에 접속하는 내부 전원 배선(22j) (Vdd2BL)은 분리되어 있다.
도 71에서는 내부 강압 회로(22i)를 사용해 외부 전원 Vdd1을 Vdd2A에 강압해, 회로부 A에 공급한다. 와이어(24)에 의해 외부 전원(Vdd1)이 공급되는 리드(21a)와 Vdd1 공급용의 버스 바(21d)가 접속되어 Vdd1공급용의 버스 바(21d)와 내부 강압 회로(22i)에 접속한 패드(A22p)가 접속된다. 내부 전원 배선(22k) (Vdd2AL)을 개재하여 내부 강압 회로(22i)에 접속한 패드(B22q)는 회로부 A에 내부 전원(Vdd2A)을 공급하기 위한 Vdd2A공급용의 버스 바(21d)에 본딩되고 있다.
도 72에서는, 내부 강압 회로(22i)를 사용하지 않고 Vdd2A공급용의 버스 바 (21d)로부터 회로부 A에 내부 전원을 공급한다. Vdd2A 공급용의 버스 바(21d)와 패드(B22q)는, 도 71과 동일하게 접속되고 있다. 도 71과 달리, 내부 전원(Vdd2A)이 공급되는 리드(21a)와 Vdd2A공급용의 버스 바(21d)가 접속되고 있다. 여기서, 패드(A22p)는 와이어 본딩되어 있지 않지만, Vdd2A전원 공급용의 버스 바(21d)등에 접속해도 좋다.
도 73은, 도 71 및 도 72의 선택 가능한 내부 강압 회로(22i)의 회로도이다. 도 71 및 도 72에 있어서의 내부 강압 회로(22i)는 대략도로 제시하였지만 여기에서는 구체적인 일례를 나타낸다. Pl, P2는 P형태 MOS트랜지스터, N1는 N형태 MOS트랜지스터를 나타낸다.
내부 강압 회로(22i)를 사용하는 경우(도 71의 경우), 패드(A22p)는 고전위측(H, Vddl)에 본딩된다. 이것에 의해, P1이 오프, N1이 온이 되고, Vdd1과 Vss의 사이에 비교 회로(22r)가 동작한다. 비교 회로(22r)가 P2의 게이트를 제어함으로써, P2는 Vdd1을 VddD2에 강압해 내부 회로인 디지털 회로부(22c)(도 56참조)에 공급한다.
한편, 내부 강압 회로(22i)를 사용하지 않은 경우(도 72의 경우), 패드(A22p)는 와이어 본딩되지 않은가, 또는 저전위측(L, Vss)에 와이어 본딩된다. 이것에 의해, N1이 오프가 되어 비교 회로(22r)는 동작하지 않게 된다. 이 때, 회로 A에 대해서는 Vdd2가 공급되는 버스 바(21d)에 본딩된 패드(B22q)보다, Vdd2가 내부 회로에 공급된다.
도 71~도 73에서는 회로 A에 접속한 내부 강압 회로(22i)를 예로 기술하였지 만, 다른 내부 회로에도 동일한 방법으로 적용할 수가 있다.
(실시의 형태8)
도 74는 인출 배선에 의해 칩 주변의 패드(22a)와 내부 회로를 접속했을 경우, 반도체 칩(22)의 중앙 부근에 패드(22a)를 설치했을 경우 및 칩 중앙 부근의 패드(22a), 칩 단부의 패드(22a) 버스 바(21d)를 2단계에서 와이어 본딩 했을 경우의 레이아웃도이다. 여기에서는, 메모리(ME, 22)로부터의 인출 배선을, VddD2공급용의 버스 바(21d)으로 접속하고 있다.
아날로그 회로부(AC, 22e)내에 설치한 패드(22a)는 VddA2 공급용의 버스 바(21d)로 직접 와이어 본딩된다.
디지털 회로부(DC, 22c) 내에 설치한 패드(22a)는 VddD2 공급용의 패드(22a)를 개재하여 VddD2공급용의 버스 바(21d)로 와이어 본딩된다. 상기와 같은 접속 방법은 와이어(24)의 직경 및 버스 바(21d)가 칩내 배선폭보다 면적에서 큰것 부터 인피던스를 낮게 할 수가 있어 내부 회로의 전원 드롭을 경감하는 효과가 있다. 통상 회로부를 주회 하고 있는 전원 링에 가세해 특히 내부 회로로 전원 드롭의 문제가 생기는 경우 등에 유효하다.
또한 이상과 같이 버스 바(21d)가 전원 공급용으로서 효용이 큰 것을 기술하였지만, 반도체 칩(22)의 패드(22a)는 제조측에서 이 패드(22a)를 소정 레벨값에 고정하고 싶은 경우도 구상되므로, 본 버스 바(21d)를 레벨 고정용 단자로서 사용할 수 있는 것은 말할 필요도 없다.
(실시의 형태 9)
실시의 형태 9 ~ 20의 반도체장치(QFP)에 있어서의 각각의 리드 패턴을 설명하는 평면도는 반도체 칩(22)의 일부의 패드(22a)만의 와이어(24)의 접속 상태를 나타내고 있어 설명상, 다른 패드(22a)의 와이어(24)의 접속 상태는 생략 하고 있지만, 실제로는 다른 패드(22a)에 대해서도 와이어(24)가 접속되고 있는(다만, 전패드(22a)에 와이어(24)가 접속되어 있지 않아도 좋고, 논 컨택트의 패드(22a)가 존재하는 경우도 있다).
도 75에 나타나는 반도체장치의 리드 패턴은 반도체 칩(22) 주위에 3겹으로 배치된 링형상의 버스 바(21d) 가운데 가장 외측의 버스 바(21d)만을 1개의 아우터 리드(21c)에 연결하고 이 아우터 리드(21c)를 반도체장치의 각부에 배치한 것이다.
즉, 전원용의 패드(22a)가 비교적 각부에 모여 배치된 반도체 칩(22)을 탑재하고 있는 경우이고 이 경우, 각부의 전원용 패드(22a)를 버스 바(21d)와 와이어(24)로 접속해 또 와이어(24)와 각부 부근에 배치된 이너 리드(21b)를 접속한다.
이것에 의해 와이어(24)의 반도체 칩(22)의 패드(22a)로의 진입 각도를 완화할 수가 있어 칩 각부 근방의 패드 간격을 메울 수가 있다. 그 결과, 배치 가능한 패드수를 늘릴 수가 있다.
또, 전원용의 패드(22a)를 공통 리드인 버스 바(21d)에 접속함으로써, 전원용의 패드(22a)의 수를 줄일 수가 있다. 이것에 의해, 아우터 리드(21c)의 빈핀이 발생하기 때문에, 이 핀을 전원용으로 고정해 신호용 핀의 양측으로 배치함으로써LC성분에 의한 크로스턱 노이즈를 저감, 또 I0버퍼가 동작하는 것에 의한 전원 노이즈를 저감 할 수가 있다.
또, 전원용의 패드(22a)에서는 패드(22a)와 이너 리드(21b)를 와이어(24)로 직접 접속하는 것이 아니라 버스 바(21d)를 개재하여 접속함으로써 와이어(24)를 짧게 할 수가 있어 수지봉합시의 와이어 흐름을 저감 할 수가 있다.
또, 도 76은, 도 75에 나타나는 반도체장치에 이용되는 리드 프레임(1)의 구조를 나타내는 것이지만, 테이프 부재(5)의 칩 탑재 영역 즉 가장 내측의 링형상의 버스 바(21d)의 안쪽 영역에, 칩 탑재부인 탭(21i)이 부착되어 있다. 탭(21i)은,4개의 적리드(21j)에 연결되고 있지만, 적리드(21j)와 가장 내측의 링형상의 버스 바(21d)는 적리드 커트부(21k)에 의해 분리되어 절연되고 있다.
이와 같이 테이프 부재(5)의 칩 탑재 영역에 동등의 금속판으로 이루어지는 탭(21i)이나 적리드(21j)가 부착됨으로써 테이프 부재(5)의 칩 탑재 영역의 강도를 높일 수가 있어 테이프 부재(5)의 평탄성을 향상해 다이본딩성을 향상시킬 수가 있다.
또한 도 76에 나타내는 프레임 구조는 탭(21i)의 크기가 반도체 칩(22)의 주면보다 작은 소탭 구조의 것이고 소탭 구조를 채용하는 것으로 수지 몰딩시의 수지(23, 도 56참조)가 칩 이면에 주위로 삽입하기때문에, 수지(23)와 칩 이면의 밀착도를 향상시킬 수가 있어 반도체장치(QFP)의 리플로우 크랙 내성의 향상을 도모할 수가 있다.
(실시의 형태10)
도(77)에 나타나는 반도체장치의 리드 패턴은 반도체 칩(22) 주위에 4겹으로버스 바(21d)가 배치된 것이고, 도 56에 나타내는 수지봉합체인 수지(23)의 4변 각 각 있는 리드 배열 방향의 거의 중앙으로부터 5개의 버스 바(21d)가 나타나 각각 아우터 리드(21c)에 연결되고 있는 것과 동시에, 또 4개의 각부에 있어서 각각1개의 버스 바(21d)가 인출되어 각각이 아우터 리드(21c)에 연결되고 있다. 즉, 전원 핀을 반도체장치의 수지(23)의 각변에 있어서 주로 중앙 부근에 집중하여 배치시킨 구조이다.
따라서 전원용의 패드(22a)가 패드열에 있어서 중앙 부근에 집중하고 있는 반도체 칩(22)을 탑재하는 경우에 매우 적합하다.
이러한 구조에 의하면 버스 바(21d)의 군(5개분)으로서의 폭을 크게 할 수가 있기 때문에, 리드 저항의 저감화나 L성분의 저감화를 도모해 전기적 특성을 향상시킬 수가 있다.
또한 아우터 리드(21c)의 갯수가 반도체 칩(22)의 패드수부터 많은 경우에는 저저항화를 위하여, 전원용의 아우터 리드(21c)와 복수의 와이어(24)를 개재하여 복수의 버스 바(21d)를 접속하고 각 버스 바(21d)로부터 한층 더 와이어(24)를 개재하여 전원용의 패드(22a)와 접속함으로써 전원용의 패드(22a)에 와이어 접속은 자유로운 위치에서 접속할 수가 있다.
그 결과 전원용 패드(22a)의 위치를 매우 적합한 위치에 배치해 가까운 위치로 전원용의 패드(22a)와 버스 바(21d)를 접속할 수가 있기 때문에, 배선 저항값의 저감화를 도모할 수가 있다.
또한 도 78에 나타내는 프레임 구조도 테이프 부재(5)의 칩 탑재 영역에 금속판으로 이루어지는 탭(21i)이나 적리드(21j)가 부착된 구조이고, 이것에 의해, 테이프 부재(5)의 칩 탑재 영역의 강도를 높여 그 평탄성이나 다이본딩성을 향상시킬 수가 있다.
또 도 78에 나타나는 구조에서는 탭(21i)을 지지하는 4개의 적리드(21j)가, 가장 내측의 버스 바(21d)와 연결되고 있고, 따라서 테이프 부재(5)의 강도를 한층 더 높일 수가 있다. 또한 탭(21i)이 적리드(21j)를 개재하여 가장 내측의 버스 바(21d)와 연결하고 있기 때문에, 칩 이면과 탭(21i)을 절연하는 경우에는 절연성의 다이 본드재를 사용해 칩 이면과 탭(21i)을 전기적으로 접속하는 경우에는 도전성의 다이 본드재를 사용한다.
또, 도 78에 나타내는 프레임 구조도 소 탭 구조이기때문에 수지(23)와 칩 이면의 밀착도를 향상시킬 수가 있어 반도체장치(QFP)의 리플로우 크랙 내성의 향상을 도모할 수가 있다.
(실시의 형태 11)
도 79에 나타나는 반도체장치의 리드 패턴은, 도 77에 나타나는 리드 패턴 에 있어서 4개의 전원 핀(Vdd, Vss, Vddq, Vssq)을 반도체장치의 4각에 배치하는 경우이다.
이 경우, 실시의 형태 9와 동일하게, 와이어(24)의 반도체 칩(22)의 패드(22a)로 진입 각도를 완화할 수가 있어 칩 각부 근방의 패드 간격을 메울 수가 있다. 그 결과, 배치 가능한 패드수를 늘릴 수가 있다.
또 전원용의 패드(22a)를 공통리드인 버스 바(21d)에 접속함으로써 전원용 패드(22a) 수를 줄일 수가 있다.
또, 전원 핀이 4각에 배치되고 있기 때문에, 4각으로부터의 급전이 가능하게 되고 전위 드롭량의 밸런스화에 의해 회로의 전원 동작 마진을 확보할 수가 있다.
(실시의 형태 12)
도 80에 나타나는 반도체장치의 리드 패턴은 반도체장치의 하나의 각부로부터 급전을 실시하는 경우이다.
즉, 같은 측에 배치된 2개 이상의 아우터 리드(21c), 예를 들면, 리드열의 각부에 배치된 인접하는 2개 이상의 아우터 리드(21c)로부터 버스 바(21d)를 개재하여 전원(Vdd, Vss)을 공급하는 구조이다.
이 구조에서는, 도 82에 나타나는 바와 같이 전원 공급측 가깝게 배치된 A회로(도 80의 A점)와 공급측으로부터 떨어진 반대 측에 배치된 B회로(도 80의 B점)로, 도 80의 전원 하강도에 나타나는 바와 같이 Vdd와 Vss의 전원 전위의 변화를 비교하면 A점으로부터 B점으로 향해 공급측에서 멀어지면 Vdd는 하강하고, Vss는 상승해 양자의 폭이 좁아지지만 레퍼런스 레벨(Vref. )은 중앙에 일정하게 보관 유지할 수 있고 또 Vref.가 밖에서 입력된 경우에 레퍼런스의 관점에서는 전원의 대칭성을 향상할 수 있다.
따라서, A회로나 B회로가 레퍼런스레벨을 외부로부터 입력하여 사용하는 회로, 예를 들면, 아날로그 회로나 차동앰프 회로(도 73에 나타내는 비교 회로, 22r)의 경우에 매우 적합하다.
또한 전원을 공급하는 아우터 리드(21c)의 위치에 대해서는 반도체장치의 리드열의 하나의 각부로 한정되는 것은 아니고 2개의 각부나 4개의 각부에 있어서 2 개 이상 인접하는 아우터 리드(21c)로부터 버스 바(21d)를 개재하여 전원을 공급 하는 것도 좋다.
또, 아날로그부전원을 디지털계 회로와 별도로 할 필요가 있는 경우에는, 직접 이너 리드(21b)에 와이어(24)를 접속해도 괜찮다.
또, 도 81은 도 80에 나타나는 반도체장치에 이용되는 리드 프레임(1)의 구조를 나타내는 것이지만 테이프 부재(5)의 칩 탑재 영역 즉 내측의 링형상의 버스 바(21d)의 안쪽 영역에 칩 탑재부인 탭(21i)를 부착되어져 있다. 탭(21i)은 반도체 칩(22)과 동등한 크기거나 혹은 그것보다 큰 대탭 구조이고, 내측의 링형상의 버스 바(21d)라는 것은 적리드 커트부(21k)에 의해 분리되어 절연되고 있다.
이와 같이 테이프 부재(5)의 칩 탑재 영역에 동등의 금속판으로 이루어지는 탭(21i)을 부착할 수 있음으로써 테이프 부재(5)의 칩 탑재 영역의 강도를 높일 수가 있는 것과 동시에 도 76의 소탭 구조의 경우와 비교해도 대탭쪽이 면적이 훨씬 더 크기 때문에, 테이프 부재(5)의 강도를 한층 더 향상시킬 수가 있어 그 평탄성이나 다이본딩성도 한층 더 향상할 수 있다.
또, 대탭의 경우, 도 81에 나타나는 바와 같이 그 면적이 크기 때문에, 반도체 칩(22)으로부터 발생되는 열을 충분히 확산할 수가 있고 반도체장치의 방열성을 향상시킬 수가 있다.
로직 회로 중에서도 CPU 등 특히 소비 전력이 크고 칩으로부터의 발열량이 커지는 회로를 가지는 칩을 탑재하는 경우에는 반도체 칩(22)으로부터 탭(21i)으로 열저항을 저감 하기 위해서, 반도체 칩(22)을탭(21i)에 접착할 때에 Ag페이스트 등 도전성의 접착재, 혹은 도전성 입자를 함유하는 접착제를 사용하는 것이 바람직하다. 또, 이와 같이 반도체 칩(22)을탭(21i) 위에 접착하는 접착제로서 도전성의 접착재, 혹은 도전성 입자를 함유하는 접착제를 이용했을 경우에도, 도 81에 나타나는 바와 같이 탭(21i)과 버스 바(21d)가 적리드 커트부(21k)에 의해 전기적으로 분리되어 있는 것에 의해, 반도체 칩(22) 이면에 노출하는 활성층의 전위(기판 전위)를 버스 바(21d)로부터 분리할 수가 있어 반도체 칩(22)의 설계에 있어서의 자유도를 향상할 수가 있다.
(실시의 형태 13)
도 83에 나타나는 반도체장치의 리드 패턴은 반도체장치가 대향하는 2개의 각부로부터 급전을 실시하는 경우이다.
즉, 대향하는 2개의 각부 각각에 있어서 복수의 인접하는 아우터 리드(21c)로부터 버스 바(21d)를 개재하여 전원을 공급하는 구조인 것이다.
이 구조에서는 전원 하강도에 나타나는 바와 같이 중간 위치의 C점의 전위는 Vdd가 하강하고 Vss가 상승하기 때문에 도 80에 나타내는 1개의 각부로부터 전원을 공급하는 구조에 비교하여 전원 드롭량을 감소시킬 수가 있다.
즉, 급전 지점을 많이 설치하는 편이 전원 드롭량을 감소시킬 수가 있어 바람직하다.
또, 도 84는 도 83에 나타나는 반도체장치에 이용되는 리드 프레임(1)의 구조를 나타내는 것이지만 동등의 금속판으로 이루어지는 탭(21i)은 반도체 칩(22)과 거의 동등한 크기거나 혹은 그것보다 큰 대탭 구조의 것이다. 또한 탭(21i)은, 내 측의 링형상의 버스 바(21d)와 4개의 적리드(21j)에 의해 연결하고 있다.
이와 같이 내측의 링형상의 버스 바(21d)와 4개의 적리드(21j)에 의해 연결한 대탭이기 때문에 테이프 부재(5)의 강도를 한층 더 높일 수가 있어 그 평탄성이나 다이본딩성을 한층 더 향상할 수 있다.
또, 대탭이기 때문에, 반도체 칩(22)로부터 발생되는 열을 충분히 확산할 수가 있어 반도체장치의 방열성을 향상시킬 수가 있다.
로직 회로 중에서도 CPU등 특히 소비 전력이 크고 칩으로부터의 발열량이 커지는 회로를 가지는 칩을 탑재하는 경우에는 반도체 칩(22)으로부터 탭(21i)으로의 열저항을 저감 하기 위해서 반도체 칩(22)을탭(21i)에 접착할 때에 Ag페이스트 등 도전성의 접착재 혹은 도전성 입자를 함유하는 접착제를 사용하는 것이 바람직하다.
또, 본 실시의 형태 13의 구조에 있어서는 내주의 버스 바(21d)와 탭(21i)에 공통의 전원 전위 또는 접지 전위가 공급되는 것이 되기 때문에, Ag페이스트등의 도전성의 접착재를 개재하여 반도체 칩(22)을 탭(21i) 위에 탑재함으로써, 반도체 칩(22)의 기판 전위를 내주의 버스 바(21d)의 전위와 공통으로 할 수 있다.
또, 본 실시의 형태 13의 구조에 있어서 절연성의 접착제를 개재하여 반도체 칩(22)을 탭(21i) 위에 탑재했을 경우에는 접착제를 절연막으로서 반도체 칩(22)의 기판 전위와 탭(21i) 사이에 용량을 형성할 수가 있기 때문에 반도체 칩(22)의 기판 전위를 보다 안정시킬 수가 있는 한편 반도체 칩(22)의 기판 전위와 탭(21i)의 전위는 분리되기 (위해)때문에, 반도체 칩(22)의 설계에 있어서의 자유도를 향상할 수가 있다.
(실시의 형태 14)
도 85에 나타나는 반도체장치의 리드 패턴은 Vss 전원을 공통으로서 버스 바(21d)로부터 4개의 각부에 취출하여 각각 아우터 리드(21c)에 연결함과 동시에, Vdd 전원은 각각 독립한 버스 바(21d)로부터 각 각부로 취출하여아우터 리드(21c)에 연결한 구조의 것이다.
이 경우, Vdd 전원용의 패드(22a)의 수를 줄일 수가 있다.
또, 전원 하강도에 나타나는 바와 같이 A점으로부터 B점으로 향하여 Vdd는 상승하고 한편 중간의 C점의 전위에서는 Vss가 상승해 더욱 더 B점을 향해 다시 하강한다.
(실시의 형태 15)
도 86에 나타나는 반도체장치의 리드 패턴은 반도체장치 한 변의 중앙으로만전원(Vdd, Vss)을 공급하는 경우이고, 전원 하강도에 나타나는 바와 같이 급전측으로부터 멀어질수록 Vss의 전위가 상승하고 Vdd는 하강한다.
이 경우, 실시의 형태 12와 동일하게 레퍼런스 레벨(Vref. )은 중앙에 일정항게 보관 유지할 수 있고 전원의 대칭성을 향상할 수 있다. 따라서, 레퍼런스 레벨을 외부로부터 입력하여 사용하는 회로, 예를 들면, 아날로그 회로나 차동앰프 회로(도 73에 나타내는 비교 회로, 22r)의 경우에 매우 적합하다.
또한 전원의 공급측은 1 지점에 한정되는 것은 아니고, 2 지점이나 4 지점으로부터 급전 해도 좋고 공급 지점을 늘려 저저항화를 도모할 수가 있다.
(실시의 형태 16)
도 87에 나타나는 반도체장치의 리드 패턴은, 아날로그 회로용의 버스 바(21d)와 디지털 회로용의 버스 바(21d)를 버스 바 커트부(21g)에 의해 분리한 것이다.
즉, 아날로그 회로용의 버스 바(21d)를 디지털 회로용의 버스 바(21d)로부터 분리한 구조이고 이것에 의해 디지탈 신호로부터 발생하는 노이즈를 아날로그 신호로 실행되지 않게 할 수가 있어 전원의 크로스턱을 저감 할 수가 있다.
(실시의 형태 17)
도 88에 나타나는 반도체장치의 리드 패턴은 아날로그 회로용의 버스 바(21d)와 디지털 회로용의 버스 바(21d)를 버스 바 커트부(21g)에 의해 분리함과 동시에 반도체장치의 리드 배열로서도 3변에 디지털 회로용의 버스 바(21d)와 연결한 아우터 리드(21c)를 그 리드열의 중앙에 배치하고 한편 상기 3변 이외의 1변에 아날로그 회로용의 버스 바(21d)와 연결한 아우터 리드(21c)를 그 리드열의 중앙에 배치하고 있다.
이것에 의해, 전원의 크로스턱을 더욱 더 저감 할 수가 있다.
(실시의 형태 18)
도 89에 나타나는 반도체장치의 리드 패턴은 한 쌍의 전원(Vdd, Vss) 버스 바(21d)에 각각 연결된 아우터 리드(21c)가 신호용 아우터 리드(21c)를 끼워서 상반되는 측에 배치되고 있고 상반되는 양측으로부터 전원을 공급하는 것이다.
즉, 도 90에 나타나는 바와 같이, Vdd와 Vss로 이루어지는 한 쌍의 전원에 있어서 한쪽 각부에 각각의 전원의 버스 바(21d)로부터 인출한 전원용의 아우터 리드(21c)중 어느 한쪽을 배치하고 상기 각부와 대각선상에서 대향하는 반대측의 각부에 전원의 버스 바(21d)로부터 인출한 한쪽 전원용의 아우터 리드(21c)를 배치하고 있어, 복수의 신호용의 아우터 리드(21c)를 끼워서 양측으로 각각 떨어져 배치된 한 쌍의 아우터 리드(21c)로부터 A회로 및 B회로에 대해서 전원을 공급하는 구조로 이루어져 있다. 그 때, 예를 들면, A회로는 A점의 근방의 칩내에 배치된 회로이고, B회로는 B점의 근방의 칩내에 배치된 회로이다.
이 경우, 도 89의 전원 하강도에 나타나는 바와 같이 Vdd와 Vss의 양자 모두 A점으로부터 B점에 걸쳐서 전원 전위가 하강하기 때문에 양전원의 드롭량을 동레벨화 즉 Vdd와 Vss간의 진폭이 거의 일정화할 수가 있고 또, 디지털 회로에서의 신호의 진폭 저하에 의한 속도등의 격차를 저감 할 수가 있다.
따라서, 전원의 구동력을 크게 취할 수가 있어 예를 들면, 로직 회로 등에 매우 적합하다.
또한 4개의 각부로부터 전원을 공급해도 좋고 그 때 한 쌍의 전원을 아날로그 회로용으로서 이용해도 좋아서 로직 회로로부터의 영향을 피할 수가 있다.
(실시의 형태 19)
도 91에 나타나는 반도체장치의 리드 패턴은 한 쌍의 전원(Vdd, Vss)을 양자 모두 4개의 각부로부터 공급하는 구조인 것이다.
즉, 한 쌍의 전원(Vdd, Vss)의 버스 바(21d)에 연결하는 2개의 아우터 리드(21c)가 4개의 각부 각각에 있어서 인접하여 배치되고 있는 것이고, 4개의 각부 각 각으로부터 한 쌍의 전원(Vdd, Vss)을 공급하는 구조로 이루어져 있다.
도 91의 전원 하강도에 나타나는 바와 같이 1지점으로부터 급전 하면 Vss가 상승하고, Vdd가 하강하여 전위의 폭이 좁아지지만, 도 91에 나타나는 리드 패턴과 같이 4 지점으로부터 급전 함으로써 전원의 드롭량을 작게 할 수가 있다.
이 경우, 차동앰프 회로(도 73에 나타내는 비교 회로 22r) 등의 레퍼런스 레벨을 외부로부터 입력함으로써 입력 O/1 판정 레벨이 받는 측에서 중앙에 센스 레벨이 있기 때문에, Vss/Vdd에 대해서 밸런스가 잡혀 회로 마진을 확보할 수가 있다.
(실시의 형태 20)
도 92에 나타나는 반도체장치의 리드 패턴은 한 쌍의 전원(Vdd, Vss)을 공급하는 버스 바(21d)를 디지털계와 아날로그계로 버스 바 커트부(21g)에 의해 분리해 나눈 것이고, 또 4개의 각부 각각 이들의 버스 바(21d)와 연결하는 복수의 아우터 리드(21c)를 배치한 것이다.
도 92에서는 4개의 각부 가운데 3개의 각부에 디지털계의 한 쌍의 버스 바(21d)와 연결하는 아우터 리드(21c)를 배치하고 나머지 하나의 각부에 아날로그계의 한 쌍의 버스 바(21d)와 연결하는 아우터 리드(21c)를 배치하고 있다.
이 구조에 의해, 디지탈 신호로부터 발생하는 노이즈를 아날로그 신호로 실시되지 않게 할 수가 있어 전원의 크로스턱을 저감 할 수가 있다.
이상, 본 발명자에 의해 된 발명을 발명의 실시의 형태에 근거해 구체적으로설명하였지만 본 발명은 상기 발명의 실시의 형태로 한정되는 것은 아니고, 그 요 지를 일탈하지 않은 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
상기 실시의 형태 9 ~ 20에서는, 반도체 칩(22)을 둘러싸는 버스 바(21d)가 이중, 삼중 및 사중의 경우를 예로 채택해 설명했지만, 버스 바(21d)의 중복수는 적어도 한 쌍의 버스 바(21d)를 포함하고 있으면, 하중이 있어도 좋다.
이상과 같이, 본 발명의 반도체장치는 버스 바에 연결한 아우터 리드를 가지는 반도체 패키지에 매우 적합하고, 특히, 아우터 리드가 4 방향으로 연재 하는 반도체 패키지에 매우 적합하다.

Claims (51)

  1. 주면, 이면과 상기 주면상에 형성된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 주위에 배열된 복수의 이너 리드와,
    상기 복수의 이너 리드의 각각 일체로 형성된 복수의 아우터 리드와,
    상기 복수의 전극 및 복수의 이너 리드의 각각과 접속하는 복수의 본딩 와이어와,
    상기 반도체 칩, 복수의 이너 리드, 복수의 본딩와이어를 봉합하는 수지봉합체를 가지는 반도체장치로서,
    상기 복수의 이너 리드와 상기 복수의 본딩와이어가 접속하는 부분은 지그재그 모양으로 배치되고 있고,
    상기 복수의 이너 리드와 상기 복수의 본딩와이어가 접속하는 부분은 상기 수지봉합체의 내부에 봉합된 기판상에 접착층을 개재하여 고정되고 있는 것을 특징으로 하는 반도체장치.
  2. 주면, 이면과 상기 주면상에 형성된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 주위에 배열된 복수의 이너 리드와,
    상기 복수의 이너 리드의 각각에 일체로 형성된 복수의 아우터 리드와,
    상기 복수의 전극 및 복수의 이너 리드의 각각과 접속하는 복수의 본딩 와이어와,
    상기 반도체 칩, 복수의 이너 리드, 복수의 본딩와이어를 봉합하는 수지봉합체를 가지는 반도체장치로서,
    상기 복수의 이너 리드와 상기 복수의 전극이 접속하는 부분은 지그재그 모양으로 배치되고 있고,
    상기 복수의 이너 리드와 상기 복수의 본딩와이어가 접속하는 부분은 상기 수지봉합체의 내부에 봉합된 기판상에 접착층을 개재하여 고정되고 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 전위와 제 2 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 1 회로부와,
    제 3 전위와 제 4 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 2 회로부와,
    상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 패드와,
    상기 제 1 회로부에 상기 제 2 전위를 공급하는 제 2 패드와,
    상기 제 2 회로부에 상기 제 3 전위를 공급하는 제 3 패드와,
    상기 제 2 회로부에 상기 제 4 전위를 공급하는 제 4 패드와,
    상기 제 1 및 제 2 회로부를 포함하는 칩과 복수의 이너 리드의 사이에 배치 되고 상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 리드를 가지는 것을 특징으로 하는 반도체장치.
  4. 청구항 3에 있어서,
    상기 제 1 리드와 상기 제 1 패드는 와이어에 의해 접속되고 있는 것을 특징으로 하는 반도체장치.
  5. 청구항 4에 있어서,
    상기 제 1 및 제 2 회로부를 포함하는 칩과 복수의 이너 리드의 사이에 배치되고 상기 제 2 회로부에 상기 제 3 전위를 공급하는 제 2 리드를 더 가지는 것을 특징으로 하는 반도체장치.
  6. 청구항 3에 있어서,
    상기 제 1 및 제 2 패드를 복수 가지는 것을 특징으로 하는 반도체장치.
  7. 청구항 3항에 있어서,
    상기 제 1 리드는, 상기 제 1 전위가 공급되는 이너 리드와 와이어에 의해 접속되고 있는 것을 특징으로 하는 반도체장치.
  8. 청구항 3에 있어서,
    상기 제 1 리드는, 상기 제 1 전위가 공급되는 제 1 이너 리드부를 가지는 것을 특징으로 하는 반도체장치.
  9. 청구항 3에 있어서,
    상기 제 1 회로부는 디지털회로, 상기 제 2 회로부는 아날로그 회로인 것을 특징으로 하는 반도체장치.
  10. 청구항 3에 있어서,
    상기 제 1 및 제 2 회로부와 상기 제 1에서 제 4 패드를 포함하는 반도체 칩과 상기 복수의 이너 리드와 상기 제 1 리드는 수지에 의해 봉합되고 있는 것을 특징으로 하는 반도체장치.
  11. 제 1 전위와 제 2 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 1 회로부와,
    제 3 전위와 제 4 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 2 회로부와,
    상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 패드와,
    상기 제 1 회로부에 상기 제 2 전위를 공급하는 제 2 패드와,
    상기 제 2 회로부에 상기 제 3 전위를 공급하는 제 3 패드와,
    상기 제 2 회로부에 상기 제 4 전위를 공급하는 제 4 패드와,
    상기 제 1 패드 및 제 2 패드가 배열되는 방향을 따라 배치되어 복수의 이너 리드와 상기 제 1 패드 및 제 2 패드의 사이에 배치되어 와이어에 의해 상기 제 1 패드와 접속되어 상기 제 1 전위가 공급되는 제 1 버스 바와,
    상기 제 1 패드 및 제 2 패드가 배열되는 방향을 따라 배치되어 복수의 이너 리드와 상기 제 1 패드 및 제 2 패드의 사이에 배치되어 와이어에 의해 상기 제 2 패드와 접속되어 상기 제 2 전위가 공급되는 제 2 버스 바와,
    상기 제 3 패드 및 제 4 패드가 배열되는 방향을 따라 배치되어 복수의 이너 리드와 상기 제 3 패드 및 제 4 패드의 사이에 배치되어 와이어에 의해 상기 제 3 패드와 접속되어 상기 제 3 전위가 공급되는 제 3 버스 바와,
    상기 제 3 패드 및 제 4 패드가 배열되는 방향을 따라 배치되어 복수의 이너 리드와 상기 제 3 패드 및 제 4 패드의 사이에 배치되어 와이어에 의해 상기 제 4 패드와 접속되어 상기 제 4 전위가 공급되는 제 4 버스 바를 가지는 것을 특징으로 하는 반도체장치.
  12. 청구항 11에 있어서,
    상기 제 1 버스 바는 상기 제 1 전위가 공급되는 제 1 이너 리드부를 갖고, 상기 제 3 버스 바는, 상기 제 3 전위가 공급되는 제 3 이너 리드부를 가지는 것을 특징으로 하는 반도체장치.
  13. 청구항 12에 있어서,
    상기 제 2 버스 바는, 상기 제 2 전위가 공급되는 제 2 이너 리드부를 갖고 상기 제 4 버스 바는, 상기 제 4 전위가 공급되는 제 4 이너 리드부를 가지는 것을 특징으로 하는 반도체장치.
  14. 청구항 12에 있어서,
    상기 제 2 버스 바는 와이어에 의해 상기 제 2 전위가 공급되는 이너 리드와 접속되고, 상기 제 4 버스 바는 와이어에 의해 상기 제 4 전위가 공급되는 이너 리드와 접속되고 있는 것을 특징으로 하는 반도체장치.
  15. 청구항 11에 있어서,
    상기 제 1 회로부에 제 5 전위를 공급하는 제 5 패드와,
    상기 제 1 패드, 제 2 패드 및 상기 제 5 패드가 배열되는 방향을 따라서 배치되고, 복수의 이너 리드와 상기 제 5 패드의 사이에 배치되고, 와이어에 의해 상기 제 5 패드와 접속되어 상기 제 5 전위가 공급되는 제 5 버스 바를 더 가지는 것을 특징으로 하는 반도체장치.
  16. 청구항 15에 있어서,
    상기 제 2 회로부에 제 6 전위를 공급하는 제 6 패드와,
    상기 제 3 패드, 제 4 패드 및 상기 제 6 패드가 배열되는 방향으로 배치되고, 복수의 이너 리드와 상기 제 6 패드의 사이에 배치되고 와이어에 의해 상기 제 6 패드와 접속되어 상기 제 6 전위가 공급되는 제 6 버스 바를 더 가지는 것을 특징으로 하는 반도체장치.
  17. 청구항 16에 있어서,
    상기 제 5 버스 바는 와이어에 의해 상기 제 5 전위가 공급되는 이너 리드와 접속되고, 상기 제 6 버스 바는 와이어에 의해 상기 제 6 전위가 공급되는 이너 리드와 접속되어 있는 것을 특징으로 하는 반도체장치.
  18. 청구항 11에 있어서,
    상기 제 1 회로부는 디지털 회로, 상기 제 2 회로부는 아날로그 회로인 것을 특징으로 하는 반도체장치.
  19. 청구항 11에 있어서,
    상기 제 1 및 제 4 패드를 복수 가지는 것을 특징으로 하는 반도체장치.
  20. 청구항 11에 있어서,
    상기 제 1 및 제 2 회로부와 상기 제 1 로부터 제 4 패드를 포함하는 반도체 칩과 상기 복수의 이너 리드와 상기 제 1 로부터 제 4 버스 바와 상기 와이어는 수지에 의해 봉합되고 있는 것을 특징으로 하는 반도체장치.
  21. 청구항 11에 있어서,
    상기 제 2 회로부는 상기 제 1 회로부보다도 상기 제 1 및 제 2 버스 바로부터 멀리 배치되고, 상기 제 3 패드는 상기 제 2 회로부에 포함되어 있는 것을 특징 으로 하는 반도체장치.
  22. 청구항 11에 있어서,
    상기 제 2 회로부는 와이어에 의해 상기 제 3 패드와 접속하고, 상기 제 2 회로부로 상기 제 3 전위를 공급하는 제 5 패드를 포함하고 상기 제 1 회로부보다 상기 제 1 및 제 2 버스 바로부터 멀리 배치되고 있는 것을 특징으로 하는 반도체장치.
  23. 제 1 전위와 제 2 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 1 회로부와,
    제 3 전위와 제 4 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 2 회로부와,
    복수의 이너 리드와,
    상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 패드와,
    상기 제 1 회로부에 상기 제 2 전위를 공급하는 제 2 패드와,
    와이어에 의해 상기 복수의 이너 리드중 제 3 전위가 공급되는 이너 리드와 접속되어 상기 제 2 회로부에 상기 제 3 전위를 공급하는 제 3 패드와,
    와이어에 의해 상기 복수의 이너 리드중 제 4 전위가 공급되는 이너 리드와 접속되어 상기 제 2 회로부에 상기 제 4 전위를 공급하는 제 4 패드와,
    상기 제 1 및 제 2 회로부, 상기 제 1 및 제 4 패드를 포함하는 칩의 외측을 주회하고 와이어에 의해 상기 제 1 패드와 상기 복수의 이너 리드 가운데 상기 제 1 전위가 공급되는 이너 리드에 접속되는 제 1 링 형상 버스 바와,
    상기 제 1 링 형상 버스 바의 외측을 주회 하고 와이어에 의해 상기 제 2 패드에 접속되어 상기 제 2 전위가 공급되는 이너 리드부를 가지는 제 2 링 형상 버스 바를 가지는 것을 특징으로 하는 반도체장치.
  24. 청구항 23에 있어서,
    상기 제 1 회로부로 제 5 전위를 공급하는 제 5 패드와,
    상기 제 1 및 제 2 회로부, 상기 제 1 및 제 4 패드를 포함하는 칩의 외측을 주회 하고, 와이어에 의해 상기 제 5 패드와 상기 복수의 이너 리드 가운데 상기 제 5 전위가 공급되는 이너 리드에 접속되는 제 3 링 형상 버스 바를 더 가지는 것을 특징으로 하는 반도체장치.
  25. 청구항 23에 있어서,
    상기 제 1 회로부는 디지털 회로, 상기 제 2 회로부는 아날로그 회로인 것을 특징으로 하는 반도체장치.
  26. 청구항 23에 있어서,
    상기 제 1 및 제 4 패드를 복수 가지는 것을 특징으로 하는 반도체장치.
  27. 반도체 칩 변을 따른 제 1렬상에 배열하는 제 1 및 제 2 패드와,
    상기 반도체 칩을 포위하여 배치하는 복수의 이너 리드 가운데, 제 1 와이어에 의해 상기 제 1 패드와 접속하는 제 1 이너 리드와,
    상기 복수의 이너 리드 가운데 상기 제 1 이너 리드와 서로 이웃이 되는 이너 리드로서, 제 2 와이어에 의해 상기 제 2 패드와 접속하는 제 2 이너 리드와,
    상기 반도체 칩 변을 따른 제 2렬상에서 상기 제 1 패드와 제 2 패드의 사이에 위치 하는 제 3 패드와,
    상기 반도체 칩과 상기 제 1 이너 리드 및 제 2 이너 리드의 사이에 상기 반도체 칩 변을 따라 배치되는 제 1 버스 바를 갖고,
    상기 제 3 패드는 상기 제 1 와이어와 제 2 와이어의 사이를 통과하는 제 3 와이어에 의해 제 1 버스 바와 접속되고 있는 것을 특징으로 하는 반도체장치.
  28. 청구항 27에 있어서,
    상기 제 1 및 제 2 패드는 주로 신호용의 패드이고, 상기 제 3 패드는 주로 전원 전위를 공급하는 패드이고, 상기 제 1열은, 상기 제 2열보다 상기 반도체 칩의 단측에 배치되고 있는 것을 특징으로 하는 반도체장치.
  29. 청구항 27에 있어서,
    상기 제 1 및 제 2 패드는 주로 신호용의 패드이고, 상기 제 3 패드는 주로 전원 전위를 공급하는 패드이고, 상기 제 1열은 상기 제 2열보다 상기 반도체 칩의 내측에 배치되고 있는 것을 특징으로 하는 반도체장치.
  30. 청구항 27에 있어서,
    상기 제 1 및 제 2 패드가 상기 제 1렬상에 반복하여 배치되고 상기 제 3 패드가 상기 제 2렬상에 반복하여 배치됨으로써 지그재그 모양의 패드 배치가 되는 것을 특징으로 하는 반도체장치.
  31. 반도체 칩을 포위하여 배치하는 복수의 이너 리드와,
    상기 반도체 칩의 제 1렬상에 배열하고 와이어에 의해 상기 복수의 이너 리드에 접속하는 복수의 입출력 패드와,
    상기 반도체 칩과 상기 복수의 이너 리드의 사이에 상기 제 1열 방향을 따라 배치하고 제 1 전위가 공급되는 제 1 버스 바와,
    상기 반도체 칩과 상기 복수의 이너 리드의 사이에 상기 제 1열 방향을 따라 배치하고 제 2 전위가 공급되는 제 2 버스 바와,
    상기 복수의 입출력 패드의 각각 사이에 배치되어 와이어에 의해 상기 제 1 및 제 2 버스 바와 접속하는 복수의 제 1 및 제 2 전원 패드를 갖고,
    상기 입출력 패드, 상기 제 1 전원 패드, 상기 입출력 패드, 상기 제 2 전원패드의 순서로 배열되는 것을 특징으로 하는 반도체장치.
  32. 제 1 전위와 제 2 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하는 제 1 회로부와,
    제 3 전위와 제 4 전위의 사이에 전류 경로를 가지는 트랜지스터와 강압 회로를 포함하는 제 2 회로부와,
    상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 패드와,
    상기 제 1 회로부에 상기 제 2 전위를 공급하는 제 2 패드와,
    상기 강압 회로에 배선에 의해 접속하는 제 1 선택 패드와,
    상기 강압 회로에 배선에 의해 접속하는 제 2 선택 패드와,
    상기 제 1 및 제 2 회로를 포함하는 반도체 칩을 포위하도록 배치되는 복수의 이너 리드와,
    상기 반도체 칩과 상기 복수의 이너 리드의 사이에 배치되어 와이어에 의해 상기 제 1 패드와 접속되어 상기 제 1 전위가 공급되는 제 1 버스 바와,
    상기 반도체 칩과 상기 복수의 이너 리드의 사이에 배치되어 와이어에 의해 상기 제 2 패드와 접속되어 상기 제 2 전위가 공급되는 제 2 버스 바와,
    상기 반도체 칩과 상기 복수의 이너 리드의 사이에 배치되어 와이어에 의해 상기 제 3 패드와 접속되어 상기 제 3 전위가 공급되는 제 3 버스 바를 갖고,
    와이어 본딩에 의해 상기 제 1 선택 패드가 상기 제 1 버스 바와 접속된 경우는 상기 강압 회로가 상기 제 1 전위를 강압하여 상기 제 3 전위를 상기 제 2 회로부에 공급하고,
    와이어 본딩에 의해 상기 제 2 선택 패드가 상기 제 3 버스 바와 접속된 경우는 상기 강압 회로를 통하지 않고 상기 제 3 전위가 상기 제 3 버스 바로부터 상 기 제 2 회로부에 공급되는 것을 특징으로 하는 반도체장치.
  33. 제 1 전위와 제 2 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 1 회로부와,
    제 3 전위와 제 4 전위의 사이에 전류 경로를 가지는 트랜지스터를 포함하여 구성되는 제 2 회로부와,
    복수의 이너 리드와,
    상기 제 1 회로부에 상기 제 1 전위를 공급하는 제 1 패드와,
    상기 제 1 회로부에 상기 제 2 전위를 공급하는 제 2 패드와,
    상기 제 2 회로부에 상기 제 3 전위를 공급하는 제 3 패드와,
    상기 제 2 회로부에 상기 제 4 전위를 공급하는 제 4 패드와,
    상기 제 1 및 제 2 회로부, 상기 제 1 및 제 4 패드를 포함하는 칩의 외주를 포위하도록 배치되어 와이어에 의해 상기 제 1 및 제 3 패드가 접속되는 제 1 링 형상 버스 바와,
    상기 제 1 및 제 2 회로부, 상기 제 1 및 제 4 패드를 포함하는 칩의 외주를 포위하도록 배치되어 와이어에 의해 상기 제 2 및 제 4 패드가 접속되는 제 2 링 형상 버스 바를 갖고,
    상기 제 1 링 형상 버스 바는 상기 제 1 패드가 접속하는 부분과 상기 제 3 패드가 접속하는 부분 사이에 절삭 깊이가 삽입됨으로써 전기적으로 절연되고,
    상기 제 2 링 형상 버스 바는 상기 제 2 패드가 접속하는 부분과 상기 제 4 패드가 접속하는 부분의 사이에 절삭 깊이가 삽입하는 것에 의해 전기적으로 절연되는 것을 특징으로 하는 반도체장치.
  34. 청구항 33에 있어서,
    상기 제 1 링 형상 버스 바의 상기 제 1 패드가 접속하는 부분은 상기 제 1 전위가 공급되는 이너 리드부를 갖고,
    상기 제 1 링 형상 버스 바의 상기 제 3 패드가 접속하는 부분은 상기 제 3 전위가 공급되는 이너 리드부를 갖고,
    상기 제 1 링 형상 버스 바의 상기 제 2 패드가 접속하는 부분은 상기 제 2 전위가 공급되는 이너 리드와 와이어에 의해 접속되고,
    상기 제 2 링 형상 버스 바의 상기 제 4 패드가 접속하는 부분은 상기 제 4 전위가 공급되는 이너 리드와 와이어에 의해 접속되고 있는 것을 특징으로 하는 반도체장치.
  35. 청구항 34에 있어서,
    상기 제 1 회로부에 제 5 전위를 공급하는 제 5 패드와,
    상기 제 2 회로부로 제 6 전위를 공급하는 제 6 패드와,
    상기 제 1 및 제 2 회로부, 상기 제 1 및 제 4 패드를 포함하는 칩의 외주를 포위하도록 배치되어 와이어에 의해 상기 제 5 및 제 6 패드가 접속되는 제 3 링 형상 버스 바를 더 갖고,
    상기 제 3 링 형상 버스 바는 상기 제 5 패드가 접속하는 부분과 상기 제 6 패드가 접속하는 부분의 사이에 절삭 깊이가 삽입함으로써 전기적으로 절연되는 것을 특징으로 하는 반도체장치.
  36. 청구항 35에 있어서,
    상기 제 3 링 형상 버스 바의 상기 제 5 패드가 접속하는 부분은 상기 제 5 전위가 공급되는 이너 리드와 와이어에 의해 접속되어 상기 제 3 링 형상 버스 바의 상기 제 6 패드가 접속하는 부분은 상기 제 6 전위가 공급되는 이너 리드와 와이어에 의해 접속되는 것을 특징으로 하는 반도체장치.
  37. 청구항 33에 있어서,
    상기 제 1 회로부는 디지털 회로, 상기 제 2 회로부는 아날로그 회로인 것을 특징으로 하는 반도체장치.
  38. 청구항 33에 있어서,
    상기 제 1 및 제 4 패드를 복수 가지는 것을 특징으로 하는 반도체장치.
  39. 청구항 33에 있어서,
    상기 제 1 및 제 2 회로부와 상기 제 1에서 제 4 패드를 포함하는 반도체 칩과 상기 복수의 이너 리드와 상기 제 1 및 제 2 링 형상 버스 바와 상기 와이어는 수지에 의해 봉합되고 있는 것을 특징으로 하는 반도체장치.
  40. 주면 및 이면을 가지는 반도체 칩과,
    복수의 이너 리드 및 아우터 리드와,
    상기 반도체 칩을 따라 배치된 한 쌍의 버스 바를 가지는 반도체장치로서,
    상기 반도체 칩은 상기 주면상에 형성된 제 1 및 제 2의 전원 전위용의 전극과,
    상기 제 1의 전원 전위용의 전극을 개재하여 한쪽의 버스 바와 전기적으로 접속되고, 또 상기 제 2의 전원 전위용의 전극을 개재하여 다른 한쪽의 버스 바와 전기적으로 접속된 회로를 가지고 있고,
    상기 한 쌍의 버스 바 각각에 상기 아우터 리드가 연결되고 상기 한 쌍의 버스 바 각각 연결된 상기 아우터 리드가 인접해 배치되고 있는 것을 특징으로 하는 반도체장치.
  41. 청구항 40에 있어서,
    상기 회로는, 아날로그회로 혹은 차동앰프 회로인 것을 특징으로 하는 반도체장치.
  42. 청구항 41에 있어서,
    상기 아날로그 회로는 외부로부터 레퍼런스 레벨 전위의 공급을 받는 것을 특징으로 하는 반도체장치.
  43. 주면 및 이면을 가지는 반도체 칩과,
    복수의 이너 리드 및 아우터 리드와,
    상기 반도체 칩을 따라 배치된 한 쌍의 버스 바를 가지는 반도체장치로서,
    상기 반도체 칩은 상기 주면상에 형성된 제 1 및 제 2의 전원 전위용의 전극 및 신호용의 전극과,
    상기 제 1의 전원 전위용의 전극을 개재하여 한쪽 버스 바와 전기적으로 접속되고 또 상기 제 2의 전원 전위용의 전극을 개재하여 다른 한쪽의 버스 바와 전기적으로 접속된 회로를 가지고 있고,
    상기 한 쌍의 버스 바 각각에 상기 아우터 리드가 연결되고 상기 한 쌍의 버스 바 각각에 연결된 상기 아우터 리드가 상기 신호용의 전극과 전기적으로 접속되는 아우터 리드를 끼워서 상반되는 측에 배치되고 있는 것을 특징으로 하는 반도체장치.
  44. 주면, 이면과 상기 주면상에 형성된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 주위에 배열된 복수의 이너 리드와,
    상기 복수의 이너 리드의 각각에 일체로 형성된 복수의 아우터 리드와,
    상기 복수의 전극 및 복수의 이너 리드의 각각과 접속하는 복수의 본딩와이어와,
    상기 반도체 칩과 접속하는 판 모양의 칩 탑재부와,
    상기 복수의 이너 리드 각각의 선단 및 상기 칩 탑재부와 접속하는 테이프 부재를 가지는 반도체장치로서,
    상기 칩 탑재부는 상기 반도체 칩의 주면보다 작은 것을 특징으로 하는 반도체장치.
  45. 주면, 이면과 상기 주면상에 형성된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 주위에 배열된 복수의 이너 리드와,
    상기 복수의 이너 리드의 각각에 일체로 형성된 복수의 아우터 리드와,
    상기 복수의 전극 및 복수의 이너 리드의 각각과 접속하는 복수의 본딩와이어와,
    상기 반도체 칩과 접속하는 판 모양의 칩 탑재부와,
    상기 복수의 이너 리드 각각의 선단 및 상기 칩 탑재부와 접속하는 테이프 부재를 가지는 반도체장치로서,
    상기 칩 탑재부는 상기 반도체 칩의 주면보다 큰 것을 특징으로 하는 반도체장치.
  46. 주면 및 상이면을 가지는 반도체 칩과,
    복수의 이너 리드 및 아우터 리드와,
    상기 반도체 칩을 따라 배치된 한 쌍의 버스 바와,
    상기 반도체 칩 및 상기 복수의 이너 리드를 봉합하는 수지봉합체를 가지는 반도체장치로서,
    상기 한 쌍의 버스 바 각각에 상기 아우터 리드가 연결되고 있는 것을 특징으로 하는 반도체장치.
  47. 청구항 46에 있어서,
    상기 한 쌍의 버스 바에 각각 연결된 상기 아우터 리드는 인접하여 배치되고 있는 것을 특징으로 하는 반도체장치.
  48. 청구항 46에 있어서,
    상기 한 쌍의 버스 바 각각에 연결된 상기 아우터 리드는 상기 수지봉합체의 각부에 배치되고 있는 것을 특징으로 하는 반도체장치.
  49. 청구항 46에 있어서,
    상기 한 쌍의 버스 바 각각에 연결된 상기 아우터 리드는 상기 수지봉입체의 측면의 리드 배열 방향의 중앙에 배치되고 있는 것을 특징으로 하는 반도체장치.
  50. 청구항 46에 있어서,
    상기 한 쌍의 버스 바 각각에 연결된 상기 아우터 리드는, 상기 수지봉합체의 4개의 각부에 배치어 있는 것을 특징으로 하는 반도체장치.
  51. 청구항 46에 있어서,
    상기 한 쌍의 버스 바 각각에 연결된 상기 아우터 리드는 상기 수지봉합체의 측면의 복수 지점에서 돌출하고 있는 것을 특징으로 하는 반도체장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
TWI301316B (en) * 2006-07-05 2008-09-21 Chipmos Technologies Inc Chip package and manufacturing method threrof
TWI302373B (en) * 2006-07-18 2008-10-21 Chipmos Technologies Shanghai Ltd Chip package structure
CN101170104B (zh) * 2006-10-25 2010-05-12 南茂科技股份有限公司 导线架中具有多段式汇流条的堆叠式芯片封装结构
CN101170103B (zh) * 2006-10-25 2010-05-12 南茂科技股份有限公司 导线架中具有汇流架的堆叠式芯片封装结构
JP4353257B2 (ja) * 2007-02-20 2009-10-28 セイコーエプソン株式会社 集積回路装置及び電子機器
US20080217759A1 (en) * 2007-03-06 2008-09-11 Taiwan Solutions Systems Corp. Chip package substrate and structure thereof
JP2008294278A (ja) * 2007-05-25 2008-12-04 Fujitsu Microelectronics Ltd 半導体装置、リードフレーム、及び半導体装置の実装構造
US8283757B2 (en) * 2007-07-18 2012-10-09 Mediatek Inc. Quad flat package with exposed common electrode bars
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
WO2009022401A1 (ja) * 2007-08-10 2009-02-19 Fujitsu Microelectronics Limited 半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置
JP2009099709A (ja) * 2007-10-16 2009-05-07 Nec Electronics Corp 半導体装置
JP5130566B2 (ja) * 2008-07-01 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
US8383962B2 (en) * 2009-04-08 2013-02-26 Marvell World Trade Ltd. Exposed die pad package with power ring
JP2010258366A (ja) * 2009-04-28 2010-11-11 Renesas Electronics Corp 半導体装置
US8786063B2 (en) * 2009-05-15 2014-07-22 Stats Chippac Ltd. Integrated circuit packaging system with leads and transposer and method of manufacture thereof
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
JP2012109411A (ja) * 2010-11-17 2012-06-07 Canon Inc 半導体装置及び半導体装置を搭載したプリント基板
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
JP2013149779A (ja) * 2012-01-19 2013-08-01 Semiconductor Components Industries Llc 半導体装置
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
US9754861B2 (en) * 2014-10-10 2017-09-05 Stmicroelectronics Pte Ltd Patterned lead frame
JP6507779B2 (ja) * 2015-03-26 2019-05-08 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器
US10109563B2 (en) 2017-01-05 2018-10-23 Stmicroelectronics, Inc. Modified leadframe design with adhesive overflow recesses
JP6768569B2 (ja) * 2017-03-21 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
TWI819960B (zh) * 2023-02-03 2023-10-21 瑞昱半導體股份有限公司 能夠增加干擾源之間的隔離度的積體電路封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243472A (ja) 1992-02-27 1993-09-21 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0637131A (ja) 1992-07-15 1994-02-10 Hitachi Ltd 半導体集積回路装置
JP3154579B2 (ja) 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JPH09252072A (ja) 1996-03-15 1997-09-22 Shinko Electric Ind Co Ltd 多層リードフレームおよびその製造方法
JPH1154658A (ja) 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11168169A (ja) 1997-12-04 1999-06-22 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
JP2000058735A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd リードフレーム、半導体装置及び半導体装置の製造方法
JP4319339B2 (ja) 2000-08-30 2009-08-26 株式会社ルネサステクノロジ 半導体装置
JP3619773B2 (ja) 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2002270723A (ja) 2001-03-12 2002-09-20 Hitachi Ltd 半導体装置、半導体チップおよび実装基板
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor

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