JPS5814544A - モノリシツク集積回路容器 - Google Patents

モノリシツク集積回路容器

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JPS5814544A
JPS5814544A JP56111947A JP11194781A JPS5814544A JP S5814544 A JPS5814544 A JP S5814544A JP 56111947 A JP56111947 A JP 56111947A JP 11194781 A JP11194781 A JP 11194781A JP S5814544 A JPS5814544 A JP S5814544A
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internal lead
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parasitic inductance
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はモノリシック集積回路を搭載する容器の構造に
関するものであり、特に容器のメタライズ構造に関する
ものである。
近年、ＩＣ，ＬＳＩの発展は目覚ましい本のがあり、高
密度、高速化が急速に進められて％、丸集積度をさらに
上げる為、素子は微細化され、より高速化の為、種々の
工夫が施こされている。しかしながら、これらの素子は
チップ内部の電源ノイズや配線間のクロストーク等に敏
感に反応する様になり、誤動作や発振しやすくなってい
る。特に多数本の出力を有する場合が多いデバイス、例
えば、１チ、プＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃ
ｅｓｓｅｒ　Ｕｎ−ｉｔ）や、スタティック几ＡＭ及び
ＲＯＭ等は出力が同時にスイッチングする際、負荷電流
及び回路的に発生するラッシュ電流の大電流スイッチが
行なわれ、これにより、誘起される電源ノイズが入力回
路に伝達され、誤動作や発振を生ずる場合がある。
これらの高速回路の場合、一般に、配線にのるノイズは
配線系のインダクタンス成分によっ−ＣＭ起されるもの
で、この寄生的インダクタンスは、チップと容器を含め
たＩＣの場合様々な要素から成り基板実装状態において
は、基板上配線とソケットのりｉド線があり、ＩＣ側か
らはチップ搭載用の容器の外部端子、と内部リード線及
び内部リード線とチップとを結ぶボンディング線がある
。
これらの寄生的なインダクタンスによって誘起されるノ
イズがＩＣに及ぼす悪影響を最小限に抑えるのに、これ
までにユーザー側及びメーカー側両面から多くの努力が
払われてきた。例えば、ユーザー側からは、ＩＣの実装
において多層配線構造の基板を導入する事で電源線を面
状に出来、従って電源配線のインダクタンスを小さく抑
える事が可能となった。一方、メーカー側からは、設計
段階で色々の工夫をしているが、従来から行なわれてい
る有効な対策手段として、入力回路と出力回路のＧＮＤ
分離法も一方策として実用されている。。
第１図は入力回路と出力回路のＧＮＤ分離法を説明する
ための集積回路の容器およびそれに搭載した集積回路チ
ックの斜視図である。第１図において、集積回路容器１
には、ピン番号１から１６までの１６本の外部端子１ｐ
〜１６ｐが両側に８本づつ分かれて一列に設けられ、各
外部端子は容器内のメタライズ配線で形成された内部リ
ード３３、・・・・・・にそれぞれつながれ、内部リー
ドの他端はワイヤ５により集積回路チップ２のボンディ
ングパッド４，４．・・・・・・に接続されている。外
部端子のうち、ピン番号８の外部端子８ｐはＧＮＤ端子
で、これにりなかっ【いる内部リード３の他端は２本の
ワイヤ５ａと５ｂでもって、集積回路チップの入力回路
ＧＮＤパッドと出力回路ＧＮＤパッドにそれぞれ分かれ
て接続されている。
このように、２本のワイヤでチップ上の入力回路と出力
回路用のＧＮＤを分離し、それぞれのノく、トからボン
ディングをし、内部リードのボンディング台において接
続を行うと、出力回路スイ。
チックの際の大電流スイッチと外部端子、内部リード、
ボンディングワイヤ、そして出力回路用ＧＮＤ線が有す
る寄生インダクタンスによりて誘起されたノイズが、チ
ップ上で入力回路と出力回路のＧＮＤを同一にした場合
より入力回路に伝わりにくく、誤動作や発振が抑制され
る。すなわち、チップ上で入力回路と出力回路のＧＮＤ
を分離する方法は、寄生インダクタンスによって誘起さ
れるノイズ悪影響を抑える方法として有効な手段である
。
しかしながら、これまで説明した従来からの手段では、
ボンディング台よりチップ側への寄生インダクタンスに
よって誘起されるノイズの悪影響を抑えただけで、内部
リード及び外部端子の有する寄生インダクタンスによっ
て誘起されるノイズは依然として残り、これらにより誤
動作や発振が起こる恐れがある。
本発明の目的は、このような問題を克服するものであり
、内部リード及び外部端子の有する寄生インダクタンス
によって誘起されるノイズを抑えることにより、誤動作
や発振の起こりにくいモノリシック集積回路のための容
器を提供するものである。
つぎに本発明を実施例により説明する。
第２図は本発明の一実施例の集積回路容器に集積回路チ
ップを搭載した斜視図である。第２図において、本発明
の集積回路容器１１では、ピン番号８の外部端子８ｐ′
につながる内部リード３ａの平均線幅を拡げて面積を大
きくとり、そして隣接外部端子７ｖを実装上問題のなら
ないように小さくしている。
この様な配線構造すなわち特定内部リードの平均線幅を
拡げて面積を大きくとり、そして隣接外部端子を実装上
問題とならないように小さくし、外部端子の面積を大き
くとることにより、内部リード及び外部端子の有する寄
生インダクタンスを小さくすることができ、出力回路ス
イッチングの際の大電流スイッチと外部端子、内部リー
ド、ボンディング線そしてＧＮＤ縁が有する寄生インダ
クタンスによって誘起されたノイズの内、外部端子と内
部リードが有する寄生インダクタンスによって誘起され
るノイズを大巾に抑えることができる。もちろん、前記
説明した従来からの手段、すなわち、チップ上で入力回
路と出力回路用のＧＮＤを分離し、各々のパッドからボ
ンディングし、内部リードのボンディング台に接続する
という手段を加えると、外部端子と内部リードばかりで
なく、ボンディング線と出力回路のＧＮＤ線の有する寄
生インダクタンスによって誘起されるノイズ迄も抑える
ことができる。又、この様な配線構造を用いることによ
り、外部端子から内部リードへのＤＣ的な電圧降下まで
も抑えることができ、誤動作や発振等の起こりにくいモ
ノリシ、り集積回路を提供することができる。
なお、本実施例では便宜上１６ピンのデュアルインライ
ン容器を例にとり説明してきたが任意の端子数について
適用でき、又、フラット型容器につい【も同様に適用で
きるものである。また、本例では８ビンにＧＮＤを割り
当てて説明しているが、任意の端子位置についても同様
なことが言えるのは明白である。
以上説明した様に、任意の端子位置に電源機能が割り当
てられた時、その外部端子を実装上問題とならないよう
に大きく、かつ、内部リードの面積を大きくすることに
よって誤動作や発振の起こりｋくい品質の良いモノリシ
ック集積回路を実現できるので本発明の効果は甚大であ
る。
【図面の簡単な説明】
第１図は従来のモノリシック集積回路容器とそれに搭載
した集積回路チップとを示す斜視図、第２図は本発明の
一実施例の容器に集積回路チップを搭載した状態を示す
斜視図である。 １．１１・・・・・・集積回路容器、１９ないし１６ｐ
。 ｙｐ’、ｓｐ’・・・・・・外部端子、２・・・・・・
集積回路チップ、３．３ａ・・・・・・内部リード、４
−一ポンデイングノ（ッＹｓ５ｅ５”＊５ｂ・・・・・
・ボンディングワイヤ。

Claims (1)

    【特許請求の範囲】
  1. 複数の外部端子を有し、集積回路チップが搭載される容
    器において、前記複数の外部端子のそれぞれＫつながる
    前記容器の複数の内部リードのうちの少くとも一つの特
    定の内部リードの平均線幅が拡げられて、他の内部リー
    ドの表面□積より大きくされていることを特徴とするモ
    ノリシック集積回路容器。
JP56111947A 1981-07-17 1981-07-17 モノリシツク集積回路容器 Granted JPS5814544A (ja)

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JP56111947A JPS5814544A (ja) 1981-07-17 1981-07-17 モノリシツク集積回路容器

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JP56111947A JPS5814544A (ja) 1981-07-17 1981-07-17 モノリシツク集積回路容器

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JPS5814544A true JPS5814544A (ja) 1983-01-27
JPS6257258B2 JPS6257258B2 (ja) 1987-11-30

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144655U (ja) * 1985-02-28 1986-09-06
JPS63105357U (ja) * 1986-12-25 1988-07-08
JPH01138743A (ja) * 1987-11-26 1989-05-31 Toshiba Corp 樹脂封止型半導体装置
JPH01295429A (ja) * 1988-05-24 1989-11-29 Toshiba Corp 半導体集積回路
US5063432A (en) * 1989-05-22 1991-11-05 Advanced Micro Devices, Inc. Integrated circuit lead assembly structure with first and second lead patterns spaced apart in parallel planes with a part of each lead in one lead pattern perpendicular to a part of each lead in the other lead pattern

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63316049A (ja) * 1987-06-19 1988-12-23 Fuji Photo Film Co Ltd 画像記録装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144655U (ja) * 1985-02-28 1986-09-06
JPS63105357U (ja) * 1986-12-25 1988-07-08
JPH0510367Y2 (ja) * 1986-12-25 1993-03-15
JPH01138743A (ja) * 1987-11-26 1989-05-31 Toshiba Corp 樹脂封止型半導体装置
JPH01295429A (ja) * 1988-05-24 1989-11-29 Toshiba Corp 半導体集積回路
US5063432A (en) * 1989-05-22 1991-11-05 Advanced Micro Devices, Inc. Integrated circuit lead assembly structure with first and second lead patterns spaced apart in parallel planes with a part of each lead in one lead pattern perpendicular to a part of each lead in the other lead pattern

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