JP3240376B2 - Ｉｃの高密度実装方法 - Google Patents
Ｉｃの高密度実装方法Info
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- JP3240376B2 JP3240376B2 JP04836292A JP4836292A JP3240376B2 JP 3240376 B2 JP3240376 B2 JP 3240376B2 JP 04836292 A JP04836292 A JP 04836292A JP 4836292 A JP4836292 A JP 4836292A JP 3240376 B2 JP3240376 B2 JP 3240376B2
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- Japan
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- wiring board
- mounting
- printed wiring
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- type memory
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明はプリント配線板にフラッ
トパッケージＩＣを表面実装する際、特に限られたスペ
ースに数多くのＩＣを実装するためのＩＣの高密度実装
方法に関する。
トパッケージＩＣを表面実装する際、特に限られたスペ
ースに数多くのＩＣを実装するためのＩＣの高密度実装
方法に関する。
【０００２】
【従来の技術】最近のエレクトロニクス技術の進展には
目ざましいものがあり、特にコンピュータと通信技術を
統合した電子機器は、高機能化，高密度化，軽量化およ
び低コスト化といった、いわゆる軽薄短小化がおこなわ
れている。この軽薄短小化の実現には、ＬＳＩからＶＬ
ＳＩへ、ＶＬＳＩからＵＬＳＩへと、ＩＣ半導体のチッ
プ化工技術の進歩は勿論のこと、多ピンを持つフラット
パッケージＩＣをプリント配線板に実装する表面実装技
術の進歩もあげられる。
目ざましいものがあり、特にコンピュータと通信技術を
統合した電子機器は、高機能化，高密度化，軽量化およ
び低コスト化といった、いわゆる軽薄短小化がおこなわ
れている。この軽薄短小化の実現には、ＬＳＩからＶＬ
ＳＩへ、ＶＬＳＩからＵＬＳＩへと、ＩＣ半導体のチッ
プ化工技術の進歩は勿論のこと、多ピンを持つフラット
パッケージＩＣをプリント配線板に実装する表面実装技
術の進歩もあげられる。
【０００３】従来、軽薄短小化の一手法として、前述し
たようにＬＳＩ化があるか、これは複数のＤｉｇｉｔａ
ｌ回路を１チップのＬＳＩに縮小し、高密度化を図る方
法である。しかし、マイクロコンピューターを用いたマ
イクロプロセッサーシステムでは、ソフトウェアプログ
ラムを記憶する記憶ＩＣや、ソフトウェアプログラムに
よるソフト処理で常に情報データが変化する、つまり読
み出し書き込み可能なデータを記憶する記憶ＩＣは、高
密度化の対象外であった。中には図５に示すように、Ｚ
ＩＰ形の記憶ＩＣを使って、物理的な実装スペースの密
度を高めることも行なわてているが、効果は記憶容量に
もよるがあまり期待できない。したがって記憶ＩＣ，フ
ラットＩＣやＬＳＩの実装方法は、限られたプリント配
線板上に物理的に並べられる（表面実装）だけとなって
いる。
たようにＬＳＩ化があるか、これは複数のＤｉｇｉｔａ
ｌ回路を１チップのＬＳＩに縮小し、高密度化を図る方
法である。しかし、マイクロコンピューターを用いたマ
イクロプロセッサーシステムでは、ソフトウェアプログ
ラムを記憶する記憶ＩＣや、ソフトウェアプログラムに
よるソフト処理で常に情報データが変化する、つまり読
み出し書き込み可能なデータを記憶する記憶ＩＣは、高
密度化の対象外であった。中には図５に示すように、Ｚ
ＩＰ形の記憶ＩＣを使って、物理的な実装スペースの密
度を高めることも行なわてているが、効果は記憶容量に
もよるがあまり期待できない。したがって記憶ＩＣ，フ
ラットＩＣやＬＳＩの実装方法は、限られたプリント配
線板上に物理的に並べられる（表面実装）だけとなって
いる。
【０００４】
【発明が解決しようとする課題】上述した従来のＩＣの
実装方法では、記憶ＩＣ，ＬＳＩやフラットＩＣの数量
によって、プリント配線板の外形寸法が決められる。こ
れらのＩＣをプリント配線板の片面だけに実装する場合
は、ＩＣの数量に比例して外形寸法が大きくなる欠点が
ある。一方、プリント配線板の両面にそれぞれのＩＣを
分散して実装する両面実装方法もあるが、表面実装設備
が高価になり、作業手順が増加するという欠点がある。
実装方法では、記憶ＩＣ，ＬＳＩやフラットＩＣの数量
によって、プリント配線板の外形寸法が決められる。こ
れらのＩＣをプリント配線板の片面だけに実装する場合
は、ＩＣの数量に比例して外形寸法が大きくなる欠点が
ある。一方、プリント配線板の両面にそれぞれのＩＣを
分散して実装する両面実装方法もあるが、表面実装設備
が高価になり、作業手順が増加するという欠点がある。
【０００５】
【課題を解決するための手段】本発明のＩＣの高密度実
装方法は、ＤＩＰ形記憶ＩＣと、プリント配線板と、前
記ＤＩＰ形記憶ＩＣを前記プリント配線板に実装する際
に前記ＤＩＰ形記憶ＩＣを脱着ならしめるＩＣソケット
と、このＩＣソケットの内側空間に実装可能な形状のＳ
ＯＰ形記憶ＩＣと、これらを前記プリント配線板の同一
なスペースに物理的に重畳させて実装する実装手段と、
前記ＳＯＰ形記憶ＩＣのピンはプリント配線板上で機能
名ごとに接続せれる実装手段とを有することを特徴とす
る。
装方法は、ＤＩＰ形記憶ＩＣと、プリント配線板と、前
記ＤＩＰ形記憶ＩＣを前記プリント配線板に実装する際
に前記ＤＩＰ形記憶ＩＣを脱着ならしめるＩＣソケット
と、このＩＣソケットの内側空間に実装可能な形状のＳ
ＯＰ形記憶ＩＣと、これらを前記プリント配線板の同一
なスペースに物理的に重畳させて実装する実装手段と、
前記ＳＯＰ形記憶ＩＣのピンはプリント配線板上で機能
名ごとに接続せれる実装手段とを有することを特徴とす
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示し、
（ａ）は平面図、（ｂ）は正面図、（ｃ）は側面図であ
り、図２（ａ），（ｂ），（ｃ）はそれぞれ本発明の第
２，第３，第４の実施例の側面図である。また図３
（ａ），（ｂ），（ｃ）は本発明に用いるＤＩＰ形記憶
ＩＣの一例を示す平面図，正面図，側面図であり、図４
（ａ），（ｂ），（ｃ）は第１の実施例に用いるＳＯＰ
形記憶ＩＣの一例を示す平面図，正面図，側面図であ
る。
（ａ）は平面図、（ｂ）は正面図、（ｃ）は側面図であ
り、図２（ａ），（ｂ），（ｃ）はそれぞれ本発明の第
２，第３，第４の実施例の側面図である。また図３
（ａ），（ｂ），（ｃ）は本発明に用いるＤＩＰ形記憶
ＩＣの一例を示す平面図，正面図，側面図であり、図４
（ａ），（ｂ），（ｃ）は第１の実施例に用いるＳＯＰ
形記憶ＩＣの一例を示す平面図，正面図，側面図であ
る。
【０００８】第１の実施例はＤＩＰ形記憶ＩＣ１と、Ｉ
Ｃソケット２と、ＳＯＰ形記憶ＩＣ３と、プリント配線
板４とから構成される。ＤＩＰ形記憶ＩＣ１はＲＯＭ
で、ＩＣソケット２はＤＩＰ形記憶ＩＣ１をプリント配
線板４上に実装する際に脱着ならしめる機能を持ってお
り、且つソケット端子のない中央部が中空状になってい
る。ＳＯＰ形記憶ＩＣ３はＳＲＡＭでフラットパッケー
ジタイプのものであって、ＩＣソケット２の中空部に物
理的に挿入実装できる大きさ・形状のものとする。一例
として図３及び図４に同じピン数（２８ピン）のＤＩＰ
形記憶ＩＣとＳＯＰ形記憶ＩＣの形状を示すように、Ｓ
ＯＰ形記憶ＩＣはＤＩＰ形記憶ＩＣの下部のピン間に物
理的に挿入できる形状となっている。これらは図１
（ｃ）に示すように、プリント配線板４上の同一実装ス
ペースを共有する、いわゆる重畳実装が可能となってい
る。
Ｃソケット２と、ＳＯＰ形記憶ＩＣ３と、プリント配線
板４とから構成される。ＤＩＰ形記憶ＩＣ１はＲＯＭ
で、ＩＣソケット２はＤＩＰ形記憶ＩＣ１をプリント配
線板４上に実装する際に脱着ならしめる機能を持ってお
り、且つソケット端子のない中央部が中空状になってい
る。ＳＯＰ形記憶ＩＣ３はＳＲＡＭでフラットパッケー
ジタイプのものであって、ＩＣソケット２の中空部に物
理的に挿入実装できる大きさ・形状のものとする。一例
として図３及び図４に同じピン数（２８ピン）のＤＩＰ
形記憶ＩＣとＳＯＰ形記憶ＩＣの形状を示すように、Ｓ
ＯＰ形記憶ＩＣはＤＩＰ形記憶ＩＣの下部のピン間に物
理的に挿入できる形状となっている。これらは図１
（ｃ）に示すように、プリント配線板４上の同一実装ス
ペースを共有する、いわゆる重畳実装が可能となってい
る。
【０００９】次に実装手順について説明する。プリント
配線板４に各種ＩＣを実装する際、ＩＣの外形寸法や形
状によって、実装手順が異なるのが一般的である。ＱＦ
Ｐ形のＬＳＩやＳＯＰ形のフラットパッケージタイプの
ＩＣは、ＤＩＰ形ＩＣを実装する前にリフローソルダリ
ング方式（ハンダ鏝による手付けのハンダ付けのように
ハンダの供給と接続を同時に行なう方法ではなく、あら
かじめハンダ付けの必要な箇所にハンダを供給してお
き、その後でリフロー炉等でハンダを再溶融させて接続
する方法）によるハンダ付けを行なう。その後、ＤＩＰ
形ＩＣ，ＩＣソケット等を実装して、ハンダ槽に流すこ
とによってハンダ付けを行なう。
配線板４に各種ＩＣを実装する際、ＩＣの外形寸法や形
状によって、実装手順が異なるのが一般的である。ＱＦ
Ｐ形のＬＳＩやＳＯＰ形のフラットパッケージタイプの
ＩＣは、ＤＩＰ形ＩＣを実装する前にリフローソルダリ
ング方式（ハンダ鏝による手付けのハンダ付けのように
ハンダの供給と接続を同時に行なう方法ではなく、あら
かじめハンダ付けの必要な箇所にハンダを供給してお
き、その後でリフロー炉等でハンダを再溶融させて接続
する方法）によるハンダ付けを行なう。その後、ＤＩＰ
形ＩＣ，ＩＣソケット等を実装して、ハンダ槽に流すこ
とによってハンダ付けを行なう。
【００１０】次に、プリント配線板４上の回路パターン
（電気回路）について説明する。一般的にＤＩＰ形記憶
ＩＣとＳＯＰ形記憶ＩＣは、記憶容量が同一のものであ
れば、寸法は異なるがピンの配列及びピンの機能名は同
じである。したがって、ＤＩＰ形記憶ＩＣへの回路パタ
ーンとＳＯＰ形記憶ＩＣへの回路パターンは物理的に近
接しており、最短距離で接続することが可能である。
（電気回路）について説明する。一般的にＤＩＰ形記憶
ＩＣとＳＯＰ形記憶ＩＣは、記憶容量が同一のものであ
れば、寸法は異なるがピンの配列及びピンの機能名は同
じである。したがって、ＤＩＰ形記憶ＩＣへの回路パタ
ーンとＳＯＰ形記憶ＩＣへの回路パターンは物理的に近
接しており、最短距離で接続することが可能である。
【００１１】以上のような第１の実施例と同様に本発明
は、第２ないし第４の実施例が実現できる。即ち、図１
（ｂ）に示すＩＣソケット２の高さ寸法Ｈが、ＳＯＰ形
記憶ＩＣ３に代る他のＩＣが実装できる寸法であり、且
つ両ＩＣがほぼ同じピン数・ピン配列であれば、プリン
ト配線板４上の同一スペースにＤＩＰ形記憶ＩＣ１と他
のＩＣを物理的に重畳させて実装することができる。
は、第２ないし第４の実施例が実現できる。即ち、図１
（ｂ）に示すＩＣソケット２の高さ寸法Ｈが、ＳＯＰ形
記憶ＩＣ３に代る他のＩＣが実装できる寸法であり、且
つ両ＩＣがほぼ同じピン数・ピン配列であれば、プリン
ト配線板４上の同一スペースにＤＩＰ形記憶ＩＣ１と他
のＩＣを物理的に重畳させて実装することができる。
【００１２】図２（ａ）に示す第２の実施例は、ＤＩＰ
形記憶ＩＣ１と汎用のディジタルＩＣ５を重畳実装した
ものであり、図２（ｃ）に示す第３の実施例は、ＤＩＰ
形記憶ＩＣ１と汎用のアナログＩＣ６を重畳実装したも
のである。さらに、ＳＯＰ形記憶ＩＣに代り専用ＬＳＩ
（カスタマイズドＬＳＩ）も実装できる。図２（ｃ）に
示す第４の実施例は、ＤＩＰ形記憶ＩＣ１と専用ＬＳＩ
７とを重畳実装した例である。
形記憶ＩＣ１と汎用のディジタルＩＣ５を重畳実装した
ものであり、図２（ｃ）に示す第３の実施例は、ＤＩＰ
形記憶ＩＣ１と汎用のアナログＩＣ６を重畳実装したも
のである。さらに、ＳＯＰ形記憶ＩＣに代り専用ＬＳＩ
（カスタマイズドＬＳＩ）も実装できる。図２（ｃ）に
示す第４の実施例は、ＤＩＰ形記憶ＩＣ１と専用ＬＳＩ
７とを重畳実装した例である。
【００１３】
【発明の効果】以上説明したように本発明は、ＤＩＰ形
記憶ＩＣとＳＯＰ形記憶ＩＣ等を、ＩＣソケットで分離
し、プリント配線板上の同一のスペースに２種類の記憶
ＩＣを物理的に重畳実装することにより、高密度化が図
れるという効果がある。またリフローソルダリングによ
る実装技術の信頼性及びＳＯＰ形記憶ＩＣの信頼性の向
上により、動作不良によるＳＯＰ形記憶ＩＣの変換はほ
とんどなく、製品のコスト低下へ直接結びつくという効
果がある。
記憶ＩＣとＳＯＰ形記憶ＩＣ等を、ＩＣソケットで分離
し、プリント配線板上の同一のスペースに２種類の記憶
ＩＣを物理的に重畳実装することにより、高密度化が図
れるという効果がある。またリフローソルダリングによ
る実装技術の信頼性及びＳＯＰ形記憶ＩＣの信頼性の向
上により、動作不良によるＳＯＰ形記憶ＩＣの変換はほ
とんどなく、製品のコスト低下へ直接結びつくという効
果がある。
【図１】本発明の第１の実施例を示し、（ａ）は平面
図、（ｂ）は正面図、（ｃ）は側面図である。
図、（ｂ）は正面図、（ｃ）は側面図である。
【図２】本発明の第２，第３，第４の実施例をそれぞれ
（ａ），（ｂ），（ｃ）に示す側面図である。
（ａ），（ｂ），（ｃ）に示す側面図である。
【図３】本発明に用いるＤＩＰ形記憶ＩＣの一例を示
し、（ａ）は平面図、（ｂ）は正面図、（ｃ）は側面図
である。
し、（ａ）は平面図、（ｂ）は正面図、（ｃ）は側面図
である。
【図４】本発明の第１の実施例に用いるＳＯＰ形記憶Ｉ
Ｃの一例を示し、（ａ）は平面図、（ｂ）は正面図、
（ｃ）は側面図である。
Ｃの一例を示し、（ａ）は平面図、（ｂ）は正面図、
（ｃ）は側面図である。
【図５】従来のＺＩＰ形記憶ＩＣの一例を示し、（ａ）
は平面図、（ｂ）は正面図、（ｃ）は側面図である。
は平面図、（ｂ）は正面図、（ｃ）は側面図である。
１ ＤＩＰ形記憶ＩＣ ２ ＩＣソケット ３ ＳＯＰ形記憶ＩＣ ４ プリント配線板 ５ ディジタルＩＣ ６ アナログＩＣ ７ 専用ＬＳＩ
Claims (1)
- 【請求項１】ＤＩＰ形記憶ＩＣと、プリント配線板と、
前記ＤＩＰ形記憶ＩＣを前記プリント配線板に実装する
際に前記ＤＩＰ形記憶ＩＣを脱着ならしめるＩＣソケッ
トと、このＩＣソケットの内側空間に実装可能な形状の
ＳＯＰ形記憶ＩＣと、これらを前記プリント配線板の同
一なスペースに物理的に重畳させて実装する実装手段
と、前記ＳＯＰ形記憶ＩＣのピンはプリント配線板上で
機能名ごとに接続される実装手段とを有することを特徴
とするＩＣの高密度実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04836292A JP3240376B2 (ja) | 1992-03-05 | 1992-03-05 | Ｉｃの高密度実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04836292A JP3240376B2 (ja) | 1992-03-05 | 1992-03-05 | Ｉｃの高密度実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251841A JPH05251841A (ja) | 1993-09-28 |
| JP3240376B2 true JP3240376B2 (ja) | 2001-12-17 |
Family
ID=12801238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04836292A Expired - Fee Related JP3240376B2 (ja) | 1992-03-05 | 1992-03-05 | Ｉｃの高密度実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240376B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4723995B2 (ja) * | 2005-12-22 | 2011-07-13 | 電子ブロック機器製造株式会社 | 電子ブロック |
-
1992
- 1992-03-05 JP JP04836292A patent/JP3240376B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251841A (ja) | 1993-09-28 |
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001212 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010904 |
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