JP5591594B2 - 半導体デバイス - Google Patents

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Description

本発明は、半導体デバイスに関する。
電子機器には、電源回路、モータドライバ、ＬＥＤ（Light Emitting Diode）、ＤＳＰ（Digital Signal Processor）をはじめとするさまざまな機能を有する半導体デバイスが搭載される。
半導体デバイスの動作モードやその機能を、電子機器の設計・製造者（以下、セットメーカという）が外部から任意に切りかえたい場合がある。かかる要請に答えるために、半導体デバイスの設計・製造者（以下、でバイアスサプライヤという）は、半導体デバイスにいくつかの制御ピンを設け、その制御ピンに応じて、半導体デバイスの動作モードや機能を外部から設定可能とする。
図１は、一般的な半導体デバイスの一部の構成例を示す図である。半導体デバイス２００は、半導体チップ２０２と、基体２０４、複数のピンＰＩＮを備える。半導体チップ２０２には、複数のパッドＰＡＤ１〜ＰＡＤ５が設けられる。たとえばパッドＰＡＤ１は、電源電圧Ｖｄｄを受ける電源パッドであり、第３パッドＰＡＤ３は処理対象の入力信号を受けるための入力パッドであり、第４パッドＰＡＤ４は、信号処理した信号を出力するための出力パッドである。半導体チップ２０２は、その状態や機能（以下、状態という）が、第１パッドＰＡＤ１、第２パッドＰＡＤ２に入力される制御信号の値に応じて切りかえ可能に構成される。２つの制御信号それぞれが、ハイレベルまたはローレベルの２値を取り得る場合、半導体チップ２０２は最大で４つの状態を切りかえることができる。
半導体チップ２０２は、基体２０４に実装される。基体２０４には、複数のパッドＰＡＤに対応する複数のピンＰＩＮが固定される。対応するピンＰＩＮとパッドＰＡＤ同士は、ボンディングワイヤなどの接続手段２０６により電気的に接続される。そして、第１パッドＰＡＤ１、第２パッドＰＡＤ２と接続される制御ピンＰＩＮ１、ＰＩＮ２に、ハイレベルまたはローレベルの制御信号を与えることにより、半導体チップ２０２を所望の状態に設定することができる。
この構成では、制御信号の数が増えると、それに伴ってピンＰＩＮの数が増加する。ピン数の増加は、パッケージサイズの増加をもたらし、ひいては電子機器のサイズを制約することになる。また、半導体デバイスのコストアップにもつながる。
本発明はこうした状況に鑑みてなされたものであり、そのある態様の例示的な目的は、半導体デバイスの小型化にある。
本発明のある態様は半導体デバイスに関する。半導体デバイスは、複数のピンと、信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、複数のパッドそれぞれを、対応するピンと接続する接続手段と、を備える。複数のパッドは、本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から半導体チップへと入力され、または半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、を含む。複数のピンは、第１パッドと接続手段を介して接続され、本半導体デバイスの外部から、または第１パッドを経由して半導体チップから第１信号を受ける第１ピンと、第１レベルまたはそれと相補的な第２レベルに対応する電圧をとる第２信号を外部から受けるための第２ピンと、を含む。
この態様では、ある第２パッドに対して、第１レベルを与えたい場合には、接続手段により第１ピンと接続すればよく、第２レベルを与えたい場合には、第２ピンと接続し、かつ第２ピンに外部から第２レベルに対応する電圧を与えればよい。
この態様によれば、第２パッドの個数が増えても、ピンの個数を増やす必要が無いため、半導体デバイスを小型化することができる。
第１パッドおよび少なくともひとつの第２パッドは隣接して設けられ、第１ピンおよび第２ピンは隣接して設けられ、第１パッドは、第１ピンと近接する位置に設けられ、少なくともひとつの第２パッドは、第１ピンおよび第２ピンと近接する位置に設けられてもよい。
この場合、接続手段による信号の引き回し距離を短くすることができ、実装、組み立てが容易となる。
本発明の別の態様もまた、半導体デバイスに関する。この半導体デバイスは、複数のピンと、信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、複数のパッドそれぞれを、対応するピンと接続する接続手段と、を備える。複数のパッドは、本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から半導体チップへと入力され、または半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、本半導体デバイスの動作状態において、第２レベルに対応する電圧をとる第３信号であって、本半導体デバイスの外部から半導体チップへと入力され、または半導体チップから本半導体デバイスの外部へと出力される第３信号の経路上に設けられた第３パッドと、を含む。複数のピンは、第１パッドと接続手段を介して接続され、本半導体デバイスの外部から、または第１パッドを経由して半導体チップから第１信号を受ける第１ピンと、第３パッドと接続手段を介して接続され、本半導体デバイスの外部から、または第３パッドを経由して半導体チップから第３信号を受ける第３ピンと、を含む。第１パッド、少なくともひとつの第２パッドおよび第３パッドは隣接して設けられ、第１ピン、第３ピンは隣接して設けられ、第１パッドは、第１ピンと近接する位置に設けられ、少なくともひとつの第２パッドは、第１パッドおよび第３パッドと近接して設けられ、第３パッドは、第３ピンと近接する位置に設けられる。
ある第２パッドに第１レベルを与えたい場合には、接続手段により第１ピンと接続すればよく、第２レベルを与えたい場合には、第３ピンと接続すればよい。この態様によれば、第２パッドの個数が増えても、ピンの個数を増やす必要が無いため、半導体デバイスを小型化することができる。
第１信号は、本半導体デバイスを動作状態とすべきとき第１レベルに対応する電圧をとり、スタンバイ状態とすべきとき第２レベルに対応する電圧をとるパワーセーブ信号であってもよい。
第１レベルはハイレベルであり、第１信号は、外部からの電源電圧であってもよい。
第１レベルはローレベルであり、第１信号は、半導体チップが基準とすべき接地電圧であってもよい。
第１信号は、本半導体デバイスの状態を外部に通知するための通知信号であって、動作状態において第１レベル、非動作状態において第２レベルをとる通知信号あってもよい。
接続手段はボンディングワイヤであってもよい。
本半導体デバイスはチップサイズパッケージであり、接続手段は再配線であってもよい。
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、半導体デバイスを小型化できる。
一般的な半導体デバイスの一部の構成例を示す図である。 第１の実施の形態に係る半導体デバイスの構成の一部を示す図である。 第２の実施の形態に係る半導体デバイスの構成の一部を示す図である。 図２または図３の半導体デバイスの具体的なアプリケーションを示す図である。 図５（ａ）は、半導体デバイスの入力信号と出力信号の対応関係を示す図であり、図５（ｂ）は、各パッドの論理レベルと、ターンオン時間、ターンオフ時間の関係を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
（第１の実施の形態）
図２は、第１の実施の形態に係る半導体デバイス１００の構成の一部を示す図である。半導体デバイス１００は、複数のピンＰＩＮと、半導体チップ２と、基体４と、接続手段Ｗと、を備える。半導体チップ２は、信号を入力または出力するための複数のパッドＰＡＤを有する。図には、２つのピンＰＩＮ１、ＰＩＮ２と、３つのパッドＰＡＤ１、ＰＡＤ２ａ、ＰＡＤ２ｂが示されており、その他は省略している。
接続手段Ｗは、複数のパッドＰＡＤそれぞれを、対応するピンＰＩＮと接続する。
たとえば半導体デバイス１００はＱＦＰ構造を有してもよく、この場合ピンＰＩＮおよび基体４はリードフレームであり、接続手段Ｗはボンディングワイヤである。あるいは半導体デバイス１００はＣＳＰ構造を有してもよく、この場合ピンＰＩＮははんだバンプであり、接続手段Ｗは、基体４と一体に構成される再配線であってもよい。その他、半導体デバイス１００は現在、あるいは将来にわたって利用可能な任意の構造であってよい。
半導体チップ２は、複数の状態が切りかえ可能に構成され、与えられた少なくともひとつの設定電圧Ｖｓｅｔに応じたひとつの状態にて、信号処理を実行する。本実施の形態では４つの状態が切りかえ可能となっており、２つの設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２に応じて、ひとつの状態が選択設定される。
半導体チップ２は、設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２を受け、それらの値にもとづいて、半導体チップ２の状態を切りかえるデコーダ１０を含む。「状態」とは、動作モード、信号処理の内容、信号処理のパラメータなどに対応づけられて、区別しうるものをいう。つまり設定電圧Ｖｓｅｔは、半導体チップ２による処理に影響を及ぼす。
第２パッドＰＡＤ２ａおよびＰＡＤ２ｂは、設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２を受けるために設けられ、それらはデコーダ１０と結線されている。
デコーダ１０は、半導体チップ２の動作開始後のあるタイミングにおいて、設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２の値（ハイレベル、ローレベル）を判別し、半導体チップ２の状態を決定する。
設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２と各状態φ１〜φ４との対応関係を示す。
（Ｖｓｅｔ１，Ｖｓｅｔ２）＝（Ｌ，Ｌ）のとき、第１状態φ１
（Ｖｓｅｔ１，Ｖｓｅｔ２）＝（Ｌ，Ｈ）のとき、第２状態φ２
（Ｖｓｅｔ１，Ｖｓｅｔ２）＝（Ｈ，Ｌ）のとき、第３状態φ３
（Ｖｓｅｔ１，Ｖｓｅｔ２）＝（Ｈ，Ｈ）のとき、第４状態φ４
ここでＨはハイレベルを、Ｌはローレベルを示す。
第１パッドＰＡＤ１は、半導体デバイス１００の動作状態において、第１レベル（以下、ハイレベルとする）に対応する電圧をとる第１信号Ｓ１の経路上に設けられる。第１信号Ｓ１は、半導体デバイス１００の外部から半導体チップ２へと入力され、または半導体チップ２から半導体デバイス１００の外部へと出力される。
たとえば第１パッドＰＡＤ１を経由する第１信号Ｓ１は、半導体デバイス１００を動作状態とすべきとき第１レベル（ハイレベル）に対応する電圧をとり、スタンバイ状態とすべきとき第２レベル（ローレベル）に対応する電圧をとるパワーセーブ信号ＰＳであり、半導体デバイス１００の外部から入力される。
パワーセーブ制御部１２は、パワーセーブ信号（第１信号）ＰＳを受け、そのレベルに応じて半導体チップ２のスタンバイ状態を制御し、半導体チップ２の消費電力を低減させる。
第１ピンＰＩＮ１は、第１パッドＰＡＤ１と接続手段Ｗ１を介して接続され、半導体デバイス１００の外部から、または第１パッドＰＡＤ１を経由して半導体チップ２から第１信号を受ける。本実施の形態では、第１ピンＰＩＮ１は、半導体デバイス１００の外部からのパワーセーブ信号ＰＳを受ける。
第２ピンＰＩＮ２は、第１レベル（ハイレベル）またはそれと相補的な第２レベル（ローレベル）に対応する電圧をとる第２信号を外部から受けるために設けられる。本実施の形態では、２個の第２ピンＰＩＮ２が設けられるが、その個数は任意である。
続いて、パッドおよびピンの好ましい配置を説明する。
第１パッドＰＡＤ１および少なくともひとつの第２パッドＰＡＤ２ａ、ＰＡＤ２ｂは隣接して設けられ、第１ピンＰＩＮ１および第２ピンＰＩＮ２も隣接して設けられる。また第１パッドＰＡＤ１は、第１ピンＰＩＮ１と近接する位置に設けられ、第２パッドＰＡＤ２ａ、ＰＡＤ２ｂは、第１ピンＰＩＮ１および第２ピンＰＩＮ２と近接する位置に設けられる。ここでの「近接する」とは、接続手段による相互接続が可能な範囲をいう。
以上が半導体デバイス１００の基本構成である。続いて、半導体デバイス１００の利用を説明する。
半導体デバイス１００の状態は、それが搭載される電子機器ごとに設定できればよく、電子機器の使用時において、動的に切りかえられる必要はない場合がある。この場合、半導体デバイスのサプライヤは、セットメーカが希望する状態で動作する以下の半導体デバイス１００を供給すればよい。サプライヤは、各種デバイスごとに、第２パッドＰＡＤ２ａ、ＰＡＤ２ｂの接続態様を異ならしめる。
１． 第４状態φ４で利用可能なデバイス
第２パッドＰＡＤ２ａは第１ピンＰＩＮ１と接続手段Ｗ２ａ（破線）により接続され、第２パッドＰＡＤ２ｂは第１ピンＰＩＮ１と接続手段Ｗ２ｂ（破線）により接続される。
動作状態において、第１ピンＰＩＮ１にはハイレベルが固定的に与えられるため、第１、第２設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２がともにハイレベルとなり、半導体デバイス１００は第４状態で動作する。
セットメーカは、第２ピンＰＩＮ２を非接続（Non-connection）またはローレベル固定またはハイレベル固定とすればよい。
２． 第１状態φ１または第４状態φ４で利用可能なデバイス
第２パッドＰＡＤ２ａは第２ピンＰＩＮ２と接続手段Ｗ２ａ（一点鎖線）により接続され、第２パッドＰＡＤ２ｂは第２ピンＰＩＮ２と接続手段Ｗ２ｂ（一点鎖線）により接続される。
セットメーカは、半導体デバイス１００を搭載した状態において、第２ピンＰＩＮ２に、第２信号Ｓ２を与える。第２信号Ｓ２をローレベルに対応した電圧とすれば、半導体デバイス１００は第１状態φ１で動作し、第２信号Ｓ２をハイレベルに対応した電圧とすれば半導体デバイス１００は第４状態φ４で動作する。
３． 第３状態φ３または第４状態φ４で利用可能なデバイス
第２パッドＰＡＤ２ａは第１ピンＰＩＮ１と接続手段Ｗ２ａ（破線）により接続され、第２パッドＰＡＤ２ｂは第２ピンＰＩＮ２と接続手段Ｗ２ｂ（一点鎖線）により接続される。
セットメーカは、半導体デバイス１００を搭載した状態において、第２ピンＰＩＮ２に、第２信号Ｓ２を与える。第２信号Ｓ２をローレベルに対応した電圧とすれば、半導体デバイス１００は第３状態φ３で動作し、第２信号Ｓ２をハイレベルに対応した電圧とすれば半導体デバイス１００は第４状態φ４で動作する。
４． 第２状態φ２または第４状態φ４で利用可能なデバイス
第２パッドＰＡＤ２ａは第２ピンＰＩＮ２と接続手段Ｗ２ａ（一点鎖線）により接続され、第２パッドＰＡＤ２ｂは第１ピンＰＩＮ１と接続手段Ｗ２ｂ（破線）により接続される。
セットメーカは、半導体デバイス１００を搭載した状態において、第２ピンＰＩＮ２に、第２信号Ｓ２を与える。第２信号Ｓ２をローレベルに対応した電圧とすれば、半導体デバイス１００は第２状態φ２で動作し、第２信号Ｓ２をハイレベルに対応した電圧とすれば半導体デバイス１００は第４状態φ４で動作する。
図２の構成によれば、各設定電圧Ｖｓｅｔを外部から個別に入力する代わりに、パワーセーブ信号ＰＳなどの第１信号Ｐ１を代替的に利用することにより、半導体デバイス１００に必要なピンの数を低減することができる。
また、上述のようにサプライヤは、接続手段Ｗ２の結線態様が異なるいくつかの半導体デバイス１００をシリーズ化することにより、セットメーカのさまざまな要求に対応することができる。ワイヤボンディングの結線態様を変化させることは、半導体チップ２の製造工程（いわゆる前工程）に影響を及ぼさず、半導体チップ２のマスク（レチクル）を変更しなくて済むため、さまざまな機能を有する同種のデバイスを効率的に開発、出荷することができる。半導体デバイス１００がＣＳＰ構造を有し、接続手段Ｗが再配線である場合も同様である。
本発明を利用した半導体デバイスは、以下のような観点からその他のデバイスと区別が可能である。すなわち、あるサプライヤから、同じ機能を有するデバイス（たとえばモータドライバ）として、２品種以上が、市場に提供されており、品種ごとに、ワイヤの接続態様が異なっていれば、本発明を利用しているといえる。
続いて、第１の実施の形態の変形例を説明する。なお、ここでの変形例は後述の第２の実施の形態にも有効である。
図２の構成では、第１ピンＰＩＮ１に外部からの第１信号Ｓ１として、パワーセーブ信号ＰＳが与えられたが、本発明はこれに限定されない。たとえば第１信号Ｓ１は、外部からの電源電圧Ｖｄｄであってもよい。この場合も、半導体チップ２の動作中には第１ピンＰＩＮ１にはハイレベルが提供され、同様の効果を得ることができる。
あるいは第１信号Ｓ１は、本半導体デバイス１００の状態を外部に通知するための通知信号であり、動作状態において第１レベル（ハイレベル）、非動作状態において第２レベル（ローレベル）をとる通知信号であってもよい。この場合、第１パッドＰＡＤ１は、半導体チップ２の内部の通知信号を生成するブロックと接続される。第１信号（通知信号）Ｓ１は、ボンディングワイヤＷ１および第１ピンＰＩＮ１を介して、半導体デバイス１００の外部回路へと供給される。
この態様においても、同様の効果を得ることができる。
実施の形態において、第１レベルをローレベル、第２レベルをハイレベルと読み替えてもよい。この場合、第１ピンＰＩＮ１には、アクティブローの第１信号が通過する。
たとえばローレベルの第１信号Ｓ１は、半導体チップ２が基準とすべき接地電圧であってもよい。
あるいは、第１信号Ｓ１は、上述したものと反転した論理レベル（つまりアクティブロー）をとるパワーセーブ信号＃ＰＳや、通知信号であってもよい。
（第２の実施の形態）
図３は、第２の実施の形態に係る半導体デバイス１００ａの構成の一部を示す図である。第１の実施の形態と共通の説明は省略する。図には、２つのピンＰＩＮ１、ＰＩＮ３と、４つのパッドＰＡＤ１、ＰＡＤ２ａ、ＰＡＤ２ｂ、ＰＡＤ３が示されており、その他は省略している。第１の実施の形態と同様に、半導体デバイス１００ａは４つの状態が切りかえ可能である。
第１パッドＰＡＤ１は、半導体デバイス１００ａの動作状態において、第１レベル（以下、ハイレベルとする）に対応する電圧をとる第１信号Ｓ１の経路上に設けられる。第１信号Ｓ１は、半導体デバイス１００ａの外部から半導体チップ２ａへと入力され、または半導体チップ２ａから半導体デバイス１００ａの外部へと出力される。
たとえば第１パッドＰＡＤ１を経由する第１信号Ｓ１は、第１の実施の形態と同様、パワーセーブ信号ＰＳであり、半導体デバイス１００ａの外部から入力される。
パワーセーブ制御部１２は、パワーセーブ信号（第１信号）ＰＳを受け、そのレベルに応じて半導体チップ２ａのスタンバイ状態を制御し、半導体チップ２ａの消費電力を低減させる。
第２パッドＰＡＤ２ａ、ＰＡＤ２ｂは、設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２を受けるために設けられ、デコーダ１０と接続される。
第３パッドＰＡＤ３は、半導体デバイス１００ａの動作状態において第２レベル（ローレベル）に対応する電圧をとる第３信号Ｓ３の経路上に設けられる。第３信号Ｓ３は、半導体デバイス１００ａの外部から半導体チップ２ａへと入力され、または半導体チップ２ａから半導体デバイス１００ａの外部へと出力される信号である。本実施の形態において、第３信号Ｓ３は、半導体チップ２ａが基準とする接地電圧である。
第１ピンＰＩＮ１は、第１パッドＰＡＤ１と接続手段Ｗ１を介して接続され、半導体デバイス１００ａの外部から、または第１パッドＰＡＤ１を経由して半導体チップ２から第１信号を受ける。本実施の形態では、第１ピンＰＩＮ１は、半導体デバイス１００ａの外部からのパワーセーブ信号ＰＳを受ける。
同様に、第３ピンＰＩＮ３は、第３パッドＰＡＤ３と接続手段Ｗ３を介して接続され、半導体デバイス１００ａの外部から、または第３パッドＰＡＤ３を経由して半導体チップ２ａから第３信号Ｓ３を受ける。本実施の形態において第３ピンＰＩＮ３は、半導体デバイス１００ａの外部から接地電圧ＧＮＤを受ける。この接地電圧ＧＮＤは、半導体チップ２ａの各回路ブロックへと供給される。
続いて、パッドおよびピンの好ましい配置を説明する。
第１パッドＰＡＤ１および少なくともひとつの第２パッドＰＡＤ２ａ、ＰＡＤ２ｂおよび第３パッドＰＡＤ３は隣接して設けられ、第１ピンＰＩＮ１および第３ピンＰＩＮ３も隣接して設けられる。また第１パッドＰＡＤ１は、第１ピンＰＩＮ１と近接する位置に設けられ、第２パッドＰＡＤ２ａ、ＰＡＤ２ｂは、第１ピンＰＩＮ１および第３ピンＰＩＮ３と近接する位置に設けられ、第３パッドＰＡＤ３は第３ピンＰＩＮ３と隣接する位置に設けられる。
以上が半導体デバイス１００の基本構成である。続いて、半導体デバイス１００の利用を説明する。
半導体デバイス１００ａのサプライヤは、各種デバイスごとに、第２パッドＰＡＤ２ａ、ＰＡＤ２ｂの接続態様を異ならしめる。
１． 第４状態φ４で利用可能なデバイス
第２パッドＰＡＤ２ａは第１ピンＰＩＮ１と接続手段Ｗ２ａ（破線）により接続され、第２パッドＰＡＤ２ｂは第１ピンＰＩＮ１と接続手段Ｗ２ｂ（破線）により接続される。
動作状態において、第１ピンＰＩＮ１にはハイレベルが固定的に与えられるため、第１、第２設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２がともにハイレベルとなり、半導体デバイス１００ａは第４状態で動作する。
２． 第１状態φ１で利用可能なデバイス
第２パッドＰＡＤ２ａは第３ピンＰＩＮ３と接続手段Ｗ２ａ（一点鎖線）により接続され、第２パッドＰＡＤ２ｂは第３ピンＰＩＮ３と接続手段Ｗ２ｂ（一点鎖線）により接続される。
動作状態において、第３ピンＰＩＮ３にはローレベルが固定的に与えられるため、第１、第２設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２がともにローレベルとなり、半導体デバイス１００ａは第１状態φ１で動作する。
３． 第３状態φ３で利用可能なデバイス
第２パッドＰＡＤ２ａは第１ピンＰＩＮ１と接続手段Ｗ２ａ（破線）により接続され、第２パッドＰＡＤ２ｂは第３ピンＰＩＮ３と接続手段Ｗ２ｂ（一点鎖線）により接続される。
動作状態において、第１ピンＰＩＮ１にはハイレベルが、第３ピンＰＩＮ３にはローレベルが固定的に与えられるため、第１、第２設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２はそれぞれハイレベル、ローレベルとなり、半導体デバイス１００ａは第３状態φ３で動作する。
４． 第２状態φ２で利用可能なデバイス
第２パッドＰＡＤ２ａは第３ピンＰＩＮ３と接続手段Ｗ２ａ（一点鎖線）により接続され、第２パッドＰＡＤ２ｂは第１ピンＰＩＮ１と接続手段Ｗ２ｂ（破線）により接続される。
動作状態において、第１ピンＰＩＮ１にはハイレベルが、第３ピンＰＩＮ３にはローレベルが固定的に与えられるため、第１、第２設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２はそれぞれ、ローレベル、ハイレベルとなり、半導体デバイス１００ａは第２状態φ２で動作する。
図３の構成によれば、アクティブハイの論理レベルを有する第１信号Ｓ１と、アクティブローの論理レベルを有する第３信号Ｓ３とを、設定電圧Ｖｓｅｔとして利用することにより、半導体デバイス１００に必要なピンの数を低減することができる。
この構成によってもサプライヤは、さまざまな機能を有する同種のデバイスを効率的に開発、出荷することができる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
（変形例１）
たとえば、ある第２パッドＰＡＤ２が、半導体チップの内部に形成された抵抗によってプルアップされている場合、そのパッドに対応する設定電圧Ｖｓｅｔをハイレベルとしたい場合、ボンディングワイヤを介してピンと接続しなくてもよい。
（変形例２）
同様に、ある第２パッドＰＡＤ２が、半導体チップの内部に形成された抵抗によって接地電位にプルダウンされている場合、そのパッドに対応する設定電圧Ｖｓｅｔをローレベルとしたい場合、ボンディングワイヤを介してピンと接続しなくてもよい。
図４は、図２または図３の半導体デバイスの具体的なアプリケーションを示す図である。図４の半導体デバイス１００は、ＤＳＰ（Digital Signal Processor）１０２からの制御信号ＰＳ、ＩＮＡ、ＩＮＢ、ＰＷＭにもとづき、単相モータ（以下、単にモータという）１０４を駆動するモータドライバＩＣである。
半導体デバイス１００は、主として、サーマルシャットダウン・低電圧ロックアウト回路１４、バンドギャップリファレンス（ＢＧＲ）回路１６、ロジック部１８、レベルシフト・プリドライバ回路２０、Ｈブリッジ回路２２、パワーセーブ（ＰＳ）回路２４を備える。
バンドギャップリファレンス回路１６は、半導体デバイス１００の内部で利用される基準電圧Ｖｒｅｆを生成する。サーマルシャットダウン・低電圧ロックアウト回路１４は、半導体デバイス１００の温度を監視して温度異常を検出するとともに、外部からの電源電圧を監視して、半導体デバイス１００が動作可能なしきい値電圧に満たない低電圧ロックアウト状態を検出する。サーマルシャットダウン・低電圧ロックアウト回路１４は温度異常または低電圧ロックアウト状態を検出すると、レベルシフト・プリドライバ回路２０に通知する。
Ｈブリッジ回路２２は、出力端子ＯＵＴＡ、ＯＵＴＢを介してモータ１０４と接続される。Ｈブリッジ回路２２には、ＶＭ端子に供給されるパワーブロック専用の電源電圧ＶＭと、ＰＧＮＤ端子に供給されるパワーブロック専用の接地電圧が供給される。
ＶＣＣ端子およびＧＮＤ端子にはそれぞれ、パワーブロック以外のブロックに対する電源電圧および接地電圧が供給される。
ロジック部１８は、ＤＳＰ１０２からの制御信号ＩＮＡ、ＩＮＢ、ＰＷＭを受け、それらをデジタル信号処理することにより、Ｈブリッジ回路２２に含まれる４つのパワートランジスタそれぞれのオン、オフを制御するための駆動信号を生成する。レベルシフト・プリドライバ回路２０は、ロジック部１８からの制御信号を受け、それをレベルシフトし、Ｈブリッジ回路２２の各パワートランジスタを駆動する。
図５（ａ）は、半導体デバイス１００の入力信号と出力信号の対応関係を示す図である。パワーセーブ信号ＰＳがハイレベルのとき、半導体デバイス１００は動作状態となり、ローレベルのときスタンバイ状態となる。
ＰＷＭ端子には、ＰＷＭ制御のモードを指示するためのＰＷＭ信号が入力される。ＰＷＭ信号がハイレベルのとき、出力ＯＵＴＡ、ＯＵＴＢの正転、反転は、２つの制御信号ＩＮＡ、ＩＮＢのうち、ＩＮＢのみに応じてを規定される。ＰＷＭ信号がローレベルのとき、出力ＯＵＴＡ、ＯＵＴＢの正転、反転は、ＩＮＡ、ＩＮＢの両方に応じて規定される。
図４に戻る。図４の下段には、パワーセーブ回路２４の周辺ブロックの拡大図が示される。パワーセーブ回路２４は、図２および図３で説明したデコーダ１０およびパワーセーブ制御部１２に相当する。ＴＲ１パッドおよびＴＲ２パッドは、上述の第２パッドＰＡＤ２ａ、ＰＡＤ２ｂに相当する。上の変形例２で説明したように、図４ではＴＲ１パッド、ＴＲ２パッドはそれぞれ、抵抗を介して接地電圧（ローレベル）にプルダウンされている。つまりデフォルトでローレベルとなっている。
上述のようにパワーセーブ制御部１２は、パワーセーブ信号（第１信号）ＰＳを受け、そのレベルに応じて半導体デバイス１００のスタンバイ状態を制御し、半導体デバイス１００の消費電力を低減させる。
デコーダ１０は、半導体チップ２の動作開始後のあるタイミングにおいて、ＴＲ１端子、ＴＲ２端子それぞれに生ずる設定電圧Ｖｓｅｔ１、Ｖｓｅｔ２の値（ハイレベル、ローレベル）を判別し、半導体チップ２の状態を決定する。この半導体デバイス１００において、ＴＲ１、ＴＲ２パッドは、Ｈブリッジ回路２２に含まれるパワートランジスタのターンオン時間、ターンオフ時間を制御するために利用される。
図５（ｂ）は、ＴＲ１、ＴＲ２パッドの論理レベルと、ターンオン時間、ターンオフ時間の関係を示す図である。ＴＲ１、ＴＲ２パッドをハイレベルとする場合には、ボンディングワイヤや再配線などの接続手段（Ｗ２ａ）によって、それらをＰＳ端子と接続すればよい。ＴＲ１、ＴＲ２パッドは抵抗でプルダウンされているため、ローレベルとする場合にはＰＳ端子とは接続する必要はない。図４に示す状態では、ＴＲ１がハイレベル、ＴＲ２がローレベルとなるため、ターンオン時間が２５０ｎｓ、ターンオフ時間が７０ｎｓに設定される。
このように、図４の半導体デバイス１００によれば、半導体デバイス１００のモールド（封止）処理前に、ユーザからのターンオン時間、ターンオフ時間に対する要求仕様に応じてＴＲ１、ＴＲ２パッドを結線することにより、ユーザからのさまざまな要望に対応することができる。
ＰＡＤ１…第１パッド、ＰＩＮ１…第１ピン、Ｓ１…第１信号、２…半導体チップ、ＰＡＤ２…第２パッド、ＰＩＮ２…第２ピン、ＰＡＤ３…第３パッド、ＰＩＮ３…第３ピン、Ｓ３…第３信号、４…基体、１０…デコーダ、１２…パワーセーブ制御部、１００…半導体デバイス。

Claims (9)

  1. 複数のピンと、
    信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、
    前記複数のパッドそれぞれを、対応する前記ピンと接続する接続手段と、
    を備え、
    前記複数のパッドは、
    本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、
    前記少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、
    を含み、
    前記複数のピンは、
    前記第１パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第１パッドを経由して前記半導体チップから前記第１信号を受ける第１ピンと、
    前記第１レベルまたはそれと相補的な第２レベルに対応する電圧をとる第２信号を外部から受けるための第２ピンと、
    を含み、
    前記第１パッドおよび前記少なくともひとつの第２パッドは隣接して設けられ、
    前記第１ピンおよび前記第２ピンは隣接して設けられ、
    前記第１パッドは、前記第１ピンと近接する位置に設けられ、
    前記少なくともひとつの第２パッドは、前記第１ピンおよび前記第２ピンと近接する位置に設けられ、
    前記第１信号は、本半導体デバイスを動作状態とすべきとき前記第１レベルに対応する電圧をとり、スタンバイ状態とすべきとき前記第２レベルに対応する電圧をとるパワーセーブ信号であることを特徴とする半導体デバイス。
  2. 複数のピンと、
    信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、
    前記複数のパッドそれぞれを、対応する前記ピンと接続する接続手段と、
    を備え、
    前記複数のパッドは、
    本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、
    前記少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、
    本半導体デバイスの動作状態において、第２レベルに対応する電圧をとる第３信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第３信号の経路上に設けられた第３パッドと、
    を含み、
    前記複数のピンは、
    前記第１パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第１パッドを経由して前記半導体チップから前記第１信号を受ける第１ピンと、
    前記第３パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第３パッドを経由して前記半導体チップから前記第３信号を受ける第３ピンと、
    を含み、
    前記第１パッド、前記少なくともひとつの第２パッドおよび前記第３パッドは隣接して設けられ、
    前記第１ピン、前記第３ピンは隣接して設けられ、
    前記第１パッドは、前記第１ピンと近接する位置に設けられ、
    前記少なくともひとつの第２パッドは、前記第１パッドおよび前記第３パッドと近接して設けられ、
    前記第３パッドは、前記第３ピンと近接する位置に設けられ、
    前記第１信号は、本半導体デバイスを動作状態とすべきとき前記第１レベルに対応する電圧をとり、スタンバイ状態とすべきとき前記第２レベルに対応する電圧をとるパワーセーブ信号であることを特徴とする半導体デバイス。
  3. 複数のピンと、
    信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、
    前記複数のパッドそれぞれを、対応する前記ピンと接続する接続手段と、
    を備え、
    前記複数のパッドは、
    本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、
    前記少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、
    を含み、
    前記複数のピンは、
    前記第１パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第１パッドを経由して前記半導体チップから前記第１信号を受ける第１ピンを含み、
    前記少なくともひとつの第２パッドは、本半導体デバイスの動作状態において、前記第１レベルと相補的な第２レベルに対応する電圧にプルアップまたはプルダウンされており、
    前記第１パッドおよび前記少なくともひとつの第２パッドは隣接して設けられ、
    前記第１パッドは、前記第１ピンと近接する位置に設けられ、
    前記少なくともひとつの第２パッドは、前記第１ピンと近接する位置に設けられ、
    前記第１信号は、本半導体デバイスを動作状態とすべきとき前記第１レベルに対応する電圧をとり、スタンバイ状態とすべきとき前記第２レベルに対応する電圧をとるパワーセーブ信号であることを特徴とする半導体デバイス。
  4. 複数のピンと、
    信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、
    前記複数のパッドそれぞれを、対応する前記ピンと接続する接続手段と、
    を備え、
    前記複数のパッドは、
    本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、
    前記少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、
    を含み、
    前記複数のピンは、
    前記第１パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第１パッドを経由して前記半導体チップから前記第１信号を受ける第１ピンと、
    前記第１レベルまたはそれと相補的な第２レベルに対応する電圧をとる第２信号を外部から受けるための第２ピンと、
    を含み、
    前記第１パッドおよび前記少なくともひとつの第２パッドは隣接して設けられ、
    前記第１ピンおよび前記第２ピンは隣接して設けられ、
    前記第１パッドは、前記第１ピンと近接する位置に設けられ、
    前記少なくともひとつの第２パッドは、前記第１ピンおよび前記第２ピンと近接する位置に設けられ、
    前記第１信号は、本半導体デバイスの状態を外部に通知するための通知信号であって、動作状態において前記第１レベル、非動作状態において前記第２レベルをとる通知信号であることを特徴とする半導体デバイス。
  5. 複数のピンと、
    信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、
    前記複数のパッドそれぞれを、対応する前記ピンと接続する接続手段と、
    を備え、
    前記複数のパッドは、
    本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、
    前記少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、
    本半導体デバイスの動作状態において、第２レベルに対応する電圧をとる第３信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第３信号の経路上に設けられた第３パッドと、
    を含み、
    前記複数のピンは、
    前記第１パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第１パッドを経由して前記半導体チップから前記第１信号を受ける第１ピンと、
    前記第３パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第３パッドを経由して前記半導体チップから前記第３信号を受ける第３ピンと、
    を含み、
    前記第１パッド、前記少なくともひとつの第２パッドおよび前記第３パッドは隣接して設けられ、
    前記第１ピン、前記第３ピンは隣接して設けられ、
    前記第１パッドは、前記第１ピンと近接する位置に設けられ、
    前記少なくともひとつの第２パッドは、前記第１パッドおよび前記第３パッドと近接して設けられ、
    前記第３パッドは、前記第３ピンと近接する位置に設けられ、
    前記第１信号は、本半導体デバイスの状態を外部に通知するための通知信号であって、動作状態において前記第１レベル、非動作状態において前記第２レベルをとる通知信号であることを特徴とする半導体デバイス。
  6. 複数のピンと、
    信号を入力または出力するための複数のパッドを有する半導体チップであって、複数の状態のうち、与えられた少なくともひとつの設定電圧に応じたひとつの状態にて信号処理を実行する半導体チップと、
    前記複数のパッドそれぞれを、対応する前記ピンと接続する接続手段と、
    を備え、
    前記複数のパッドは、
    本半導体デバイスの動作状態において、第１レベルに対応する電圧をとる第１信号であって、本半導体デバイスの外部から前記半導体チップへと入力され、または前記半導体チップから本半導体デバイスの外部へと出力される第１信号の経路上に設けられた第１パッドと、
    前記少なくともひとつの設定電圧をそれぞれ受けるための、少なくともひとつの第２パッドと、
    を含み、
    前記複数のピンは、
    前記第１パッドと前記接続手段を介して接続され、本半導体デバイスの外部から、または前記第１パッドを経由して前記半導体チップから前記第１信号を受ける第１ピンを含み、
    前記少なくともひとつの第２パッドは、本半導体デバイスの動作状態において、前記第１レベルと相補的な第２レベルに対応する電圧にプルアップまたはプルダウンされており、
    前記第１パッドおよび前記少なくともひとつの第２パッドは隣接して設けられ、
    前記第１パッドは、前記第１ピンと近接する位置に設けられ、
    前記少なくともひとつの第２パッドは、前記第１ピンと近接する位置に設けられ、
    前記第１信号は、本半導体デバイスの状態を外部に通知するための通知信号であって、動作状態において前記第１レベル、非動作状態において前記第２レベルをとる通知信号であることを特徴とする半導体デバイス。
  7. 前記接続手段はボンディングワイヤであることを特徴とする請求項１から６のいずれかに記載の半導体デバイス。
  8. 本半導体デバイスはチップサイズパッケージであり、前記接続手段は再配線であることを特徴とする請求項１から６のいずれかに記載の半導体デバイス。
  9. 前記半導体チップは、
    駆動対象のモータに接続される複数のパワートランジスタを含むブリッジ回路と、
    前記モータの駆動を指示する制御信号を受け、前記複数のパワートランジスタそれぞれのオン、オフを指示する駆動信号を生成するロジック部と、
    前記駆動信号にもとづき、前記複数のパワートランジスタを駆動するプリドライバと、
    を含むことを特徴とする請求項１から８のいずれかに記載の半導体デバイス。
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