JPH04251971A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04251971A JPH04251971A JP3001249A JP124991A JPH04251971A JP H04251971 A JPH04251971 A JP H04251971A JP 3001249 A JP3001249 A JP 3001249A JP 124991 A JP124991 A JP 124991A JP H04251971 A JPH04251971 A JP H04251971A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- power
- vdd
- block
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（以下
チップと略す）の低消費電力化構造に関する。
チップと略す）の低消費電力化構造に関する。
【０００２】
【従来の技術】図３は従来の半導体集積回路の内部を示
す構成図である。図３において、各機能ブロック（１）
−（３）は、ＶＤＤ（電源）ライン（４）及びＧＮＤ（
接地）ライン（５）に接続されている。ＶＤＤライン（
４）及びＧＮＤライン（５）は、ＶＤＤパッド（６）及
びＧＮＤパッド（７）をそれぞれ備えている。
す構成図である。図３において、各機能ブロック（１）
−（３）は、ＶＤＤ（電源）ライン（４）及びＧＮＤ（
接地）ライン（５）に接続されている。ＶＤＤライン（
４）及びＧＮＤライン（５）は、ＶＤＤパッド（６）及
びＧＮＤパッド（７）をそれぞれ備えている。
【０００３】通常の回路では、ＶＤＤ＝５Ｖ、ＧＮＤ＝
０Ｖで動作するため、外部よりＶＤＤパッド（６）、Ｇ
ＮＤパッド（７）に対して各々５Ｖ，０Ｖの電位が加え
られる。ＶＤＤパッド（６）とＶＤＤライン（４）、Ｇ
ＮＤパッド（７）とＧＮＤライン（５）はそれぞれ接続
されており、各機能ブロック（１）−（３）へは更にＶ
ＤＤライン（４）、ＧＮＤライン（５）それぞれの支線
を介して電位が供給される。
０Ｖで動作するため、外部よりＶＤＤパッド（６）、Ｇ
ＮＤパッド（７）に対して各々５Ｖ，０Ｖの電位が加え
られる。ＶＤＤパッド（６）とＶＤＤライン（４）、Ｇ
ＮＤパッド（７）とＧＮＤライン（５）はそれぞれ接続
されており、各機能ブロック（１）−（３）へは更にＶ
ＤＤライン（４）、ＧＮＤライン（５）それぞれの支線
を介して電位が供給される。
【０００４】
【発明が解決しようとする課題】以上のように構成され
た従来のチップでは、各機能ブロック（１）−（３）は
、上記供給される電位によって常時全てが動作してしま
うという問題があった。
た従来のチップでは、各機能ブロック（１）−（３）は
、上記供給される電位によって常時全てが動作してしま
うという問題があった。
【０００５】即ち、一般的に、動作中のチップにおいて
は、全ブロックが動作しなければならない状態と、一部
の特定ブロックだけが動作すればよい状態と、が存在す
る。従来の構成では、後者の状態の時に動作する必要の
ないブロックにも無駄に電流が流れ、この結果消費電力
の無用な増大を招いていた。
は、全ブロックが動作しなければならない状態と、一部
の特定ブロックだけが動作すればよい状態と、が存在す
る。従来の構成では、後者の状態の時に動作する必要の
ないブロックにも無駄に電流が流れ、この結果消費電力
の無用な増大を招いていた。
【０００６】例えば、今、表示制御用チップの場合を想
定し、図３の機能ブロック（１）をＤＲＡＭ制御部、機
能ブロック（２）を同期信号発生部、機能ブロック（３
）を表示データ制御部とする。この場合、通常の表示時
はＤＲＡＭからのデ−タを表示データに加工すると共に
同期信号を生成する必要があるため、全ブロック（１）
−（３）が動作しなければならない。ところが、パソコ
ンのレジューム機能（ＤＲＡＭ内の表示データを保存し
たまま画面を消し、復帰時は消す直前のデータが表示さ
れる）等では、画面が消えている間はＤＲＡＭのリフレ
ッシュを行うだけでデータは保持されるから、動作ブロ
ックは（１）だけでよい。しかし、従来ではブロック（
２）及び（３）も全く不必要であるにも拘らず動作して
いるために、この状態では低電力モードになっているは
ずが電力消費は一向に減少しないという事態が生じてい
た。
定し、図３の機能ブロック（１）をＤＲＡＭ制御部、機
能ブロック（２）を同期信号発生部、機能ブロック（３
）を表示データ制御部とする。この場合、通常の表示時
はＤＲＡＭからのデ−タを表示データに加工すると共に
同期信号を生成する必要があるため、全ブロック（１）
−（３）が動作しなければならない。ところが、パソコ
ンのレジューム機能（ＤＲＡＭ内の表示データを保存し
たまま画面を消し、復帰時は消す直前のデータが表示さ
れる）等では、画面が消えている間はＤＲＡＭのリフレ
ッシュを行うだけでデータは保持されるから、動作ブロ
ックは（１）だけでよい。しかし、従来ではブロック（
２）及び（３）も全く不必要であるにも拘らず動作して
いるために、この状態では低電力モードになっているは
ずが電力消費は一向に減少しないという事態が生じてい
た。
【０００７】本発明は上記従来の課題に鑑みなされたも
ので、その目的は、動作モードによって消費電力を低減
可能に構成されたチップを提供することにある。
ので、その目的は、動作モードによって消費電力を低減
可能に構成されたチップを提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路は、少なくとも２個以上が電気的に分離された複数
の電源端子と、複数の出力端子と、前記各出力端子の出
力状態の組み合せを指定する入力手段と、を備え、前記
出力端子からの信号を複数の電源端子への給電用リレー
に接続したものである。
回路は、少なくとも２個以上が電気的に分離された複数
の電源端子と、複数の出力端子と、前記各出力端子の出
力状態の組み合せを指定する入力手段と、を備え、前記
出力端子からの信号を複数の電源端子への給電用リレー
に接続したものである。
【０００９】
【作用】本発明におけるチップでは、各機能ブロックの
動作が必要か否かが判定され、動作不要ブロックに対す
る電力供給は遮断される。
動作が必要か否かが判定され、動作不要ブロックに対す
る電力供給は遮断される。
【００１０】
【実施例】以下、図面に基づき本発明の好適な実施例に
ついて説明する。尚、図中前記従来装置と同等の構成要
素には同一符号を付し、その説明を省略する。
ついて説明する。尚、図中前記従来装置と同等の構成要
素には同一符号を付し、その説明を省略する。
【００１１】図１に本発明に係るチップの構成例を示す
。機能ブロック（１）−（３）はＶＤＤライン（４）及
びＶＤＤパッド（６ａ）−（６ｃ）を介して電源と接続
されている。そして、電源と各ＶＤＤパッド（６ａ）−
（６ｃ）との間には、リレー（１０ａ）−（１０ｃ）が
各々介挿されている。
。機能ブロック（１）−（３）はＶＤＤライン（４）及
びＶＤＤパッド（６ａ）−（６ｃ）を介して電源と接続
されている。そして、電源と各ＶＤＤパッド（６ａ）−
（６ｃ）との間には、リレー（１０ａ）−（１０ｃ）が
各々介挿されている。
【００１２】図示例において、機能ブロック（１）−（
３）とは別に非動作ブロック判別部（８）が配設されて
おり、該非動作ブロック判別部（８）の出力は電源断制
御パッド（９ａ）−（９ｃ）を介して前記リレー（１０
ａ）−（１０ｃ）と各々接続されている。一方、外部電
源入力パッド（１１）及び非動作ブロック指定用の入力
パッド（１２）が非動作ブロック判別部（８）へ入力し
ている。
３）とは別に非動作ブロック判別部（８）が配設されて
おり、該非動作ブロック判別部（８）の出力は電源断制
御パッド（９ａ）−（９ｃ）を介して前記リレー（１０
ａ）−（１０ｃ）と各々接続されている。一方、外部電
源入力パッド（１１）及び非動作ブロック指定用の入力
パッド（１２）が非動作ブロック判別部（８）へ入力し
ている。
【００１３】次に、本発明の動作について説明する。
【００１４】今、入力パッド（１１），（１２）に対す
る非動作ブロック判別部（８）の出力である電源断制御
パッド（９ａ）−（９ｃ）のレベルの組合せを図２のよ
うに設定する。同図より明らかなように、入力パッド（
１１），（１２）が共にＬレベルの時は電源断制御パッ
ド（９ａ）−（９ｃ）は全てＨレベルであり、この結果
リレー（１０ａ）−（１０ｃ）は全てＯＮ状態となる（
通常動作時）。
る非動作ブロック判別部（８）の出力である電源断制御
パッド（９ａ）−（９ｃ）のレベルの組合せを図２のよ
うに設定する。同図より明らかなように、入力パッド（
１１），（１２）が共にＬレベルの時は電源断制御パッ
ド（９ａ）−（９ｃ）は全てＨレベルであり、この結果
リレー（１０ａ）−（１０ｃ）は全てＯＮ状態となる（
通常動作時）。
【００１５】これに対し、ＤＲＡＭデータを保持したま
ま画面を消す要求があった場合、入力パッド（１１）に
Ｌレベル、入力パッド（１２）にＨレベルを与えると、
（９ａ）のみがＨレベル、（９ｂ）及び（９ｃ）がＬレ
ベルとなり、この結果リレー（１０ａ）のみがＯＮする
ことになる。
ま画面を消す要求があった場合、入力パッド（１１）に
Ｌレベル、入力パッド（１２）にＨレベルを与えると、
（９ａ）のみがＨレベル、（９ｂ）及び（９ｃ）がＬレ
ベルとなり、この結果リレー（１０ａ）のみがＯＮする
ことになる。
【００１６】従って、外部電源よりの電位が入力パッド
（１１）及びリレー（１０ａ）、ＶＤＤパッド（６ａ）
を介してＤＲＡＭ制御部（１）に電源が供給される。一
方、他のリレー（１０ｂ），（１０ｃ）はＯＦＦ状態で
あるためブロック（２）、（３）には電位は供給されな
い。同様に、入力（１１），（１２）の他の組合せでブ
ロック（２）または（３）への給電を止めることも可能
である。
（１１）及びリレー（１０ａ）、ＶＤＤパッド（６ａ）
を介してＤＲＡＭ制御部（１）に電源が供給される。一
方、他のリレー（１０ｂ），（１０ｃ）はＯＦＦ状態で
あるためブロック（２）、（３）には電位は供給されな
い。同様に、入力（１１），（１２）の他の組合せでブ
ロック（２）または（３）への給電を止めることも可能
である。
【００１７】なお、上記実施例では非動作ブロックを入
力パッドにより指定できるようにしたが、レジスタを設
けソフトウェアで指定できるようにしてもよい。
力パッドにより指定できるようにしたが、レジスタを設
けソフトウェアで指定できるようにしてもよい。
【００１８】
【発明の効果】以上説明したように本発明によれば、外
部からの指定により内部ブロックへの給電をブロック毎
に行えるようにしたので、画面消去時は表示データを保
持したまま消費電力を低減できるという効果がある。
部からの指定により内部ブロックへの給電をブロック毎
に行えるようにしたので、画面消去時は表示データを保
持したまま消費電力を低減できるという効果がある。
【図１】本発明の一実施例を示すチップ構成図。
【図２】非動作ブロック指定入力によるブロック電源断
の組合せを示す図。
の組合せを示す図。
【図３】従来のチップ構成及び外部制御回路を示す図。
（１），（２），（３） 機能ブロック（４） Ｖ
ＤＤライン （５） ＧＮＤライン （６ａ），（６ｂ），（６ｃ） ＶＤＤパッド（７）
ＧＮＤパッド （８） 非動作ブロック判別部 （９ａ），（９ｂ），（９ｃ） 電源断制御パッド（
１０ａ），（１０ｂ），（１０ｃ） リレー（１１）
外部電源入力パッド
ＤＤライン （５） ＧＮＤライン （６ａ），（６ｂ），（６ｃ） ＶＤＤパッド（７）
ＧＮＤパッド （８） 非動作ブロック判別部 （９ａ），（９ｂ），（９ｃ） 電源断制御パッド（
１０ａ），（１０ｂ），（１０ｃ） リレー（１１）
外部電源入力パッド
Claims (1)
- 【請求項１】少なくとも２個以上が電気的に分離された
複数の電源端子と、複数の出力端子と、前記出力端子の
出力状態の組み合せを指定する入力手段と、を備えたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001249A JPH04251971A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001249A JPH04251971A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251971A true JPH04251971A (ja) | 1992-09-08 |
Family
ID=11496176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001249A Pending JPH04251971A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040719A (ja) * | 2009-07-13 | 2011-02-24 | Rohm Co Ltd | 半導体デバイス |
-
1991
- 1991-01-09 JP JP3001249A patent/JPH04251971A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040719A (ja) * | 2009-07-13 | 2011-02-24 | Rohm Co Ltd | 半導体デバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6058063A (en) | Integrated circuit memory devices having reduced power consumption requirements during standby mode operation | |
| US6675305B1 (en) | Power saving in a USB peripheral by providing gated clock signal to CSR block in response to a local interrupt generated when an operation is to be performed | |
| JPH04212785A (ja) | 集積回路装置 | |
| US6335648B1 (en) | Circuit using internal pull-up/pull-down resistor during reset | |
| JPH04251971A (ja) | 半導体集積回路 | |
| JP2002366073A (ja) | モニターの電力節減装置及びその電力節減方法 | |
| US4954993A (en) | Semiconductor integrated circuit having a plurality of circuit blocks respectively supplied with power from different power sources | |
| US6262605B1 (en) | Automated line driver control circuit for power managed system | |
| JP2003114742A (ja) | 電源遮断制御装置 | |
| JP3737567B2 (ja) | コンピュータシステム | |
| JP2548183B2 (ja) | メモリ−カ−ド | |
| KR100266523B1 (ko) | Prom을 갖고 있는 집적 회로의 터미널 세팅용 장치 및 그 방법 | |
| JP2001237691A5 (ja) | ||
| JPH0653810A (ja) | 半導体集積回路 | |
| JPH09213088A (ja) | エンジン制御装置 | |
| JP2894900B2 (ja) | 半導体装置 | |
| JP2552316B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JPS5870333A (ja) | ダイナミツク型ｃｍｏｓ集積回路装置 | |
| JPH11136119A (ja) | 入力回路 | |
| JP2659663B2 (ja) | ポート機能を有するｌｃｄ駆動回路 | |
| JPH0573349A (ja) | スタンバイ制御回路 | |
| JPH04158423A (ja) | Ｉｃカード | |
| JPH0744523A (ja) | Ｏｔｐマイコン | |
| JPH05143788A (ja) | メモリーカード | |
| JPH0325794A (ja) | メモリ制御回路 |