JP6580880B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP6580880B2
JP6580880B2 JP2015125369A JP2015125369A JP6580880B2 JP 6580880 B2 JP6580880 B2 JP 6580880B2 JP 2015125369 A JP2015125369 A JP 2015125369A JP 2015125369 A JP2015125369 A JP 2015125369A JP 6580880 B2 JP6580880 B2 JP 6580880B2
Authority
JP
Japan
Prior art keywords
integrated circuit
mos transistor
semiconductor integrated
channel mos
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015125369A
Other languages
English (en)
Other versions
JP2017011110A (ja
Inventor
啓太郎 橘田
啓太郎 橘田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2015125369A priority Critical patent/JP6580880B2/ja
Publication of JP2017011110A publication Critical patent/JP2017011110A/ja
Application granted granted Critical
Publication of JP6580880B2 publication Critical patent/JP6580880B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

本実施の形態は、半導体集積回路に関する。
シリコンウェハ上に形成される同一の半導体大規模集積回路（ＬＳＩ：Large Scale Integration）において、複数の製品バリエーションを実現する方法としては、ＬＳＩチップに不揮発性メモリを内蔵して、モデルデータを書き込む手法や、ＬＳＩチップにヒューズを備えるトリミング回路を内蔵し、ヒューズを切断する手法などがある。また、複数の製品バリエーションを実現する方法として、ＬＳＩパッドへのワイヤリングによりハイレベル／ローレベル入力を固定する手法などもある。
また、ボンディングパッドオプションを備えた集積回路装置とボンディングパッドオプションの実行方法が開示されている。
また、電源における複数の機能を実現するために多機能端子を備える電源システムおよび集積回路デバイスも開示されている。
特開平０８−３０６７３４号公報 特開２００８−５３３９７２号公報
しかし、ＬＳＩチップに不揮発性メモリやトリミング回路を内蔵すると、不揮発性メモリやトリミング回路のための占有面積による面積増大効果が大きい。また、ＬＳＩチップ完成後のモデル確定用の工程追加による製造工程数の増加を伴う。
また、ＬＳＩパッドへのワイヤリングによりハイレベル／ローレベル入力を固定する手法では、ＬＳＩパッドとリードフレーム間のワイヤリングにおいて、その切断および未接続を意図したものか、意図したものでないかを判別することができないため、ＬＳＩパッドとリードフレーム間のワイヤリングにおいて、その切断および未接続の不具合を製造工程において検出することができない可能性があった。
本実施の形態は、同一のシリコンチップで複数製品を実現可能な半導体集積回路であって、同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を備えた半導体集積回路を提供する。
本実施の形態の一態様によれば、半導体基板と、前記半導体基板上に配置され、外部のパッケージに配置される複数のリードフレーム端子とボンディング接続される複数のボンディングパッドと、前記半導体基板上に配置され、複数の機能集積回路を備える機能集積回路部と、前記半導体基板上に前記機能集積回路部に隣接して配置され、前記複数の機能集積回路の組み合せを選択すると共に、ボンディングワイヤの接続不良を検出する複数の選択検出回路とを備え、前記複数の選択検出回路は、ｎチャネルＭＯＳトランジスタと、ｐチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯＳトランジスタの第１負荷抵抗と、前記ｐチャネルＭＯＳトランジスタの第２負荷抵抗と、抵抗分割用の第１抵抗および第２抵抗とを備え、前記ｎチャネルＭＯＳトランジスタのドレインは、前記第１負荷抵抗を介して電源電圧に接続され、前記ｎチャネルＭＯＳトランジスタのソースは、接地電圧に接続され、前記ｐチャネルＭＯＳトランジスタのドレインは前記第２負荷抵抗を介して接地電圧に接続され、前記ｐチャネルＭＯＳトランジスタのソースは電源電圧に接続され、前記ｎチャネルＭＯＳトランジスタのドレイン出力がローレベルであり、前記ｐチャネルＭＯＳトランジスタのドレイン出力がハイレベルであれば、前記複数のボンディングパッドのうちのテスト用ボンディングパッドは、前記ボンディングワイヤのワイヤリングが切断されている状態であると判定される半導体集積回路が提供される。
本実施の形態によれば、同一のシリコンチップで複数製品を実現可能な半導体集積回路であって、同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を備えた半導体集積回路を提供することができる。
（ａ）実施の形態に係る半導体集積回路をシリコンウェハ上に形成した様子を説明する模式的平面パターン構成図、（ｂ）実施の形態に係る半導体集積回路の模式的平面パターン構成図。 実施の形態に係る半導体集積回路に搭載される機能集積回路部の模式的ブロック構成図。 実施の形態に係る半導体集積回路において、複数の機能集積回路部の組み合せ例を説明する模式図。 実施の形態に係る半導体集積回路において、複数の機能集積回路部の別の組み合例を説明する模式図。 実施の形態に係る半導体集積回路において、（ａ）リードフレーム端子とボンディングパッドとの間の接続構成例および選択検出回路を介したテスト用ボンディングパッドと機能集積回路部との接続例を説明する模式的ブロック構成図、（ｂ）リードフレーム端子とボンディングパッドとの間の接続構成例および選択検出回路を介したテスト用ボンディングパッドと機能集積回路部との接続例を説明する別の模式的ブロック構成図。 実施の形態に係る半導体集積回路において、３個の選択検出回路の論理動作説明図。 実施の形態に係る半導体集積回路において、リードフレーム端子とボンディングパッドとの間の接続構成例および選択検出回路を介したテスト用ボンディングパッドと機能集積回路部との接続例を説明する詳細なブロック構成図。 比較例に係る半導体集積回路に搭載されるＥＥＰＲＯＭと機能集積回路部の模式的ブロック構成図。 （ａ）比較例に係る半導体集積回路に搭載されるトリミング回路の回路構成図、（ｂ）図９（ａ）のトリミング回路に隣接配置されるトリミング回路の回路構成図。 図９（ａ）および図９（ｂ）に示されたトリミング回路の論理動作説明図。 実施の形態に係る半導体集積回路に適用可能な選択検出回路の回路構成図。 実施の形態に係る半導体集積回路に適用可能な選択検出回路の詳細回路構成図。 図１２に示された選択検出回路の論理動作説明図。 （ａ）実施の形態に係る半導体集積回路に適用可能な選択検出回路の配置例を説明する模式的平面パターン構成図、（ｂ）図１４（ａ）のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係る半導体集積回路において、ボンディングパッドと選択検出回路の積層化配置例を説明する詳細断面構造図。
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
実施の形態に係る半導体集積回路を半導体ウェハ１００上に形成した様子を説明する模式的平面パターン構成は、図１（ａ）に示すように表される。
実施の形態に係る半導体集積回路は、図１（ａ）に示すように、半導体ウェハ１００上に複数形成され、半導体ウェハ１００をスクライブライン１０２に沿って、切断することによって、チップ化された半導体集積回路１０1・１０2・１０3・１０4…を得ることができる。
また、実施の形態に係る半導体集積回路の模式的平面パターン構成は、図１（ｂ）に示すように表される。図１（ｂ）においては、一例として、半導体集積回路１０4の模式的平面パターン構成が示されているが、他の半導体集積回路１０1・１０2・１０3なども同様の構成を備える。
実施の形態に係る半導体集積回路１０4は、図１（ｂ）に示すように、ボンディングパッド１２1・１２2・１２3・１２4・１２5・…と、機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…とを備える。
ボンディングパッド１２1・１２2・１２3・１２4・１２5・…は、外部に配置されるリードフレーム端子とボンディング接続される。
機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…は、それぞれ機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…を有する集積回路によって構成される。
また、実施の形態に係る半導体集積回路１０は、後述する図５(ａ)・図５（ｂ）・図７に示すように、機能集積回路部２０に隣接して配置され、機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…の組み合せを選択する選択検出回路１８1・１８2・１８3を備える。
ここで、選択検出回路１８1・１８2・１８3は、ボンディングパッド１２1・１２2・１２3と機能集積回路部２０との間に配置されていても良い。
また、選択検出回路１８1・１８2・１８3は、後述するように、ボンディングパッド１２1・１２2・１２3と積層化されて配置されていても良い。
また、選択検出回路１８1・１８2・１８3は、機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…の組み合せを選択すると共にＬＳＩ組立時のワイヤ不良検出を可能にしている。
選択検出回路１８1・１８2・１８3については、図１１〜図１６の説明において詳述する。
実施の形態に係る半導体集積回路１０に搭載される機能集積回路部２０の模式的ブロック構成例は、図２に示すように表される。
実施の形態に係る半導体集積回路１０に搭載される機能集積回路部２０は、例えば、図２に示すように、機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…を備える。
機能集積回路２０1は、例えば、オーディオ用集積回路を備える。
機能集積回路２０2は、例えば、コンパクトディスク(ＣＤ)制御用集積回路を備える。
機能集積回路２０3は、例えば、ＵＳＢ制御用集積回路を備える。
機能集積回路２０4は、例えば、ＳＤカード制御用集積回路を備える。
機能集積回路２０5は、例えば、デジタル機器用の近距離無線通信規格の1つであるブルートゥ―ス（Blue Tooth）用集積回路を備える。
機能集積回路２０6は、例えば、調歩同期方式によるシリアル／パラレル若しくはパラレル／シリアル変換用変換を行うためのＵＡＲＴ(Universal Asynchronous Receiver Transmitter)用集積回路を備える。
機能集積回路２０7は、例えば、デジタルシグナルプロセッサ（ＤＳＰ: Digital Signal Processor）用集積回路を備える。
機能集積回路２０8は、例えば、マスタースレーブ入出力（ＭＳＩＯ:Master Slave Input/Output）用集積回路を備える。
機能集積回路２０9は、例えば、汎用入出力(ＧＰＩＯ: General Purpose Input/Output)用集積回路を備える。
機能集積回路２０10は、例えば、ＩＣ間でデジタル音声データをシリアル転送するための規格であるＩＣ間サウンド（Ｉ２Ｓ：Inter-IC Sound）用集積回路を備える。
機能集積回路２０11は、例えば、アイツーシー(Ｉ２Ｃ: Inter-Integrated Circuit）用集積回路を備える。
機能集積回路２０12は、例えば、ＦＭ／ＡＭ用集積回路を備える。
機能集積回路２０13は、例えば、パルス幅変調（ＰＷＭ:Pulse Width Modulation）用集積回路を備える。その他の機能集積回路も、同様に、それぞれ異なる機能を備える。
実施の形態に係る半導体集積回路において、複数の機能の組み合せ例は、模式的に図３に示すように表される。
実施の形態に係る半導体集積回路において、複数の機能の組み合せ例は、模式的に図３に示すように、例えば、機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…・Ｚおよびcommonを有する機能集積回路を選択することによって得ることができる。ここで、commonで示される機能は、例えばスピーカドライブなどの共通に配置される機能を示す。機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…・Ｚは、例えば、上述の機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…などによって得ることができる。
図３においては、２5＝３２通りの選択例が示されている。機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…・Ｚおよびcommonを有する機能集積回路をすべて選択するのでは、コスト増に繋がるが、実施の形態に係る半導体集積回路においては、選択検出回路を配置することによって、複数の機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…・Ｚおよびcommonの内、適宜必要な機能のみを選択可能である。
このため、実施の形態においては、コスト増を抑制しつつ、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを適宜選択可能な半導体集積回路を提供することができる。
また、実施の形態に係る半導体集積回路において、複数の機能の別の組み合例は、模式的に図４に示すように表される。
実施の形態に係る半導体集積回路において、複数の機能の組み合せ例は、模式的に図４に示すように、例えば、機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ１（Ｖ１）・Ｅ２（Ｖ２）・Ｅ３（Ｖ３）・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…・Ｚおよびcommonを有する機能集積回路を選択することによって得ることができる。ここで、commonで示される機能は、例えばスピーカドライブなどの共通に配置される機能を示す。機能Ａ・Ｂ・Ｃ・Ｄ・Ｅ１（Ｖ１）・Ｅ２（Ｖ２）・Ｅ３（Ｖ３）・Ｆ・Ｇ・Ｈ・Ｉ・Ｊ・Ｋ・…・Ｚは、例えば、上述の機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…などによって得ることができる。特に、図４において、機能Ｅ１（Ｖ１）・Ｅ２（Ｖ２）・Ｅ３（Ｖ３）は、図１（ｂ）に示すように、機能集積回路２０5のバージョンアップ機能に対応している。機能Ｅを有する機能集積回路２０5がバージョンアップされるような場合においても機能Ｅ１（Ｖ１）・Ｅ２（Ｖ２）・Ｅ３（Ｖ３）を備えることによって、他の機能はそのままに保持しつつ、機能集積回路２０5のバージョンアップにも対応することができる。
このため、実施の形態においては、コスト増を抑制しつつ、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを適宜選択可能でかつバージョンアップにも対応可能な半導体集積回路を提供することができる。
実施の形態に係る半導体集積回路１０において、リードフレーム端子１４1・１４2とボンディングパッド１２1・１２2・１２3との間の接続構成例および選択検出回路１８1を介したテスト用ボンディングパッド１２2と機能集積回路部２０との接続例を説明する模式的ブロック構成は、図５（ａ）に示すように表される。また、実施の形態に係る半導体集積回路において、リードフレーム端子１４1・１４2とボンディングパッド１２1・１２2・１２2・１２3との間の接続構成例および選択検出回路１８1を介したテスト用ボンディングパッド１２2と機能集積回路部２０との接続例を説明する別の模式的ブロック構成は、図５（ｂ）に示すように表される。
リードフレーム端子１４1・１４2は、外部のパッケージ部に配置されている。ここで、リードフレーム端子１４1は、電源電圧ＶDDの供給端子であり、リードフレーム端子１４2は、接地電圧ＶSSの供給端子である。電源電圧ＶDDの値は、例えば３Ｖ、接地電圧ＶSSの値は、０Ｖである。
ボンディングパッド１２1・１２2・１２3は、図５（ａ）・図５（ｂ）に示すように、半導体集積回路１０の端面近傍に配置され、リードフレーム端子１４1・１４2との間でボンディングワイヤ１６1・１６2・１６3・１６4を介して接続される。ここで、ボンディングパッド１２1は、電源電圧ＶDDの供給用ボンディングパッドであり、ボンディングパッド１２3は、接地電圧ＶSSの供給用ボンディングパッドである。また、ボンディングパッド１２2は、テスト（ＴＥＳＴ）用ボンディングパッドである。
リードフレーム端子１４1は、ボンディングパッド１２1・１２2との間にボンディングワイヤ１６1・１６2を介して接続される。
リードフレーム端子１４2は、ボンディングパッド１２2・１２3との間にボンディングワイヤ１６3・１６4を介して接続される。
ＶDD用のリードフレーム端子１４1・ＶSS用のリードフレーム端子１４2は、図５（ａ）に示すように、連続して配置されている例が示されているが、必ずしも連続して配置されている必要はなく、図５（ｂ）に示すように、所定の距離Ｌだけ離隔して配置されていても良い。
また、ＶDD用のボンディングパッド１２1・ＴＥＳＴ用のボンディングパッド１２2・ＶSS用のボンディングパッド１２3は、図５（ａ）に示すように、連続して配置されている例が示されているが、必ずしも連続して配置されている必要はなく、図５（ｂ）に示すように、ＶDD用のボンディングパッドボンディングパッド１２1・ＶSS用のボンディングパッド１２2間を所定の距離だけ離隔して配置し、かつＴＥＳＴ用のボンディングパッド１２2・１２2をそれぞれのＶDD用のボンディングパッド１２1・ＶSS用のボンディングパッド１２2近傍に配置して、ＴＥＳＴ用のボンディングパッド１２2・１２2同士を互いに接続しても良い。
また、選択検出回路１８1・１８2・１８3の出力ＭＤＯ１・ＭＤＯ２・ＭＤＯ３は、機能集積回路部２０と接続される。選択検出回路１８1・１８2・１８3は、機能集積回路部２０に隣接して配置され、機能集積回路部２０内の機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…の組み合せを選択すると共にＬＳＩ組立時のワイヤ不良検出可能である。
また、実施の形態に係る半導体集積回路１０において、３個の選択検出回路１８1・１８2・１８3の論理動作は、図６に示すように表される。実施の形態に係る半導体集積回路１０において、３個の選択検出回路１８1・１８2・１８3は、図６に示される２3＝８通りの論理動作が可能である。
実施の形態に係る半導体集積回路１０において、図５（ａ）・図５（ｂ）に示す例では、リードフレーム端子１４1・１４2の接続状態は、ＶDDとＶSSの２1通りであることから、例えば、２1・２3＝１６種類の機能を適宜選択可能である。
実施の形態に係る半導体集積回路１０において、リードフレーム端子１４11・１４21、１４12・１４22、１４13・１４23とボンディングパッド１２11・１２21・１２31、１２12・１２22・１２32、１２13・１２23・１２33との間の接続構成例および選択検出回路１８1・１８2・１８3を介したテスト用ボンディングパッド１２21・１２22・１２23と機能集積回路部２０との接続例を説明する詳細なブロック構成は、図７に示すように表される。
リードフレーム端子１４11・１４21、１４12・１４22、１４13・１４23は、外部のパッケージ部１５内に配置されている。ここで、リードフレーム端子１４11・１４12・１４13は、電源電圧ＶDDの供給端子であり、リードフレーム端子１４21・１４22・１４23は、接地電圧ＶSSの供給端子である。電源電圧ＶDDの値は、例えば３Ｖ、接地電圧ＶSSの値は、０Ｖである。
ボンディングパッド１２11・１２21・１２31、１２12・１２22・１２32、１２13・１２23・１２33は、図７に示すように、半導体集積回路１０の端面近傍に配置され、リードフレーム端子１４11・１４21、１４12・１４22、１４13・１４23との間でボンディングワイヤ１６11・１６12・１６13・１６14、１６21・１６22・１６23・１６24、１６31・１６32・１６33・１６34を介して接続される。
ここで、ボンディングパッド１２11・１２12・１２13は、電源電圧ＶDDの供給用ボンディングパッドであり、ボンディングパッド１２31・１２32・１２33は、接地電圧ＶSSの供給用ボンディングパッドである。また、ボンディングパッド１２21・１２22・・１２23は、テスト（ＴＥＳＴ）用ボンディングパッドである。
リードフレーム端子１４11は、ボンディングパッド１２11・１２21との間にボンディングワイヤ１６11・１６12を介して接続される。
リードフレーム端子１４21は、ボンディングパッド１２21・１２31との間にボンディングワイヤ１６13・１６14を介して接続される。
リードフレーム端子１４12は、ボンディングパッド１２12・１２22との間にボンディングワイヤ１６21・１６22を介して接続される。
リードフレーム端子１４22は、ボンディングパッド１２22・１２32との間にボンディングワイヤ１６23・１６24を介して接続される。
リードフレーム端子１４13は、ボンディングパッド１２13・１２23との間にボンディングワイヤ１６31・１６32を介して接続される。
リードフレーム端子１４23は、ボンディングパッド１２23・１２33との間にボンディングワイヤ１６33・１６34を介して接続される。
また、選択検出回路１８1・１８2・１８3のモデル出力ＭＤＯ１・ＭＤＯ２・ＭＤＯ３は、機能集積回路部２０と接続される。選択検出回路１８1・１８2・１８3は、機能集積回路部２０に隣接して配置され、機能集積回路部２０内の機能集積回路２０1・２０2・２０3・２０4・２０5・２０6・２０7・２０8・２０9・２０10・２０11…の組み合せを選択すると共にＬＳＩ組立時のワイヤ不良検出可能である。
また、選択検出回路１８1・１８2・１８3の論理動作は、図６と同様に表され、２3＝８通りの論理動作が可能である。
実施の形態に係る半導体集積回路１０において、図７に示す例では、リードフレーム端子１４11・１４21、１４12・１４22、１４13・１４23の接続状態は、２3通りであることから、例えば、２3・２3＝６４種類の機能を適宜選択可能である。
また、実施の形態に係る半導体集積回路１０において、更にリードフレーム端子の対がｎ個の場合には、２n・２3種類の機能を適宜選択可能である。
実施の形態に係る半導体集積回路１０は、非常に多くの仕様向けのＬＳＩを１つのチップでカバーすることができる。
また、実施の形態に係る半導体集積回路１０は、限られた端子数で多端子の仕様向けのＬＳＩを１種類のチップでカバーすることができる。
また、実施の形態に係る半導体集積回路１０は、規格の制約がある場合において、バージョンアップに対応可能で、リスクを少なく保持すると共に低コストのＬＳＩを実現可能である。
（比較例）
比較例に係る半導体集積回路１０Ａに搭載されるＥＥＰＲＯＭ１２０と機能集積回路部２０Ａの模式的ブロック構成は、図８に示すように表される。
比較例に係る半導体集積回路１０Ａは、図８に示すように、複数の製品バリエーションを実現するために、半導体集積回路１０ＡにＥＥＰＲＯＭ１２０を内蔵して、モデルデータをプログラム書き込む（ＰＷ）。この書き込まれたモデルデータに基づいて、機能集積回路部２０Ａ内の機能Ａ・Ｂ・Ｃ・Ｄ・…を有する機能集積回路を選択する。しかし、半導体集積回路１０ＡにＥＥＰＲＯＭ１２０を内蔵すると、ＥＥＰＲＯＭ１２０のための占有面積による面積増大効果が大きい。また、半導体集積回路１０Ａ完成後のモデル確定用の工程追加による製造工程数の増加を伴う。
比較例に係る半導体集積回路に搭載されるトリミング回路２２Ａの回路構成は、図９（ａ）に示すように表される。また、図９（ａ）のトリミング回路２２Ａに隣接配置されるトリミング回路２２Ｂの回路構成は、図９（ｂ）に示すように表される。
図９（ａ）および図９（ｂ）に示されたトリミング回路２２Ａ・２２Ｂ.の論理動作説明図は、図１０に示すように表される。
トリミング回路２２Ａは、図９（ａ）に示すように、バッファ増幅器３２1と電源電圧ＶDDとの接続ライン上の端子Ｎ１・Ｎ２間にヒューズ(ＦＵＳＥ１)３０1を備える。同様に、トリミング回路２２Ｂは、図９（ｂ）に示すように、バッファ増幅器３２2と電源電圧ＶDDとの接続ライン上の端子Ｎ１・Ｎ２間にヒューズ(ＦＵＳＥ２)３０2を備える。図９（ａ）・図９（ｂ）において、ＲFは、バッファ増幅器３２1・３２2の入力に接続される抵抗を表し、ｄｅｔ１・ｄｅｔ２は、バッファ増幅器３２1・３２2の出力端子を表す。
また、図１０において、Ｐ・Ｑ・Ｒ・Ｓは、ヒューズ(ＦＵＳＥ１)３０1・ヒューズ(ＦＵＳＥ２)３０2をオン／オフする組み合せ状態を示す。図１０において、接続状態を〇／切断状態を×で表している。
比較例に係る半導体集積回路においては、図９（ａ）・図９（ｂ）に示すように、複数の製品バリエーションを実現するために、トリミング回路２２Ａ・２２Ｂを内蔵して、ヒューズ(ＦＵＳＥ１)３０1・３０2をオン／オフ（接続／切断）する。しかし、半導体集積回路にトリミング回路を内蔵すると、トリミング回路のための占有面積による面積増大効果が大きい。また、半導体集積回路完成後のモデル確定用の工程追加による製造工程数の増加を伴う。
実施の形態に係る半導体集積回路１０においては、選択検出回路１個の占有面積は、例えば、ボンディングパッド１個の占有面積と同程度以下であるため、占有面積による面積増大効果は、ほとんど無い。特に、後述する図１４・図１５に示すように、選択検出回路１８1・１８2・１８3は、ボンディングパッドと積層化形成可能であるため、占有面積による面積増大を無くすことができる。また、実施の形態に係る半導体集積回路１０においては、半導体集積回路の形成と同時に選択検出回路も形成されるため、半導体集積回路完成後のモデル確定用の工程追加による製造工程数の増加も無い。
（選択検出回路）
実施の形態に係る半導体集積回路に適用可能な選択検出回路１８の回路構成は、図１１に示すように表される。
実施の形態に係る半導体集積回路においては、同一のシリコンチップに形成された半導体集積回路において複数の製品バリエーションを実現するために、選択検出回路１８をモデル判別用ＩＯ回路として搭載している。
ＬＳＩの組み立て時において、ある確率でボンディング接続不良が発生するため、接続されているか否かを判定するための回路が必要になるが、実施の形態に係る半導体集積回路に適用可能な選択検出回路１８は、このような用途にも適用可能である。
実施の形態に係る半導体集積回路に適用可能な選択検出回路１８は、図１１に示すように、正入力がテスト（ＴＥＳＴ）用ボンディングパッドに接続され、負入力が１／２・ＶDDに接続され、モデル出力ＭＤＯを有する検出用増幅器３４を備える。ここで、負入力に接続される１／２・ＶDDは、電源電圧ＶDDの抵抗Ｒ１・Ｒ２による抵抗分割で決定される。ここで、Ｒ１＝Ｒ２であれば、１／２・ＶDDが容易に得られる。
実施の形態に係る半導体集積回路に適用可能な選択検出回路１８の詳細回路構成は、図１２に示すように表される。また、図１２に示された選択検出回路１８の論理動作説明図は、図１３に示すように表される。
実施の形態に係る半導体集積回路に適用可能な選択検出回路１８は、図１２に示すように、ｎチャネルＭＯＳトランジスタＱnと、ｐチャネルＭＯＳトランジスタＱpと、ｎチャネルＭＯＳトランジスタＱnの負荷抵抗Ｒ３と、ｐチャネルＭＯＳトランジスタＱpの負荷抵抗Ｒ４と、分割用の抵抗Ｒ１・Ｒ２とを備える。
ｎチャネルＭＯＳトランジスタＱnのドレインは、負荷抵抗Ｒ３を介して電源電圧ＶDDに接続され、ｎチャネルＭＯＳトランジスタＱnのソースは、接地電圧ＶSSに接続される。
ｐチャネルＭＯＳトランジスタＱpのドレインは、負荷抵抗Ｒ４を介して接地電圧ＶSSに接続され、ｐチャネルＭＯＳトランジスタＱpのソースは、電源電圧ＶDDと接続される。
電源電圧ＶDDは、電源電圧端子（ＶDD）に接続され、接地電圧ＶSSは、接地電圧端子（ＶSS）に接続される。
また、ｎチャネルＭＯＳトランジスタＱn・ｐチャネルＭＯＳトランジスタＱpは、それぞれの負荷抵抗Ｒ３・Ｒ４を介して、電源電圧ＶDD・接地電圧ＶSS間において、並列接続される。
ｎチャネルＭＯＳトランジスタＱnとｐチャネルＭＯＳトランジスタＱpのゲートはテスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）に共通接続される。テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）の電位Ｖpは、電源電圧ＶDD・接地電圧ＶSS間において、抵抗Ｒ１・Ｒ２によって抵抗分割される。
ここで、テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）の電位Ｖpは、ボンディング接続がＯＮ状態（接続状態）であれば、ＶDD若しくはＶSSに等しい。
テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）のボンディング接続がＯＰＥＮ状態（切断状態）であれば、Ｖp＝ＶDD／２となる。ここで、Ｒ１＝Ｒ２としている。
ここで、ＶDD＝３Ｖ、ＶSS＝０Ｖとし、ｎチャネルＭＯＳトランジスタＱn・ｐチャネルＭＯＳトランジスタＱpの閾値電圧を０．５Ｖ〜０．８Ｖ程度に設定する。Ｒ１＝Ｒ２であれば、テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）のボンディング接続がＯＰＥＮ状態であれば、Ｖp＝１．５Ｖとなる。
ｎチャネルＭＯＳトランジスタＱn・ｐチャネルＭＯＳトランジスタＱpのそれぞれのドレイン出力をＮＯＵＴ・ＰＯＵＴとする。
図１３に示すように、ＮＯＵＴ＝ローレベルかつＰＯＵＴ＝ローレベルであれば、テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）は、電源電圧ＶDDに接続された状態であると判定される。ＮＯＵＴ＝ハイレベルかつＰＯＵＴ＝ハイレベルであれば、テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）は、接地電圧ＶSSに接続された状態であると判定される。ＮＯＵＴ＝ローレベルかつＰＯＵＴ＝ハイレベルであれば、テスト（ＴＥＳＴ）用ボンディングパッド（ＰＡＤ）は、ボンディングワイヤのワイヤリングが切断されている状態であると判定される。
実施の形態に係る半導体集積回路に適用可能な選択検出回路１８は、複数の製品バリエーションを実現するためのモデル判別用ＩＯ回路であると同時に、ボンディングワイヤが接続されているか否かを判定するための回路としての用途にも適用可能である。
（選択検出回路の配置例）
実施の形態に係る半導体集積回路に適用可能な選択検出回路の配置例を説明する模式的平面パターン構成は、図１４（ａ）に示すように表され、図１４（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図１４（ｂ）に示すように表される。
実施の形態に係る半導体集積回路１０においては、選択検出回路１個の占有面積は、例えば、ボンディングパッド１個の占有面積と同程度以下であるため、占有面積による面積増大効果は、ほとんど無い。さらに、実施の形態に係る半導体集積回路に適用可能な選択検出回路１８DETは、図１４（ａ）・図１４（ｂ）に示すように、ボンディングパッド１２PADと積層化形成可能である。すなわち、実施の形態に係る半導体集積回路において、選択検出回路１８DETを構成するｐチャネルＭＯＳトランジスタＱp・ｎチャネルＭＯＳトランジスタＱnは、半導体ウェハ１００からなるシリコン基板内に形成可能であり、ボンディングパッド１２PADは、選択検出回路１８DET上に絶縁層４２を介して形成可能である。
図１４（ａ）に示すように、ボンディングパッド１２PADのパターンサイズＷ１×Ｌ１に比較して、選択検出回路１８DETを構成するパターンサイズは、Ｗ２×Ｌ２であり、実質的な占有面積による面積増大を無くすことができる。
また、実施の形態に係る半導体集積回路１０においては、半導体集積回路の形成と同時に選択検出回路も形成されるため、半導体集積回路完成後のモデル確定用の工程追加による製造工程数の増加も無い。
実施の形態に係る半導体集積回路において、ボンディングパッドと選択検出回路の積層化配置例を説明する詳細な断面構造例は、図１５に示すように表される。
選択検出回路を構成するｎチャネルＭＯＳトランジスタＱnは、図１５に示すように、シリコン基板１００に形成されたｐ型半導体層４０と、ｐ型半導体層４０内に形成されたｎ型ソース領域５４Ｓ・ｎ型ドレイン領域５４Ｄと、ｎ型ソース領域５４Ｓ・ｎ型ドレイン領域５４Ｄ間のｐ型半導体層４０上に形成されたゲート絶縁膜７８と、ゲート絶縁膜７８上に形成されたゲート電極５６Ｇとを備える。
さらに、ゲート電極５６Ｇは、第１ＶＩＡ電極７６1・第１電極層７４1・第２ＶＩＡ電極７２1・第２電極層７０1・第３ＶＩＡ電極６８1を介してボンディングパッド６６に接続される。ボンディングパッド６６には、ボンディングパッド側壁部６４が接続される。
ボンディングパッド６６およびボンディングパッド側壁部６４は、図１５に示すように、絶縁層４８・５０内にＵ字構造に形成される。
絶縁層５０およびボンディングパッド側壁部６４上に形成されたパッシベーション層５２に形成された開口部ＯＰにおいて、ボンディングパッド６６はボンディングワイヤ６０とボンディング接続部６２において接続される。
選択検出回路を構成する抵抗素子（Ｒ１・Ｒ２・Ｒ３・Ｒ４）は、図１５に示すように、ｐ型半導体層４０上に形成されたポリシリコン抵抗５８Poly-Rによって形成可能である。
ポリシリコン抵抗５８Poly-Rには第１ＶＩＡ電極７６2・７６3を介して第１電極層７４2・７４3が接続される。さらに第１電極層７４2・７４3には、第２ＶＩＡ電極７２2・７２3が接続される。第２ＶＩＡ電極７２2には、第２電極層７０2が接続される。
ボンディングパッド６６に接続される第３ＶＩＡ電極６８2は、図示は省略するが、ｐチャネルＭＯＳトランジスタＱpのゲート電極に接続されている。
絶縁層４４は、絶縁層４２上に形成され、第２ＶＩＡ電極７２1・７２2・７２3を形成するための層間絶縁層である。
絶縁層４６は、絶縁層４４上に形成され、第２電極層７０1・７０2および第３ＶＩＡ電極６８1・６８2を形成するための層間絶縁層である。
実施の形態に係る半導体集積回路は、一つの半導体集積回路にハードウェア的に機能が異なる複数のＬＳＩを実現することができ、ＬＳＩ製品シリーズのモデル判別機能を備え、かつＬＳＩ組立時のワイヤ切断を検出することができる。
以上説明したように、本実施の形態によれば、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供することができる。
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
本実施の形態の半導体集積回路は、同一のシリコンチップで複数製品を実現可能であり、モバイル機器、車載機器、産業機器、医療機器、ディスプレイ装置など幅広い分野に適用可能である。
１０、１０Ａ、１０1、１０2、１０3、１０4…半導体集積回路
１２、１２1、１２2、１２3、１２4、１２5、１２11、１２21、１２31、１２12、１２22、１２32、１２13、１２23、１２33…ボンディングパッド
１２PAD…パッド電極
１４、１４1、１４2、１４11、１４21、１４12、１４22、１４13、１４23…リードフレーム端子
１５…パッケージ部
１６、１６1、１６2、１６3、１６4、１６11、１６12、１６13、１６14、１６21、１６22、１６23、１６24、１６31、１６32、１６33、１６34…ボンディングワイヤ
１８、１８1、１８2、１８3…選択検出回路
１８DET…選択検出回路部
２０、２０Ａ、２０1、２０2、２０3、２０4、２０5、…、２０13…機能集積回路部
２２Ａ、２２Ｂ…トリミング回路
３０、３０1、３０2…ヒューズ
３２、３２1、３２2…バッファ増幅器
３４…検出用増幅器
４０…半導体層
４２、４４、４６、４８、５０…絶縁層
５２…パッシベーション層
５４Ｓ…ソース領域
５４Ｄ…ドレイン領域
５６Ｇ…ゲート電極
５８Poly-R…ポリシリコン抵抗
６０…ボンディングワイヤ
６２…ボンディング接続部
６４…ボンディングパッド側壁部
６６…ボンディングパッド
６８、６８1、６８2…第３ＶＩＡ電極（貫通ＶＩＡ電極）
７０、７０1、７０2…第２電極層
７２、７２1、７２2、７２3…第２ＶＩＡ電極（貫通ＶＩＡ電極）
７４、７４1、７４2、７４3…第１電極層
７６、７６1、７６2、７６3…第１ＶＩＡ電極（貫通ＶＩＡ電極）
７８…ゲート絶縁膜
１００…半導体ウェハ（半導体基板）
１０２…スクライブライン
１２０…ＥＥＰＲＯＭ
Ｑ１、Ｑp…ｐチャネルＭＯＳトランジスタ
Ｑ２、Ｑn…ｎチャネルＭＯＳトランジスタ
ＯＰ…開口部
Ｒ１、Ｒ２、Ｒ３、Ｒ４…抵抗

Claims (15)

  1. 半導体基板と、
    前記半導体基板上に配置され、外部のパッケージに配置される複数のリードフレーム端子とボンディング接続される複数のボンディングパッドと、
    前記半導体基板上に配置され、複数の機能集積回路を備える機能集積回路部と、
    前記半導体基板上に前記機能集積回路部に隣接して配置され、前記複数の機能集積回路の組み合せを選択すると共に、ボンディングワイヤの接続不良を検出する複数の選択検出回路と
    を備え、前記複数の選択検出回路は、
    ｎチャネルＭＯＳトランジスタと、
    ｐチャネルＭＯＳトランジスタと、
    前記ｎチャネルＭＯＳトランジスタの第１負荷抵抗と、
    前記ｐチャネルＭＯＳトランジスタの第２負荷抵抗と、
    抵抗分割用の第１抵抗および第２抵抗と
    を備え、前記ｎチャネルＭＯＳトランジスタのドレインは、前記第１負荷抵抗を介して電源電圧に接続され、前記ｎチャネルＭＯＳトランジスタのソースは、接地電圧に接続され、
    前記ｐチャネルＭＯＳトランジスタのドレインは前記第２負荷抵抗を介して接地電圧に接続され、前記ｐチャネルＭＯＳトランジスタのソースは電源電圧に接続され、
    前記ｎチャネルＭＯＳトランジスタのドレイン出力がローレベルであり、前記ｐチャネルＭＯＳトランジスタのドレイン出力がハイレベルであれば、前記複数のボンディングパッドのうちのテスト用ボンディングパッドは、前記ボンディングワイヤのワイヤリングが切断されている状態であると判定されることを特徴とする半導体集積回路。
  2. 前記複数のボンディングパッドは、
    電源電圧の供給用の第１ボンディングパッドと、
    前記テスト用ボンディングパッドである第２ボンディングパッドと、
    接地電圧の供給用の第３ボンディングパッドと
    を備え、
    前記選択検出回路は、前記テスト用ボンディングパッドの下部に絶縁層を介して積層化形成され、
    前記テスト用ボンディングパッド上に形成されたパッシベーション層を備え、
    前記テスト用ボンディングパッドは、前記パッシベーション層に形成された開口部において、ボンディング接続可能であることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記複数の選択検出回路は、前記複数のボンディングパッドと前記機能集積回路部との間に配置されることを特徴とする請求項１に記載の半導体集積回路。
  4. 前記複数の選択検出回路は、組立時の前記ボンディングワイヤの接続不良検出を可能であることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
  5. 前記複数の機能集積回路は、オーディオ用集積回路、コンパクトディスク制御用集積回路、ＵＳＢ制御用集積回路、ＳＤカード制御用集積回路、ブルートゥ―ス用集積回路、ＵＡＲＴ用集積回路、ＤＳＰ用集積回路、マスタースレーブ入出力用集積回路、汎用入出力用集積回路、Ｉ２Ｓ用集積回路、Ｉ２Ｃ用集積回路、ＦＭ／ＡＭ用集積回路、若しくはＰＷＭ用集積回路を備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
  6. 前記複数の機能集積回路は、他の機能はそのままに保持しつつ、特定の機能集積回路のバージョンアップにも対応可能であることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
  7. 前記リードフレーム端子は、
    電源電圧を供給する第１リードフレーム端子と、
    接地電圧を供給する第２リードフレーム端子と
    を備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
  8. 前記電源電圧は、電源電圧端子に接続され、前記接地電圧は、接地電圧端子に接続されることを特徴とする請求項１に記載の半導体集積回路。
  9. 前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタは、それぞれ前記第１負荷抵抗および前記第２負荷抵抗を介して、前記電源電圧と前記接地電圧間において、並列接続されることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路。
  10. 前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタのゲートはテスト用ボンディングパッドに共通接続されることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路。
  11. 前記テスト用ボンディングパッドの電位は、前記電源電圧および前記接地電圧間において、前記第１抵抗および前記第２抵抗によって抵抗分割されて得られることを特徴とする請求項１〜１０のいずれか１項に記載の半導体集積回路。
  12. 前記テスト用ボンディングパッドの電位は、ボンディングが接続状態であれば、前記電源電圧若しくは前記接地電圧に等しいことを特徴とする請求項１〜１１のいずれか１項に記載の半導体集積回路。
  13. 前記テスト用ボンディングパッドの電位は、前記第１抵抗および前記第２抵抗の値が等しく、かつ前記テスト用ボンディングパッドのボンディングが切断状態であれば、前記電源電圧の１／２に等しいことを特徴とする請求項１〜１１のいずれか１項に記載の半導体集積回路。
  14. 前記ｎチャネルＭＯＳトランジスタのドレイン出力と前記ｐチャネルＭＯＳトランジスタのドレイン出力が共にローレベルであれば、前記テスト用ボンディングパッドは、前記電源電圧に接続された状態であると判定され、
    前記ｎチャネルＭＯＳトランジスタのドレイン出力と前記ｐチャネルＭＯＳトランジスタのドレイン出力が共にハイレベルであれば、前記テスト用ボンディングパッドは、前記接地電圧に接続された状態であると判定されることを特徴とする請求項１〜１１のいずれか１項に記載の半導体集積回路。
  15. 前記第１負荷抵抗、前記第２負荷抵抗、前記第１抵抗および前記第２抵抗は、ポリシリコン抵抗により形成されることを特徴とする請求項１〜１４のいずれか１項に記載の半導体集積回路。
JP2015125369A 2015-06-23 2015-06-23 半導体集積回路 Expired - Fee Related JP6580880B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015125369A JP6580880B2 (ja) 2015-06-23 2015-06-23 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015125369A JP6580880B2 (ja) 2015-06-23 2015-06-23 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2017011110A JP2017011110A (ja) 2017-01-12
JP6580880B2 true JP6580880B2 (ja) 2019-09-25

Family

ID=57761764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015125369A Expired - Fee Related JP6580880B2 (ja) 2015-06-23 2015-06-23 半導体集積回路

Country Status (1)

Country Link
JP (1) JP6580880B2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130788A (ja) * 1993-09-09 1995-05-19 Mitsubishi Electric Corp 半導体集積回路装置
JP4528035B2 (ja) * 2004-06-18 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2006269901A (ja) * 2005-03-25 2006-10-05 Yamaha Corp 半導体集積回路、およびボンディングオプションパッドの検査方法
JP2010119038A (ja) * 2008-11-14 2010-05-27 Rohm Co Ltd 半導体集積回路
JP5591594B2 (ja) * 2009-07-13 2014-09-17 ローム株式会社 半導体デバイス

Also Published As

Publication number Publication date
JP2017011110A (ja) 2017-01-12

Similar Documents

Publication Publication Date Title
KR100682433B1 (ko) 반도체 기억 장치 및 전자 기기
US20050232053A1 (en) Semiconductor integrated circuit device
US8779577B2 (en) Semiconductor chip comprising a plurality of contact pads and a plurality of associated pad cells
TW201541559A (zh) 半導體堆疊封裝
US20090040802A1 (en) Semiconductor memory device, memory-mounted lsi and fabrication method for semiconductor memory device
JP2010027883A (ja) 半導体集積回路装置
WO2016110905A1 (ja) 半導体装置及びその設計方法
JP5293940B2 (ja) 半導体集積回路装置およびその試験方法
JP2006351664A (ja) 半導体装置
JP6580880B2 (ja) 半導体集積回路
JP2008034690A (ja) 半導体集積回路装置
WO2003065454A3 (en) Split-gate power module and method for suppressing oscillation therein
CN104617000B (zh) 半导体封装体及其制造方法
US9280737B2 (en) System in package structure, electroplating module thereof and memory storage device
CN100521186C (zh) 半导体器件
US20080136011A1 (en) Semiconductor device
JP2011096889A (ja) 半導体装置
US6944073B2 (en) Semiconductor integrated circuit device
US20090085221A1 (en) Multi-host interface controller with USB PHY/analog functions integrated in a single package
EP2930745A2 (en) I/O cell configuration for a differential amplifier on a semiconductor chip and semiconductor package including the same
US20170069588A1 (en) Semiconductor device
KR101744756B1 (ko) 반도체 패키지
CN107801291B (zh) 静电放电保护装置及静电放电的保护方法
KR101143398B1 (ko) 반도체 집적회로
JP5311078B2 (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190829

R150 Certificate of patent or registration of utility model

Ref document number: 6580880

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees