JPH07130788A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07130788A
JPH07130788A JP6162087A JP16208794A JPH07130788A JP H07130788 A JPH07130788 A JP H07130788A JP 6162087 A JP6162087 A JP 6162087A JP 16208794 A JP16208794 A JP 16208794A JP H07130788 A JPH07130788 A JP H07130788A
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JP
Japan
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power supply
selection
semiconductor chip
supply lead
leads
Prior art date
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Pending
Application number
JP6162087A
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English (en)
Inventor
Kenichi Yasuda
憲一 安田
Kiyohiro Furuya
清広 古谷
Hiroshi Miyamoto
博司 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US08/292,301 priority patent/US5587607A/en
Priority to KR1019940022764A priority patent/KR0150489B1/ko
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Abstract

(57)【要約】 【目的】 選択パッドを電源リードに接続するか否かに
よって語構成を切換えることができるＤＲＡＭにおい
て、１本の電源リードに対するボンディングの回数を減
らす。 【構成】 電源パッドＭＳ１を電源リード３１の近傍に
配置し、電源パッドＭＳ２を電源リード３２の近傍に配
置した。電源パッドＭＳ１を電源リード３１に接続する
か否か、さらに電源パッドＭＳ２を電源リード３２に接
続するか否かによって、語構成が切換わるようにした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、さらに詳しくは、半導体チップ上のパッド配置の
改良に関する。
【０００２】
【従来の技術】半導体集積回路装置の中でも比較的生産
量の多いものの１つにダイナミック・ランダム・アクセ
ス・メモリ（以下「ＤＲＡＭ」という）がある。次の表
１は、６４メガビットのＤＲＡＭの品種の一例を示すも
のである。
【０００３】
【表１】
【０００４】表１に示されるように、語構成としては、
「×１構成」と、「×４構成」と、「×８構成」と、
「×１６構成」とがある。また、「×１構成」に対応す
る動作モードとして、「ファーストページモード」と、
「スタティックカラムモード」と、「ニブルモード」と
がある。「×４構成」に対応する動作モードは、上記
「×１構成」に対応するものと同じである。「×８構
成」に対応する動作モードとしては、「ファーストペー
ジモード」と、「スタティックカラムモード」とがあ
る。「×１６構成」に対応する動作モードとしては、１
つの列アドレスストローブ信号（ＣＡＳ）および２つの
ライトイネーブル信号（ＷＥ）を有するモードと、２つ
の列アドレスストローブ信号（ＣＡＳ）および１つのラ
イトイネーブル信号（ＷＥ）を有するモードとがある。
さらに、その各モードにおいて、「ファーストページモ
ード」と、「スタティックカラムモード」とがある。
【０００５】これらの品種においては、メモリセルなど
の中心部分は同じで、その周辺回路の一部が異なってい
るだけである。したがって、各品種ごとに開発を行なう
のは不経済である。
【０００６】そこで、１枚の半導体チップ上に複数の機
能を有する回路を搭載しておき、その回路を切換えるこ
とによって各品種を生産する手法が採用されている。こ
の回路の切換方法としては、配線層のパターニングを変
更する方法、およびワイヤボンディングの仕方によって
切換える方法などがある。
【０００７】図１５は、ボンディングによって品種を切
換えるようにされた従来の半導体集積回路装置の一部を
示す平面図である。図１５を参照して、半導体チップ２
上には複数のリード３が配置されている。これらのリー
ド３は、この半導体チップ２を収納するパッケージ（図
示せず）を通って外部に突出し、その突出部分がこの半
導体集積回路装置の外部ピンを構成する。このように、
リード３が半導体チップ２の上に配置される形態は、Ｌ
ＯＣ（lead on chip）と呼ばれている。
【０００８】また、半導体チップ２上には複数の電源パ
ッド４が配置され、各電源パッド４は電源電位Ｖｃｃま
たはＶｓｓが与えられる電源リード３とワイヤ５を介し
て接続されている。これらのワイヤ５は、ボンディング
によって形成される。
【０００９】また、半導体チップ２上には電源パッド４
に隣接して２つの選択パッドＭＳ１，ＭＳ２が配置され
ている。これらの選択パッドＭＳ１，ＭＳ２を対応する
電源リード３とワイヤ５によって接続したり、接続しな
かったりすることによって、品種の切換えが行なわれ
る。
【００１０】図１６は、「１９９３年電子情報通信学会
春季大会講演論文集第５分冊」の５−２６７頁の図２に
示された選択回路である。図１６を参照して、接地電位
Ｖｓｓが与えられる電源リード３に選択パッドＭＳ１が
接続される場合は、この選択パッドＭＳ１の電位は接地
電位Ｖｓｓになる。これにより、この接地電位Ｖｓｓに
対応するＬ（ロー）レベルが、直列に接続された２つの
インバータ７０４，７０６を介して出力される。したが
ってこの場合は、Ｌレベルの内部モード選択信号ＭＳＩ
が出力される。
【００１１】一方、選択パッドＭＳ１がいずれにも接続
されない場合は、この選択パッドＭＳ１の電位はＰチャ
ネルＭＯＳトランジスタ７０２によって電源電位Ｖｃｃ
にプルアップされる。これにより、この電源電位Ｖｃｃ
に対応するＨ（ハイ）レベルが、２つのインバータ７０
４，７０６を介して出力される。したがって、この場合
のモード選択信号ＭＳＩはＨレベルになる。
【００１２】このように、選択パッドＭＳ１は電源リー
ド３に接続されている状態と接続されていない状態との
いずれかを有し、選択パッドＭＳ２もまた電源リード３
に接続されている状態と接続されていない状態とのいず
れかを有する。このため、これら選択パッドＭＳ１，Ｍ
Ｓ２が電源リード３と接続されるか否かによって、４つ
の品種を切換えることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置においては、図１５に示されるよう
に２つの選択パッドＭＳ１，ＭＳ２がともに１つの電源
リード３に接続される場合があった。このように、１つ
の電源リード３に複数のワイヤ５がボンディングされる
場合には、次のような問題があった。
【００１４】第１に、１本目のワイヤ５をボンディング
した後、２本目のワイヤ５をボンディングする場合は、
その１本目をボンディングした位置と異なる位置に２本
目をボンディングしなければならない。２本目のワイヤ
５を前と同じ位置にボンディングすると、そのときの衝
撃によって１本目のワイヤ５が外れたり、切れたりする
ことがあるからである。したがって、リード３の幅はあ
る程度広くなければならないが、隣接するリードと一定
間隔を保たなければならないので、リード３の幅を極端
に広くすることはできない。
【００１５】第２に、ボンディング時に半導体チップ２
がダメージを受けるという問題がある。図１７は、図１
５に示した半導体チップ２とリード３との関係を示す側
面図である。この図１７中の点線で示されるように、リ
ード３はボンディング時にボンディングアーム９によっ
て曲げられる。これにより、リード３の先端が半導体チ
ップ２の表面に接触することがある。１つのリード３に
対して複数回のボンディングが行なわれると、半導体チ
ップ２の同じ場所にダメージが繰り返し与えられる。ま
た、このリード３にもダメージが繰り返し与えられる。
したがって、１つのリード３に対するボンディングの回
数は少ない方が望ましい。
【００１６】ところで、表１に示した品種の他に、リバ
ースベンド（逆ベンド）と呼ばれる製品が存在する。逆
ベンド品は、通常製品つまり正ベンド品と対称のピン配
置を有する。正ベンド品を両面プリント配線基板の表面
に実装し、逆ベンド品をその裏面に実装すれば、正ベン
ド品の各ピンを逆ベンド品の対応するピンと接続するこ
とができる。
【００１７】この正および逆ベンド品は、図１８の右側
に示されるように、半導体チップ２をパッケージ１によ
ってモールドした後、リード３を図上の下側に曲げる
か、あるいは上側に曲げるかによって製造することがで
きる。このような方法の場合、リード３はパッケージ１
の厚み方向の中心Ｃに配置されていなければならない。
しかしながら、図１８の左側に示されるように、ＬＯＣ
タイプの場合はその中心Ｃにリード３を配置することは
困難である。また、ＴＳＯＰと呼ばれる超薄型パッケー
ジの場合も同様に、その中心Ｃにリード３を配置するこ
とは困難である。もしリード３をパッケージ１の厚み方
向の中心Ｃに配置することができないと、正ベンド品と
逆ベンド品とでは、リード３の形状が異なるという問題
が生じる。
【００１８】この発明は上記のような問題点を解決する
ためになされたもので、ボンディングによって品種の切
換えが可能な半導体集積回路装置において、１つのリー
ドに対するワイヤボンディングの回数を少なくすること
を目的とする。
【００１９】この発明の他の目的は、ワイヤボンディン
グ時に既にボンディングされたワイヤが外れるのを防止
することである。
【００２０】この発明のさらに他の目的は、ワイヤボン
ディング時に半導体チップに与えるダメージを低減する
ことである。
【００２１】この発明のさらに他の目的は、生産量の多
い半導体集積回路装置においてはそのワイヤボンディン
グの回数を少なくすることである。
【００２２】この発明のさらに他の目的は、ワイヤボン
ディングの工程で種々の語構成を有するＤＲＡＭを製造
できるようにすることである。
【００２３】この発明のさらに他の目的は、１種類のリ
ードを用いて正および逆ベンド品を製造できるようにす
ることである。
【００２４】この発明のさらに他の目的は、ＬＯＣ型の
正および逆ベンド品を製造できるようにすることであ
る。
【００２５】
【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、パッケージ、半導体チップ、複数のリー
ド、第１および第２の電源パッド、第１および第２の選
択パッド、ならびに第１の選択手段を備える。上記半導
体チップは、上記パッケージ内に収納され、かつ複数の
第１の所定動作のうちいずれかを行なう。上記複数のリ
ードの各々は、上記パッケージの外側から上記半導体チ
ップの周縁にわたって配置される。上記複数のリードに
は、第１および第２の電源リードが含まれる。上記第１
の電源リードは、電源電位を受けるためのものである。
上記第２の電源リードは、上記第１の電源リードから離
れたところに位置し、かつ上記電源電位と同じかあるい
は異なる電源電位を受けるためのものである。上記第１
の電源パッドは、上記半導体チップ上に配置され、かつ
上記第１の電源リードに接続される。上記第２の電源パ
ッドは、上記半導体チップ上に配置され、かつ上記第２
の電源リードに接続される。上記第１の選択パッドは、
上記半導体チップ上であって上記第１の電源リードの近
傍に配置され、かつ上記第１の電源リードに接続される
状態と接続されない状態とのいずれかを有する。上記第
２の選択パッドは、上記半導体チップ上であって上記第
２の電源リードの近傍に配置され、かつ上記第２の電源
リードに接続される状態と接続されない状態とのいずれ
かを有する。上記第１の選択手段は、上記第１および第
２の選択パッドの接続状態に応答して上記複数の第１の
所定動作のうちいずれかを選択する。
【００２６】請求項２に係る半導体集積回路装置におい
ては、上記半導体チップはさらに、複数の第２の所定動
作のうちいずれかを行なう。上記複数のリードにはま
た、第３および第４の電源リードが含まれる。上記第３
の電源リードは、上記電源電位と同じかあるいは異なる
電源電位を受けるためのものである。上記第４の電源リ
ードは、上記第３の電源リードから離れたところに位置
し、かつ上記電源電位と同じかあるいは異なる電源電位
を受けるためのものである。また、上記半導体集積回路
装置はさらに、第３および第４の電源パッド、第３およ
び第４の選択パッド、ならびに第２の選択手段を備え
る。上記第３の電源パッドは、上記半導体チップ上に配
置され、かつ上記第３の電源リードに接続される。上記
第４の電源パッドは、上記半導体チップ上に配置され、
かつ上記第４の電源リードに接続される。上記第３の選
択パッドは、上記半導体チップ上であって上記第３の電
源リードの近傍に配置され、かつ上記第３の電源リード
に接続される状態と接続されない状態とのいずれかを有
する。上記第４の選択パッドは、上記半導体チップ上で
あって上記第４の電源リードの近傍に配置され、かつ上
記第４の電源リードに接続される状態と接続されない状
態とのいずれかを有する。上記第２の選択手段は、第１
の選択手段によって選択された動作と上記第３および第
４の選択パッドの接続状態とに応答して上記複数の第２
の所定動作のうちいずれかを選択する。
【００２７】請求項３に係る半導体集積回路装置は、パ
ッケージ、半導体チップ、複数のリード、複数の第１お
よび第２の選択パッド、ならびに第１および第２の選択
手段を備える。上記半導体チップは、上記パッケージ内
に収納され、複数の第１の所定動作のうちいずれかを行
ない、複数の第２の所定動作のうちいずれかを行なう。
上記複数のリードの各々は、上記パッケージの外側から
上記半導体チップの周縁にわたって配置され。上記複数
の第１の選択パッドは、上記半導体チップ上であって上
記複数のリードのうちいずれかに対応して配置される。
複数の第１の選択パッドの各々は対応するリードに接続
される状態と接続されない状態とのいずれかを有する。
上記第１の選択手段は、上記複数の第１の選択パッドの
接続状態に応答して上記複数の第１の所定動作のうちい
ずれかを選択する。上記複数の第２の選択パッドは、上
記半導体チップ上であって上記複数のリードのうちいず
れかに対応して配置される。上記複数の第２の選択パッ
ドの各々は、対応するリードに接続される状態と接続さ
れない状態とのいずれかを有する。上記第２の選択手段
は、上記第１の選択手段によって選択された動作と上記
複数の第２の選択パッドの接続状態とに応答して上記複
数の第２の所定動作のうちいずれかを選択する。
【００２８】請求項４に係る半導体集積回路装置におい
て、上記半導体チップは、上記第１の選択手段によって
決定された数ごとにデータを読出／書込可能な半導体記
憶装置である。
【００２９】請求項５に係る半導体集積回路装置は、パ
ッケージ、半導体チップ、複数のリード、および複数の
パッドを備える。上記半導体チップは、上記パッケージ
内に収納される。上記複数のリードは、上記パッケージ
の対向する２つの辺に沿って配置される。上記複数のリ
ードの各々は、上記パッケージの外側から上記半導体チ
ップの周縁にわたって配置される。上記複数のパッド
は、上記半導体チップ上であって上記対向する２つの辺
と平行に上記複数のリードに対応して配置される。互い
に対向する２つのリードに対応する２つのパッドの一方
は、その２つのリードの一方に接続される。その２つの
パッドの他方は、その２つのリードの他方に接続され
る。その２つのパッドは、互いに隣接して配置される。
【００３０】請求項６に係る半導体集積回路装置におい
ては、上記複数のリードの一端部が上記半導体チップ上
に配置される。
【００３１】
【作用】請求項１に係る半導体集積回路装置において
は、互いに離れて配置された２つの電源リードの近傍に
対応して２つの選択パッドが配置されているため、その
各電源リードに対するボンディングの回数が減少する。
【００３２】請求項２に係る半導体集積回路装置におい
ては、上記請求項１の作用に加えて、第１および第２の
選択パッドによって選択される動作によって、第３およ
び第４の選択パッドによって選択される動作が異なるた
め、所望の動作を行なう半導体集積回路装置、たとえば
生産量の多い半導体集積回路装置において、各電源リー
ドに対するボンディングの回数が減少する。
【００３３】請求項３に係る半導体集積回路装置におい
ては、第１および第２の選択パッドによって選択される
動作によって、第３および第４の選択パッドによって選
択される動作が異なるため、所望の動作を行なう半導体
集積回路装置、たとえば生産量の多い半導体集積回路装
置において、各電源リードに対するボンディングの回数
が減少する。
【００３４】請求項４に係る半導体集積回路装置におい
ては、第１の選択手段によって一度に読出す、または書
込むデータの数が決定されるため、種々の語構成を持つ
半導体集積回路装置を製造することができる。
【００３５】請求項５に係る半導体集積回路装置におい
ては、互いに対向する２つのリードがその対応する２つ
のパッドと択一的に接続されるため、１種類のリードを
用いて正および逆ベンドの半導体集積回路装置を製造す
ることができる。しかも、その対応する２つのパッドは
互いに隣接して配置されているため、その対向する２つ
のリードとその対応する２つのパッドとの間にボンディ
ングされたワイヤが他のボンディングワイヤと接触する
ことはない。
【００３６】請求項６に係る半導体集積回路装置におい
ては、リードの一端部が半導体チップ上に配置されてい
る、つまりＬＯＣ構造にされ、それによりその１つのリ
ードに対するボンディングの回数が減少するので、半導
体チップの同じ場所にダメージが与えられるのが防止さ
れる。また、ＬＯＣ構造を有する正および逆ベンドの半
導体集積回路装置を容易に製造することができる。
【００３７】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。
【００３８】［実施例１］図２は、「×１構成」、「×
４構成」および「×８構成」を有する６４メガビットの
ＤＲＡＭの一般的なピン配置を示す。図２を参照して、
このＤＲＡＭは、３４個のリードを有し、その各リード
の先端部分はパッケージから突出して外部ピンを構成し
ている。図２において、Ｖｃｃは電源電位を示し、Ｖｓ
ｓは接地電位を示す。Ａ０〜Ａ１２はアドレス信号を示
し、Ｄ，Ｑ，ＤＱ０〜ＤＱ７はデータ信号を示す。／Ｒ
ＡＳは行アドレスストローブ信号を示し、／ＣＡＳは列
アドレスストローブ信号を示す。／Ｗはライトイネーブ
ル信号を示し、／ＯＥは出力イネーブル信号を示す。
【００３９】図２に示されるように、「×１構成」およ
び「×４構成」においては、電源電位Ｖｃｃは両端の１
番ピンおよび１７番ピンに与えられ、接地電位Ｖｓｓは
その対向する両端の１８番ピンおよび３４番ピンに与え
られる。これに対し、「×８構成」においては、電源電
位Ｖｃｃはさらに中央付近の７番ピンにも与えられ、接
地電位Ｖｓｓはさらにその対向する中央付近の２９番ピ
ンにも与えられる。
【００４０】図３は、「×１６構成」を有する６４メガ
ビットのＤＲＡＭの一般的なピン配置を示す。図３に示
されるように、「×１６構成」においては、電源電位Ｖ
ｃｃは両端の１番ピンおよび２７番ピンに与えられ、さ
らに中央付近の６番ピンおよび１２番ピンにも与えられ
る。また、接地電位Ｖｓｓはその対向する両端の２８番
ピンおよび５４番ピンに与えられ、さらにその対向する
中央付近の４３番ピンおよび４９番ピンにも与えられ
る。
【００４１】ここで、「×１構成」においては、６４メ
ガビットのメモリセルアレイが１つだけ設けられ、それ
により所望の１つのメモリセルからデータが１ビットご
とに読出されたり、あるいはその１つのメモリセルにデ
ータが１ビットごとに書込まれたりする。「×４構成」
においては、１６メガビットのメモリセルアレイが４つ
設けられ、それにより所望の４つのメモリセルからデー
タが４ビットごとに読出されたり、あるいはその４つの
メモリセルにデータが４ビットごとに書込まれたりす
る。「×８構成」においては、８メガビットのメモリセ
ルアレイが８つ設けられ、それにより所望の８つのメモ
リセルからデータが８ビットごとに読出されたり、ある
いはその８つのメモリセルにデータが８ビットごとに書
込まれたりする。「×１６構成」においては、４メガビ
ットのメモリセルアレイが１６個設けられ、それにより
所望の１６個のメモリセルからデータが１６ビットごと
に読出されたり、あるいはその１６個のメモリセルにデ
ータが１６ビットごとに書込まれたりする。
【００４２】図１は、この発明の実施例１によるＤＲＡ
Ｍの全体構成を示す平面図である。このＤＲＡＭ１０は
「×１６構成」を有し、かつ６４メガビットの記憶容量
を有する。
【００４３】図１を参照して、このＤＲＡＭ１０は、樹
脂などからなるパッケージ１と、そのパッケージ内に収
納された半導体チップ２と、そのパッケージ１の対向す
る２つの辺に沿って配置された複数のリード３，３１〜
３８とを備える。各リードは、パッケージ１の外側から
半導体チップの周縁にわたって配置されている。また、
各リードの一端部は半導体チップ２の上方まで延びてい
る。したがって、このＤＲＡＭはＬＯＣ構造を有する。
【００４４】また、半導体チップ２の上には、パッケー
ジ１の対向する２辺と平行して複数の電源パッド４１〜
４８が形成されている。電源パッド４１は、電源電位Ｖ
ｃｃが与えられる電源リード３１にワイヤ５を介して接
続されている。電源パッド４２は、電源電位Ｖｃｃが与
えられる電源リード３２にワイヤ５を介して接続されて
いる。電源パッド４３は、電源電位Ｖｃｃが与えられる
電源リード３３にワイヤ５を介して接続されている。電
源パッド４４は電源電位Ｖｃｃが与えられる電源リード
３４にワイヤ５を介して接続されている。電源パッド４
５は、接地電位Ｖｓｓが与えられる電源リード３５にワ
イヤ５を介して接続されている。電源パッド４６は、接
地電位Ｖｓｓが与えられる電源リード３６にワイヤ５を
介して接続されている。電源パッド４７は、接地電位Ｖ
ｓｓが与えられる電源リード３７にワイヤ５を介して接
続されている。電源パッド４８は、接地電位Ｖｓｓが与
えられる電源リード３８にワイヤ５を介して接続されて
いる。
【００４５】この半導体チップ２の上にはさらに、２つ
の選択パッドＭＳ１，ＭＳ２が形成されている。選択パ
ッドＭＳ１は、電源リード３１の近傍であって電源パッ
ド４１に隣接して配置されている。選択パッドＭＳ２
は、電源リード３２の近傍であって電源パッド４６に隣
接して配置されている。なお図１では、選択パッドＭＳ
１は、対応する電源リード３１にワイヤ５を介して接続
されている。選択パッドＭＳ２は、対応する電源リード
３２にワイヤ５を介して接続されている。
【００４６】図４は、半導体チップ２に搭載されている
語構成選択回路の構成を示す回路図である。図４を参照
して、この選択回路６は、選択パッドＭＳ１と接地電位
Ｖｓｓのノードとの間に接続されたＮチャネルＭＯＳト
ランジスタ６０１と、選択パッドＭＳ２と接地電位Ｖｓ
ｓのノードとの間に接続されたＮチャネルＭＯＳトラン
ジスタ６０２とを備える。これらトランジスタ６０１，
６０２のゲート電極には、電源電位Ｖｃｃが与えられ
る。
【００４７】この選択回路６はさらに、６つのインバー
タ６０３〜６０８と、４つのＮＡＮＤゲート６０９〜６
１２とを備える。選択パッドＭＳ１は、直列に接続され
たインバータ６０３および６０５を介してＮＡＮＤゲー
ト６０９の一方の入力ノードとＮＡＮＤゲート６１１の
一方の入力ノードとに接続される。インバータ６０５の
出力ノードは、インバータ６０７を介してＮＡＮＤゲー
ト６１０の一方の入力ノードとＮＡＮＤゲート６１２の
一方の入力ノードに接続される。
【００４８】選択パッドＭＳ２は、直列に接続されたイ
ンバータ６０４および６０６を介してＮＡＮＤゲート６
１１の他方の入力ノードとＮＡＮＤゲート６１２の他方
の入力ノードとに接続される。インバータ６０６の出力
ノードは、インバータ６０８を介してＮＡＮＤゲート６
０９の他方の入力ノードとＮＡＮＤゲート６１０の他方
の入力ノードとに接続される。ＮＡＮＤゲート６０９
は、「×１構成」を活性化するためのイネーブル信号／
ＥＮ１を出力する。ＮＡＮＤゲート６１０は、「×４構
成」を活性化するためのイネーブル信号／ＥＮ２を出力
する。ＮＡＮＤゲート６１１は、「×８構成」を活性化
するためのイネーブル信号／ＥＮ３を出力する。ＮＡＮ
Ｄゲート６１２は、「×１６構成」を活性化するための
イネーブル信号／ＥＮ４を出力する。
【００４９】次の表２は、選択パッドＭＳ１，ＭＳ２の
接続状態と語構成との対応関係を示す。
【００５０】
【表２】
【００５１】表２に示されるように、選択パッドＭＳ１
およびＭＳ２は、電源電位Ｖｃｃが与えられる状態と、
いずれにも接続されないオープン状態とをそれぞれ有す
る。すなわち、選択パッドＭＳ１が対応する電源リード
３１に接続される場合とされない場合とがある。同様
に、選択パッドＭＳ２が対応する電源リード３２と接続
される場合と接続されない場合とがある。
【００５２】たとえば選択パッドＭＳ１が対応する電源
リード３１に接続され、かつ選択パッドＭＳ２はいずれ
にも接続されない、つまりオープンの場合は、選択回路
６におけるインバータ６０３にＨレベルが与えられ、そ
れに対応してＨレベルのモード選択信号ＭＳＩ１がＮＡ
ＮＤゲート６０９および６１１に与えられ、さらにＬレ
ベルのモード選択信号／ＭＳＩ１がＮＡＮＤゲート６１
０および６１２に与えられる。一方、選択パッドＭＳ２
の電位はトランジスタ６０２によって接地電位Ｖｓｓに
プルダウンされ、それによりＬレベルがインバータ６０
４に与えられる。これに応答して、Ｌレベルのモード選
択信号ＭＳＩ２がＮＡＮＤゲート６１１および６１２に
与えられ、さらにＨレベルのモード選択信号／ＭＳＩ２
がＮＡＮＤゲート６０９および６１０に与えられる。し
たがって、イネーブル信号／ＥＮ１だけがＬレベルとな
り、それにより「×１構成」が活性化される。
【００５３】また、選択パッドＭＳ１およびＭＳ２がと
もにオープン状態の場合は、イネーブル信号／ＥＮ２だ
けがＬレベルとなり、それにより「×４構成」が活性化
される。
【００５４】また、選択パッドＭＳ１が対応する電源リ
ード３１に接続され、かつ選択パッドＭＳ２が対応する
電源リード３２に接続される場合は、イネーブル信号／
ＥＮ３だけがＬレベルとなり、それにより「×８構成」
が活性化される。
【００５５】さらに、選択パッドＭＳ１がオープン状態
で、かつ選択パッドＭＳ２が対応する電源リード３２に
接続される場合は、イネーブル信号／ＥＮ４だけがＬレ
ベルとなり、それにより「×１６構成」が活性化され
る。
【００５６】図２および図３に示されるように、「×１
構成」および「×４構成」のＤＲＡＭにおいては両端の
リードだけに電源電位Ｖｃｃが与えられるのに対し、
「×８構成」のＤＲＡＭにおいては両端のリードだけで
なく中央付近のリードにも電源電位Ｖｃｃが与えられ
る。さらに、「×１６構成」のＤＲＡＭにおいては両端
のリードだけでなく中央付近の２つのリードにも電源電
位Ｖｃｃが与えられる。
【００５７】したがって図１に示されるように、この実
施例１によるＤＲＡＭ１０においては、電源電位Ｖｃｃ
が与えられる中央付近の電源リード３２の近傍に選択パ
ッドＭＳ２が配置されている。
【００５８】ところで、「×１構成」または「×４構
成」の場合は、電源リード３２には電源電位Ｖｃｃは与
えられず、しかも選択パッドＭＳ２は電源リード３２に
接続されない。選択パッドＭＳ２がオープン状態の場合
において、選択パッドＭＳ１が電源リード３１にボンデ
ィングワイヤ５を介して接続されると、電源パッドＭＳ
１に電源電位Ｖｃｃが与えられることになるので、上述
したように「×１構成」が選択される。一方、選択パッ
ドＭＳ２だけでなく選択パッドＭＳ１もオープン状態の
場合は、「×４構成」が選択される。
【００５９】このように、選択パッドＭＳ２は、「×１
構成」または「×４構成」では電源電位Ｖｃｃが与えら
れないリード３２の近傍に配置されている。しかしなが
ら、選択パッドＭＳ２がオープン状態のときに「×１構
成」または「×４構成」が選択されるので、何らの問題
も生じない。
【００６０】「×８構成」および「×１６構成」の場合
は、電源リード３２に電源電位Ｖｃｃが与えられるの
で、選択パッドＭＳ２が電源リード３２にボンディング
ワイヤ５を介して接続されると「×８構成」または「×
１６構成」が選択される。この場合において、選択パッ
ドＭＳ１が電源リード３１にボンディングワイヤ５を介
して接続されると「×８構成」が選択される。一方、選
択パッドＭＳ１がオープン状態の場合は「×１６構成」
が選択される。
【００６１】図１５に示された従来のＤＲＡＭにおいて
「×８構成」が選択される場合は、選択パッドＭＳ１お
よびＭＳ２がともに電源リード３に接続されるので、こ
の電源リード３には３本のワイヤ５がボンディングされ
ることになる。これに対し、この実施例１によるＤＲＡ
Ｍ１０において「×８構成」が選択される場合は、選択
パッドＭＳ１が電源リード３１に接続され、選択パッド
ＭＳ２が電源リード３２に接続されるので、電源リード
３１には２本のワイヤ５がボンディングされるだけであ
る。
【００６２】また、「×１６構成」が選択れさる場合、
図１５に示された従来のＤＲＡＭにおいては選択パッド
ＭＳ２が電源リード３に接続されるので、電源リード３
には２本のワイヤ５がボンディングされることになる。
これに対し、この実施例１によるＤＲＡＭ１０において
は選択パッドＭＳ２は電源リード３２に接続されるの
で、電源リード３１には１本のワイヤ５がボンディング
されるだけである。
【００６３】このように、電源リード３１に対するボン
ディングの回数が従来よりも減少するので、ワイヤ５が
ボンディングされるときに既にボンディングされたワイ
ヤ５が外れたり、あるいは切断されたりする可能性は低
くなる。しかも、電源リード３１の先端が半導体チップ
２の表面に接触する回数も減少するので、半導体チップ
２に与えられるダメージも低減される。
【００６４】また、このＤＲＡＭ１０は、以下の工程を
経て製造される。まずシリコンウェハ上にいくつかのウ
ェルが形成され、さらにトランジスタ、キャパシタなど
の素子が形成される。続いて、金属配線が階層的に形成
され、さらにパッシベーション膜が形成される。このと
き、この製造されたウェハがテストされる。
【００６５】続いて、この製造されたウェハがダイシン
グされ、それにより半導体チップ２が製造される。この
半導体チップ２はパッケージ１内に収納され、半導体チ
ップ２上のパッド４１〜４８，ＭＳ１，ＭＳ２と、リー
ド３，３１〜３８との間にワイヤ５がボンディングされ
る。このとき、選択パッドＭＳ１，ＭＳ２がボンディン
グされるか否かによって語構成が選択される。そして、
この完成されたＤＲＡＭ１０の最終テストが行なわれた
後、このＤＲＡＭ１０は出荷される。
【００６６】また、「×８構成」、「×１６構成」など
の多ビット構成を有するＤＲＡＭにおいて、最近は「２
ＣＡＳ」、「４ＣＡＳ」などの多ビット構成に特有の品
種が増加している。多ビット構成を有するＤＲＡＭでは
電源電位Ｖｃｃまたは接地電位Ｖｓｓが与えられるリー
ドの数が増加する。したがって、このような追加的に電
源電位Ｖｃｃなどが与えられる電源リードの近傍に選択
パッドが配置されれば、選択パッドは分散して配置され
ることになるので、１つのリードに対するボンディング
の回数が減少する。
【００６７】なお、上記実施例１においては、選択パッ
ドＭＳ１，ＭＳ２が電源リード３１，３２に接続される
か否かによって語構成が選択されるが、接地電位Ｖｓｓ
が与えられる電源リード３５，３６に選択パッドＭＳ
１，ＭＳ２が接続されるか否かによって語構成が選択さ
れるようにしてもよい。また、選択パッドＭＳ１，ＭＳ
２が電源リード３１，３２に接続されるか、電源リード
３５，３６に接続されるか、あるいはいずれにも接続さ
れないかによって語構成が選択されるようにしてもよ
い。この場合、１つの選択パッドが３つの状態を択一的
に持ち得るので、理論的には９種類の語構成から１種類
の語構成を選択することができる。
【００６８】［実施例２］図５は、この発明の実施例２
によるＤＲＡＭの構成を示す平面図である。なお、上記
実施例１と同一または相当部分には同一符号を付してそ
の説明を省略する。
【００６９】図５を参照して、このＤＲＡＭ１１におい
ては、さらに２つの選択パッドＭＳ３，ＭＳ４が半導体
チップ２上であって電源リード３３，３８の近傍にそれ
ぞれ形成されている。
【００７０】選択パッドＭＳ３は、電源リード３３に接
続されたり、あるいは接続されなかったりする。選択パ
ッドＭＳ４は、電源リード３８に接続されたり、あるい
は接続されなかったりする。
【００７１】選択パッドＭＳ１およびＭＳ２は、上記実
施例１と同様に、図４に示された語構成選択回路６に接
続されている。したがって、選択パッドＭＳ１，ＭＳ２
に電源電位Ｖｃｃが与えられるか、あるいは選択パッド
ＭＳ１，ＭＳ２がオープン状態にされるかによって、４
つの語構成のうち１つが選択される。
【００７２】選択パッドＭＳ３およびＭＳ４は、図６に
示される動作モード選択回路７に接続されている。図６
を参照して、この動作モード選択回路７は、選択パッド
ＭＳ３と接地電位Ｖｓｓのノードとの間に接続されたＮ
チャネルＭＯＳトランジスタ７０１と、選択パッドＭＳ
４と電源電位Ｖｃｃのノードとの間に接続されたＰチャ
ネルＭＯＳトランジスタ７０２とを備える。このトラン
ジスタ７０１のゲート電極には電源電位Ｖｃｃが与えら
れ、トランジスタ７０２のゲート電極には接地電位Ｖｓ
ｓが与えられる。
【００７３】この選択回路７はさらに、８個のインバー
タ７０３〜７０８，７１８，７１９と、９個の論理ゲー
ト７０９〜７１７とを備える。
【００７４】選択パッドＭＳ３は、直列に接続されたイ
ンバータ７０３および７０５を介して論理ゲート（ＮＯ
Ｒゲート）７０９および７１０の一方の入力ノードにそ
れぞれ接続される。インバータ７０５の出力ノードは、
インバータ７０７を介して論理ゲート（ＮＯＲゲート）
７１１および７１２の一方の入力ノードにそれぞれ接続
され、さらにＮＡＮＤゲート７１３の１つの入力ノード
に接続される。論理ゲート７０９および７１０の出力ノ
ードは、ＮＯＲゲート７１６の入力ノードにそれぞれ接
続される。ＮＯＲゲート７１６は、「ファーストページ
モード」を活性化するためのイネーブル信号／ＥＮ５を
出力する。論理ゲート７１１および７１２の出力ノード
は、ＮＯＲゲート７１７の入力ノードにそれぞれ接続さ
れる。ＮＯＲゲート７１７は、「スタティックカラムモ
ード」を活性化するためのイネーブル信号／ＥＮ６を出
力する。
【００７５】選択パッドＭＳ４は、直列に接続されたイ
ンバータ７０４および７０６を介して論理ゲート（ＮＯ
Ｒゲート）７１５の一方の入力ノードに接続される。イ
ンバータ７０６の出力ノードは、インバータ７０８を介
して論理ゲート７０９および７１１の他方の入力ノード
にそれぞれ接続され、ＮＡＮＤゲート７１３のもう１つ
の入力ノードに接続され、さらに論理ゲート（ＮＯＲゲ
ート）７１４の一方の入力ノードに接続される。ＮＡＮ
Ｄゲート７１３は、「ニブルモード」を活性化するため
のイネーブル信号／ＥＮ７を出力する。論理ゲート７１
４の出力ノードはインバータ７１８の入力ノードに接続
される。インバータ７１８は、「２ＣＡＳモード」を活
性化するためのイネーブル信号／ＥＮ８を出力する。論
理ゲート７１５の出力ノードは、インバータ７１９の入
力ノードに接続される。インバータ７１９は、「２ＷＥ
モード」を活性化するためのイネーブル信号／ＥＮ９を
出力する。
【００７６】なお、この選択回路７における論理ゲート
７１０，７１２〜７１５には、図４に示された選択回路
６からのイネーブル信号／ＥＮ４が与えられる。
【００７７】次の表３は、「×１構成」、「×４構成」
または「×８構成」の場合における選択パッドＭＳ３，
ＭＳ４の接続状態と動作モードとの対応関係を示す。表
４は、「×１６構成」の場合における選択パッドＭＳ
３，ＭＳ４の接続状態と動作モードとの対応関係を示
す。
【００７８】
【表３】
【００７９】
【表４】
【００８０】たとえば選択パッドＭＳ３およびＭＳ４が
ともにオープン状態の場合は、選択パッドＭＳ３の電位
はトランジスタ７０１によって接地電位Ｖｓｓにプルダ
ウンされ、それによりＬレベルがインバータ７０３に与
えられる。これに応答して、Ｌレベルのモード選択信号
ＭＳＩ３が論理ゲート７０９および７１０にそれぞれ与
えられる。また、Ｈレベルのモード選択信号／ＭＳＩ３
が論理ゲート７１１〜７１３にそれぞれ与えられる。
【００８１】選択パッドＭＳ４の電位はトランジスタ７
０２によって電源電位Ｖｃｃにプルアップされ、それに
よってＨレベルがインバータ７０４に与えられる。これ
に応答して、Ｌレベルのモード選択信号ＭＳＩ４が論理
ゲート７０９，７１１，７１３，７１４にそれぞれ与え
られる。また、Ｈレベルのモード選択信号ＭＳＩ４が論
理ゲート７１５に与えられる。
【００８２】この場合において、図４に示された選択回
路６によって「×１構成」、「×４構成」または「×８
構成」が選択されている場合は、Ｈレベルのイネーブル
信号／ＥＮ４が、論理ゲート７１０，７１２〜７１５に
それぞれ与えられるので、イネーブル信号／ＥＮ５だけ
がＬレベルとなる。このため、「ファーストページモー
ド」が選択される。
【００８３】一方、選択パッドＭＳ３およびＭＳ４がと
もにオープン状態の場合において、選択回路６によって
「×１６構成」が選択される場合は、Ｌレベルのイネー
ブル信号／ＥＮ４が論理ゲート７１０，７１２〜７１５
にそれぞれ与えられる。このため、イネーブル信号／Ｅ
Ｎ５および／ＥＮ８だけがＬレベルとなり、これにより
「ファーストページモード」および「２ＣＡＳモード」
が選択される。
【００８４】その他、上記表３に示されるように、「×
１構成」、「×４構成」または「×８構成」が選択され
ている場合において、選択パッドＭＳ３に電源電位Ｖｃ
ｃが与えられ、かつ選択パッドＭＳ４がオープン状態の
場合は、「スタティックカラムモード」が選択される。
また、選択パッドＭＳ３がオープン状態で、かつ選択パ
ッドＭＳ４に接地電位Ｖｓｓが与えられている場合は、
「ニブルモード」が選択される。
【００８５】一方、上記表４に示されるように、「×１
６構成」の場合において、選択パッドＭＳ３に電源電位
Ｖｃｃが与えられている場合は、選択パッドＭＳ４の接
続状態がどのような場合であっても、「スタティックカ
ラムモード」が選択される。また、選択パッドＭＳ４に
接地電位Ｖｓｓが与えられる場合は、選択パッドＭＳ３
の接続状態がどのような場合であっても、「２ＷＥモー
ド」が選択される。
【００８６】ここで、これら動作モードについて簡単に
説明する。図７は、「ファーストスページモード」の動
作波形を示すタイミングチャートである。図７を参照し
て、「ファーストページモード」においては、行アドレ
スストローブ信号／ＲＡＳの立下がりに応答して行アド
レスか取込まれる。さらに、行アドレスストローブ信号
／ＲＡＳがＬレベルで維持されている間に、列アドレス
ストローブ信号／ＣＡＳが複数回トグルされ、その列ア
ドレスストローブ信号／ＣＡＳの立下がりに応答して複
数の列アドレスが順次取込まれる。したがって、１つの
行アドレスに対して複数の列アドレスがアクセスされ
る。
【００８７】図８は、「スタティックカラムモード」の
動作波形を示すタイミングチャートである。図８を参照
して、「スタティックカラムモード」においては、行ア
ドレスストローブ信号／ＲＡＳの立下がり応答して行ア
ドレスが取込まれ、続いて列アドレスストローブ信号／
ＣＡＳの立下がりに応答して列アドレスが取込まれる。
さらに、行アドレスストローブ信号／ＲＡＳおよび列ア
ドレスストローブ信号ＣＡＳがともにＬレベルで維持さ
れている間に、列アドレスが変更され、これにより１つ
の行アドレスに対して複数の列アドレスがアクセスされ
る。
【００８８】図９は、「ニブルモード」の動作波形を示
すタイミングチャートである。図９を参照して、「ニブ
ルモード」においては、行アドレスストローブ信号／Ｒ
ＡＳの立下がり応答して行アドレスが取込まれ、続いて
列アドレスストローブ信号／ＣＡＳの立下がりに応答し
て列アドレスが取込まれる。さらに、行アドレスストロ
ーブ信号／ＲＡＳがＬレベルで維持されている間に、列
アドレスストローブ信号／ＣＡＳが３回トグルされる。
これにより、その取込まれた列アドレスに連続する３つ
の列アドレスが内部的に発生され、その結果、１つの行
アドレスに対して連続した４つの列アドレスがアクセス
される。
【００８９】図１０は、「２ＣＡＳモード」の動作波形
を示すタイミングチャートである。図１０を参照して、
「２ＣＡＳモード」においては、２つの列アドレススト
ローブ信号／ＵＣＡＳおよび／ＬＣＡＳが供給される。
この上位列アドレスストローブ信号／ＵＣＡＳの立下が
りに応答して列アドレスが取込まれ、それにより対応す
る上位ビットのデータＤＱ９〜ＤＱ１６が出力される。
また、その下位列アドレスストローブ信号／ＬＣＡＳの
立下がりに応答して列アドレスか取込まれ、対応する下
位ビットのデータＤＱ１〜ＤＱ８が出力される。
【００９０】図１１は、「２ＷＥモード」の動作波形を
示すタイミングチャートである。図１１を参照して、
「２ＷＥモード」においては、２つのライトイネーブル
信号／ＵＷおよび／ＬＷが供給される。この上位ライト
イネーブル信号／ＵＷがＬレベルになると、対応する上
位ビットのデータＤＱ９〜ＤＱ１６がアクセスされたメ
モリセルに書込まれる。また、その下位ライトイネーブ
ル信号／ＬＷがＬレベルになると、その対応する下位ビ
ットのデータＤＱ１〜ＤＱ８がそのアクセスされたメモ
リセルに書込まれる。
【００９１】上述したようにこの実施例においては、選
択パッドＭＳ３およびＭＳ４がともにオープン状態の場
合に、「×１構成」、「×４構成」または「×８構成」
が選択されると、動作モードは「ファーストページモー
ドとなり、また、「×１６構成」が選択されると、動作
モードは「ファーストページモード」でかつ「２ＣＡＳ
モード」となる。
【００９２】したがって、「×１構成」、「×４構成」
または「×８構成」では「ファーストページモード」の
ＤＲＡＭの生産量が最も多く、「×１６構成」では「フ
ァーストページモード」でかつ「２ＣＡＳモード」のＤ
ＲＡＭの生産量が最も多い場合、これら生産量の多いＤ
ＲＡＭを製造するときに選択パッドＭＳ３およびＭＳ４
にボンディングをする必要がない。そのため、これら生
産量の多いＤＲＡＭの歩留りが向上し、それによりＤＲ
ＡＭ全体の生産効率がよくなる。
【００９３】もし「×１構成」、「×４構成」または
「×８構成」では「スタティックカラムモード」のＤＲ
ＡＭの生産量が最も多ければ、選択パッドＭＳ３および
ＭＳ４がともにオープン状態のときに「スタティックカ
ラムモード」が選択されるように、図６に示された動作
モード選択回路７を変更すればよい。
【００９４】［実施例３］図１２および図１３は、４メ
ガビットのＤＲＡＭのピン配置を示す。ただし、図１２
は正ベンドのピン配置を示し、図１３はリバースベンド
（逆ベンド）のピン配置を示す。
【００９５】図１２および図１３を比較すれば明らかな
ように、これらＤＲＡＭのピン配置は互いに対称になっ
ている。すなわち、図１２の正ベンド品では１番ピンか
ら２６番ピンまでが反時計回りに配置されているのに対
し、図１３の逆ベンド品では１番ピンから２６番ピンま
でが時計回りに配置されている。
【００９６】たとえば正ベンド品で電源電位Ｖｃｃが与
えられるピンと、逆ベンド品で電源電位Ｖｃｃが与えら
れるピンとは、互いに対向する位置にある。同様に、正
ベンド品でアドレス信号Ａ０〜Ａ３が与えられるピン
と、逆ベンド品でこれらのアドレス信号Ａ０〜Ａ３が与
えられるピンとは、それぞれ互いに対向する位置にあ
る。
【００９７】図１４は、この発明の実施例３によるＤＲ
ＡＭの構成を示す平面図である。図１４を参照して、こ
のＤＲＡＭ１２は、樹脂などからなるパッケージ１と、
そのパッケージ１内に収納される半導体チップ２と、そ
のパッケージ１の対向する２つの辺に平行して配置され
た複数のリード３とを備える。各リード３は、パッケー
ジ１の外部から半導体チップ２の周縁にわたって配置さ
れている。また、各リード３の一端部は、半導体チップ
２の上方まで延びている。したがって、このＤＲＡＭ１
２はＬＯＣ構造を有する。さらに、各リード３の他端部
は、パッケージ１から突出し、その突出部分により外部
ピンが構成されている。
【００９８】また、半導体チップ２上には、パッケージ
１の対向する２つの辺に平行して複数のパッド８が一直
線に配置されている。これら複数のパッド８のうち互い
に隣接する２つのパッドは、対向する２つのリード３に
対応して配置されている。
【００９９】正ベンド品の場合は、図１４中実線で示さ
れるように、互いに隣接する２のパッド８のうち一方が
ワイヤ５１を介して対応するリード３に接続されるとと
もに、他方のパッドがそのリード３と対向するリード３
にワイヤ５１を介して接続される。
【０１００】一方、逆ベンド品の場合は、互いに隣接す
る２つのパッド８のうち一方がその対応するリード３に
ワイヤ５２を介して接続されるとともに、他方のパッド
がそのリード３と対向するリード３にワイヤ５２を介し
て接続される。
【０１０１】したがって、図１８に示されるようにリー
ド３を曲げる必要がないので、１種類のリード３を用い
て正ベンド品と逆ベンド品とを製造することができる。
【０１０２】また、互いに対向する２つのリード３と選
択的に接続される２つのパッド８は互いに隣接して配置
されているので、これらのパッド８をリード３に接続す
るワイヤ５１，５２が、他のワイヤと交差することはな
い。このため、ワイヤ同士が接触することもないので、
高い歩留りで正および逆ベンドのＤＲＡＭを製造するこ
とができる。
【０１０３】なお、実施例３ではＬＯＣ型のＤＲＡＭを
用いて説明したが、この発明は特にＬＯＣ型に限定され
るものではなく、また、ＤＲＡＭに限定されるものでも
ない。したがって、この発明はあらゆる半導体集積回路
装置に適用することができる。
【０１０４】
【発明の効果】請求項１に係る半導体集積回路装置によ
れば、複数の選択パッドは複数のリードの近傍に分散し
て配置されているので、１つのリードに対するボンディ
ングの回数を減らすことができる。したがって、ワイヤ
をボンディングするときに既にボンディングされたワイ
ヤが外れたり、あるいは切れたりすることはない。
【０１０５】請求項２に係る半導体集積回路装置によれ
ば、請求項１の効果に加えて、第１および第２の選択パ
ッドによって選択される動作に応じて、第３および第４
の選択パッドによって選択される動作が変更されるの
で、たとえば第３および第４の選択パッドがオープン状
態のときに最も生産量の多い動作が選択されるようにし
ておけば、歩留りが向上し、それにより効率よく半導体
集積回路装置を製造することができる。
【０１０６】請求項３に係る半導体集積回路装置によれ
ば、第１の選択パッドによって選択される動作に応じ
て、第２の選択パッドによって選択される動作が変更さ
れるので、たとえば第２の選択パッドがオープン状態の
とき最も生産量の多い動作が選択されるようにしておけ
ば、歩留りが向上し、それにより効率よく半導体集積回
路装置を製造することができる。
【０１０７】請求項４に係る半導体集積回路装置によれ
ば、選択パッドを対応するリードに接続するか否かによ
って種々の語構成を有する半導体記憶装置を製造するこ
とができる。
【０１０８】請求項５に係る半導体記憶装置によれば、
互いに対向する２つのリードが対応する２つのパッドに
選択的に接続されるので、正および逆ベンド品を容易に
作り分けることができる。しかも、それらのパッドは隣
接して配置されているので、それらのパッドと対応する
リードを接続するワイヤが他のワイヤと接触することは
なく、それにより高い歩留りで正および逆ベンド品を作
り分けることができる。
【０１０９】請求項６に係る半導体記憶装置によれば、
ＬＯＣ型であるにもかかわらず、ボンディング時にリー
ドが半導体チップに接触する回数が少なくなり、半導体
チップに与えられるダメージが低減される。
【図面の簡単な説明】
【図１】 この発明の実施例１によるＤＲＡＭの構成を
示す平面図である。
【図２】 「×１構成」、「×４構成」および「×８構
成」を有するＤＲＡＭのピン配置を示す図である。
【図３】 「×１６構成」を有するＤＲＡＭのピン配置
を示す図である。
【図４】 図１に示されたＤＲＡＭにおける語構成選択
回路を示す回路図である。
【図５】 この発明の実施例２によるＤＲＡＭの構成を
示す平面図である。
【図６】 図５に示されたＤＲＡＭにおける動作モード
選択回路を示す回路図である。
【図７】 ファーストページモードの動作波形を示すタ
イムチャートである。
【図８】 スタティックカラムモードの動作波形を示す
タイムチャートである。
【図９】 ニブルモードの動作波形を示すタイムチャー
トである。
【図１０】 ２ＣＡＳモードの動作波形を示すタイムチ
ャートである。
【図１１】 ２ＷＥモードの動作波形を示すタイムチャ
ートである。
【図１２】 正ベンド型のＤＲＡＭのピン配置を示す図
である。
【図１３】 図１２に示された正ベント型のＤＲＡＭに
対応して、逆ベンド型のＤＲＡＭのピン配置を示す図で
ある。
【図１４】 この発明の実施例３によるＤＲＡＭの構成
を示す平面図である。
【図１５】 従来のＤＲＡＭの一部構成を示す平面図で
ある。
【図１６】 従来の選択回路を示す回路図である。
【図１７】 図１５に示されたＤＲＡＭのボンディング
時における問題点を説明するための側面図である。
【図１８】 従来のＤＲＡＭを示す側面図であり、図中
右側は正および逆ベンド型のＤＲＡＭを製造する方法を
示す。
【符号の説明】
１ パッケージ、２ 半導体チップ、３，３１〜３８
リード、４，４１〜４８ 電源パッド、５ ワイヤ、６
語構成選択回路、７ 動作モード選択回路、８ パッ
ド、１０，１１，１２ ＤＲＡＭ、ＭＳ１〜ＭＳ４ 選
択パッド、Ｖｃｃ 電源電位、Ｖｓｓ 接地電位。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/10 ３０１ 7210−4Ｍ (72)発明者 宮本 博司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 パッケージと、 前記パッケージ内に収納されかつ複数の第１の所定動作
    のうちいずれか行なう半導体チップと、 各々が前記パッケージの外側から前記半導体チップの周
    縁にわたって配置された複数のリードとを備え、前記複
    数のリードは、電源電位を受けるための第１の電源リー
    ドと、前記第１の電源リードから離れたところに位置し
    かつ電源電位を受けるための第２の電源リードとを含
    み、 前記半導体チップ上に配置されかつ前記第１の電源リー
    ドに接続された第１の電源パッドと、 前記半導体チップ上に配置されかつ前記第２の電源リー
    ドに接続された第２の電源パッドと、 前記半導体チップ上であって前記第１の電源リードの近
    傍に配置されかつ前記第１の電源リードに接続される状
    態と接続されない状態とのいずれかを有する第１の選択
    パッドと、 前記半導体チップ上であって前記第２の電源リードの近
    傍に配置されかつ前記第２の電源リードに接続される状
    態と接続されない状態とのいずれかを有する第２の選択
    パッドと、 前記第１および第２の選択パッドの接続状態に応答して
    前記複数の第１の所定動作のうちいずれかを選択する第
    １の選択手段とをさらに備えた半導体集積回路装置。
  2. 【請求項２】 前記半導体チップはさらに、複数の第２
    の所定動作のうちいずれかを行ない、 前記複数のリードはまた、電源電位を受けるための第３
    の電源リードと、前記第３の電源リードから離れたとこ
    ろに位置しかつ電源電位を受けるための第４の電源リー
    ドとを含み、 前記半導体チップ上に配置されかつ前記第３の電源リー
    ドに接続された第３の電源パッドと、 前記半導体チップ上に配置されかつ前記第４の電源リー
    ドに接続された第４の電源パッドと、 前記半導体チップ上であって前記第３の電源リードの近
    傍に配置されかつ前記第３の電源リードに接続される状
    態と接続されない状態とのいずれかを有する第３の選択
    パッドと、 前記半導体チップ上であって前記第４の電源リードの近
    傍に配置されかつ前記第４の電源リードに接続される状
    態と接続されない状態とのいずれかを有する第４の選択
    パッドと、 前記第１の選択手段によって選択された動作と前記第３
    および第４の選択パッドの接続状態とに応答して前記複
    数の第２の所定動作のうちいずれかを選択する第２の選
    択手段とをさらに備えたことを特徴とする請求項１に記
    載の半導体集積回路装置。
  3. 【請求項３】 パッケージと、 前記パッケージ内に収納され、複数の第１の所定動作の
    うちいずれかを行ないかつ複数の第２の所定動作のうち
    いずれかを行なう半導体チップと、 各々が前記パッケージの外側から前記半導体チップの周
    縁にわたって配置された複数のリードと、 前記半導体チップ上であって前記複数のリードのうちい
    ずれかに対応して配置され、各々が対応するリードに接
    続される状態と接続されない状態とのいずれかを有する
    複数の第１の選択パッドと、 前記複数の第１の選択パッドの接続状態に応答して前記
    複数の第１の所定動作のうちいずれかを選択する第１の
    選択手段と、 前記半導体チップ上であって前記複数のリードのうちい
    ずれかに対応して配置され、各々が対応するリードに接
    続される状態と接続されない状態とのいずれかを有する
    複数の第２の選択パッドと、 前記第１の選択手段によって選択された動作と前記複数
    の第２の選択パッドの接続状態とに応答して前記複数の
    第２の所定動作のうちいずれかを選択する第２の選択手
    段とを備えた半導体集積回路装置。
  4. 【請求項４】 前記半導体チップは、前記第１の選択手
    段によって決定された数ごとにデータを読出／書込可能
    な半導体記憶装置であることを特徴する請求項１から請
    求項３までのいずれかに記載の半導体集積回路装置。
  5. 【請求項５】 パッケージと、 前記パッケージ内に収納された半導体チップと、 前記パッケージの対向する２つの辺に沿って配置され、
    かつ、各々が前記パッケージの外側から前記半導体チッ
    プの周縁にわたって配置された複数のリードと、 前記半導体チップ上であって前記対向する２つの辺と平
    行に前記複数のリードに対応して配置された複数のパッ
    ドとを備え、互いに対向する２つのリードに対応する２
    つのパッドの一方はその２つのリードの一方に接続さ
    れ、その２つのパッドの他方はその２つのリードの他方
    に接続され、かつその２つのパッドは互いに隣接して配
    置されている、半導体集積回路装置。
  6. 【請求項６】 前記複数のリードの一端部が前記半導体
    チップ上に配置されていることを特徴とする請求項１か
    ら請求項５までのいずれかに記載の半導体集積回路装
    置。
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