JP2010027883A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】メモリ用電源部13は、複数のトランジスタ、および誤差増幅器からなる。トランジスタのソースパッドS、およびドレインパッドDは、それぞれ交互に一列となるように半導体チップの任意の一辺の周辺部に沿って配列されている。また、トランジスタのゲートは、それぞれ交互に配列されたソースパッドS、およびドレインパッドDと平行するように(ソースパッドS、およびドレインパッドDの配列方向とゲートの長辺方向とが平行となる)形成されている。これにより、ドレイン、ソースと接続される配線の配線距離を短くすることが可能となり、シート抵抗を削減することができる。
【選択図】図2
Description
図1は、本発明の実施の形態1による半導体集積回路装置の構成例を示すブロック図、図2は、図1の半導体集積回路装置における実装レイアウトの一例を示す説明図、図3は、図2のA−A’断面図、図4は、図1の半導体集積回路装置に設けられたメモリ用電源部におけるソースパッドとドレインパッドとの配列パターン、および接続構成の一例を示す説明図、図5は、図4のメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図、図6は、図5のA−A’断面図、図7は、図5のB−B’断面図、図8は、図4のメモリ用電源部におけるドレイン配線とソース配線とのレイアウト例を示す説明図、図9は、本発明者が検討したメモリ用電源部におけるドレイン配線とソース配線とのレイアウト例を示す説明図である。
図10は、本発明の実施の形態2による半導体集積回路装置における実装レイアウトの一例を示す説明図、図11は、図10のA−A’断面図である。
図12は、本実施の形態3によるメモリ用電源部におけるソースパッド、およびドレインパッドの配列パターン、および接続構成の一例を示す説明図、図13は、図12のメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図、図14は、図13のA−A’断面図、図15は、図13のB−B’断面図である。
図16は、本発明の実施の形態4によるメモリ用電源部におけるトランジスタのレイアウトパターンの一例を示す説明図、図17は、図16のA−A’断面図、図18は、図16のB−B’断面図である。
2 マイクロコンピュータ
3 不揮発性メモリ
4 静電容量素子
5 I/O部
6,7 レベルシフタ
8 基準電圧生成部
9 不揮発性半導体メモリ
10 CPU
11 CPU用電源部
12 メモリ用I/O部
13 メモリ用電源部
14 半導体基板
14a N−WELL
15 P−WELL
16 P−WELL
17 ゲート
18 コンタクト
19 ビア
20 コンタクト
21 ビア
22 コンタクト
PK パッケージ基板
VCCPAD 電源パッド
VDDPAD 電源パッド
VDDP 電源配線
VCCP 電源配線
S ソースパッド
D ドレインパッド
B1〜B4 ボンディングワイヤ
T トランジスタ
OP 誤差増幅器
M1〜M3 配線層
SH ソース配線
GH ゲート配線
DH ドレイン配線
50 マイクロコンピュータ
51 I/O部
52 基準電圧生成部
53 不揮発性半導体メモリ
54 CPU
55 CPU用電源部
56 メモリ用I/O部
S10 ソースパッド
D10 ドレインパッド
Claims (8)
- 直流の電源電圧を任意の直流電圧に変換するレギュレータを備えた半導体集積回路装置であって、
前記レギュレータは、
複数のトランジスタからなる出力ドライバと、
前記トランジスタのソースに電源電圧を供給する入力電圧パッドと、
前記トランジスタのドレインに接続され、任意の直流電圧を出力する出力電圧パッドとを備え、
前記入力電圧パッド、および前記出力電圧パッドは、
前記レギュレータが形成された半導体チップの任意の一辺に沿って、直線状に配列されて形成され、
前記トランジスタのゲートは、
前記入力電圧パッド、および前記出力電圧パッドの配列と平行するように形成されていることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記入力電圧パッドに接続された第1の幹線と、
前記第1の幹線から延在し、前記トランジスタの第1の拡散層に電圧を供給する第1の支線と、
前記出力電圧パッドに接続された第2の幹線と、
前記第2の幹線から延在し、前記トランジスタの第2の拡散層から前記出力電圧パッドに電圧を供給する第2の支線とを備え、
前記第1、および前記第2の支線は、
前記入力電圧パッド、および前記出力電圧パッドの配列と平行するように形成されていることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
前記入力電圧パッドと前記出力電圧パッドとは、交互にレイアウトされて配列されていることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、
複数の前記入力電圧パッドは、第1のグループとして直線状に配列され、
複数の前記出力電圧パッドは、第2のグループとして直線状に配列され、
前記第1のグループ、および前記第2のグループが直線状に配列されてレイアウトされていることを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか1項に記載の半導体集積回路装置において、
複数の前記トランジスタは、
ソース、ドレイン、およびゲートがそれぞれ共通に接続された並列接続された構成よりなることを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
少なくとも2つの半導体チップを搭載したシステムインパッケージからなり、
前記レギュレータは、
前記レギュレータが備えられていない他の前記半導体チップ、または前記半導体集積回路装置に外部接続された他の半導体チップに対して、変換した任意の直流電圧を供給することを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、
前記レギュレータは、
前記半導体集積回路装置に外部接続された他の半導体チップに対して、変換した任意の直流電圧を供給することを特徴とする半導体集積回路装置。 - 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
CPUを有したコントローラであることを特徴とする半導体集積回路装置。
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