CN101635506A - 半导体集成电路器件 - Google Patents

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Abstract

本发明公开了一种半导体集成电路器件，其极大地降低由调节器产生的电源电压的电压降并高效且高精度地确保电源电压的稳定提供。在该器件中，存储器电源包括多个晶体管和一个误差放大器。在晶体管中，源极焊盘和漏极焊盘沿着半导体芯片的一个边缘在该芯片的外围区域中交替布置成行。晶体管栅极与交替布置的源极焊盘和漏极焊盘平行形成(使得栅极的纵向方向与源极焊盘和漏极焊盘的布置方向平行)。因此，缩短与漏极和源极耦合的布线长度并减小薄片电阻。

Description

半导体集成电路器件
相关申请的交叉引用
这里通过参考引入2008年7月22日提交的日本专利申请No.2008-188144的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及通过调节器产生电源的技术，并且更特别地涉及用于在系统级封装中提供电源电压的技术。
背景技术
在半导体集成电路器件领域，已知其中将多于一个的半导体芯片安装在单个封装中的系统级封装(SiP)。
系统级封装类型的半导体集成电路器件包括其中封装有系统LSI诸如微型计算机和大容量非易失性存储器的器件，并且已知一些这样的半导体集成电路器件并入片内调节器来驱动该非易失性存储器。
近年来，随着电子系统消耗低功率的趋势的日益增长，半导体集成电路器件的工作电压低于以前。在一些半导体集成电路器件中，电源电压VCC非常接近于非易失性存储器的工作电压，所以防止调节器向非易失性存储器供给的功率中的电压降是很重要的。
关于这一点，用于防止电压降的已知技术的一个例子是，将调节器布线多层化以降低布线的薄层电阻。
对于使用这种调节器的半导体集成电路器件，已知一种布局技术，其中与半导体芯片上的开关调节器斜对地安装串联调节器，以便降低高频噪声的影响(参见日本未审专利公开No.2004-193475)。
发明内容
然而，本发明人发现上述用于防止由调节器提供的电源电压下降的技术具有以下问题。
近年来，存在这样一种趋势，非易失性存储器具有较大存储容量且因而要求较大电流。多层化布线可能不能够应对这样的大电流，并且如上所述，如果提供到半导体集成电路器件的电源电压VCC非常接近于非易失性存储器的操作电压，则即使在微小的电压降的情况下也不能确保操作电压的稳定性。
本发明的一个目的在于提供一种技术，用以显著减少由调节器所产生的电源电压的电压降，并有效且精确地确保电源电压的稳定供给。
本发明的上述以及其它目的和新颖特征将从本说明书和附图的以下详细描述中更充分地显现出来。
本申请公开的发明的典型方面的概要将简述如下。
根据本发明的一个方面，在一种具有用于将直流电源电压转换成给定直流电压的调节器的半导体集成电路器件中，该调节器包括：输出驱动器，其具有多个晶体管；输入电压焊盘，其用于将电源电压提供到晶体管的源极；和输出电压焊盘，其耦合到晶体管的漏极，以输出给定直流电压。这里，输入电压焊盘和输出电压焊盘沿着其中形成调节器的半导体芯片的一个边缘布置成行，并且晶体管的栅极与输入电压焊盘和输出电压焊盘的布置平行。
本发明的其它方面将简述如下。
优选地，该半导体集成电路器件还包括：第一主线，其与输入电压焊盘耦合；第一支线，其从第一主线延伸，以向晶体管的第一扩散层提供电压；第二主线，其与输出电压焊盘耦合；以及第二支线，其从第二主线延伸，以将来自晶体管的第二扩散层的电压提供到输出电压焊盘。这里，第一支线和第二支线与输入电压焊盘和输出电压焊盘的布置平行。
输入电压焊盘和输出电压焊盘可以交替布置。
而且，输入电压焊盘可以作为第一组布置成行，输出电压焊盘可以作为第二组布置成行，并且第一组和第二组可以布置成一行。
晶体管在它们的源极、漏极和栅极分别共同耦合的同时可以彼此平行耦合。
优选地，该半导体集成电路器件为包括至少两个半导体芯片的系统级封装。这里，调节器向其中不存在调节器的另一半导体芯片或者从外部耦合到该半导体集成电路器件的其它半导体芯片提供给定的转换直流电压。
调节器可以向从外部耦合到该半导体集成电路器件的其它半导体芯片提供给定的转换直流电压。
该半导体集成电路器件可以是具有CPU(中央处理单元)的控制器。
本发明的优选实施例所实现的有益效果简要地概述如下：
(1)可以在很小的电压降的情况下精确地提供直流电源电压。
(2)半导体集成电路器件可以确保较高可靠性并提供较高性能。
(3)调节器的面积可以很小，且半导体集成电路器件可以是紧凑的。
附图说明
图1是示出根据本发明第一实施例的半导体集成电路器件的配置的方框图；
图2示出图1所示半导体集成电路器件的封装布局的例子；
图3是沿着图2的A-A’所取的截面图；
图4示出图1所示半导体集成电路器件的存储器电源中的源极焊盘和漏极焊盘的布置和连接图形的例子；
图5示出图4所示存储器电源中的晶体管的布局图形的例子；
图6是沿着图5的A-A’线所取的截面图；
图7是沿着图5的B-B’线所取的截面图；
图8示出图4的存储器电源中的漏极布线和源极布线的布置的例子；
图9示出经本发明人调查过的存储器电源中的漏极布线和源极布线的布置；
图10示出根据本发明第二实施例的半导体集成电路器件的封装布局的例子；
图11是沿着图10的A-A’线所取的截面图；
图12示出根据本发明第三实施例的存储器电源中的源极焊盘和漏极焊盘的布置和连接图形的例子；
图13示出图12所示的存储器电源中的晶体管的布局图形的例子；
图14是沿着图13的A-A’线所取的截面图；
图15是沿着图13的B-B’线所取的截面图；
图16示出根据本发明第四实施例的存储器电源中的晶体管的布局图形的例子；
图17是沿着图16的A-A’线所取的截面图；
图18是沿着图16的B-B’线所取的截面图；以及
图19是示出根据本发明另一实施例的半导体集成电路器件的配置的框图。
具体实施方式
接下来，将参照附图详细地描述本发明的优选实施例。基本上在示出了优选实施例的所有附图中，通过同样的参考标号表示具有同样功能的元件且省略对其的重复描述。
第一实施例
图1是示出根据本发明第一实施例的半导体集成电路器件的配置的方框图；图2示出图1所示半导体集成电路器件的封装布局的例子；图3是沿着图2的A-A’所取的截面图；图4示出图1所示半导体集成电路器件的存储器电源中的源极焊盘和漏极焊盘的布置和连接图形的例子；图5示出图4所示存储器电源中的晶体管的布局图形的例子；图6是沿着图5的A-A’线所取的截面图；图7是沿着图5的B-B’线所取的截面图；图8示出图4的存储器电源中的漏极布线和源极布线的布置的例子；以及图9示出经本发明人调查过的存储器电源中的漏极布线和源极布线的布置。
在第一实施例中，半导体集成电路器件1为其中多个半导体芯片安装在单个封装中的系统级封装。如图1所示，其包括微型计算机2、非易失性存储器3和电容器4。微型计算机2和非易失性存储器3均形成在单个半导体芯片上。
微型计算机2包括I/O部分5、电平移位器6和电平移位器7、参考电压生成器8、非易失性半导体存储器9、CPU 10、CPU电源11、存储器I/O部分12以及存储器电源13。
I/O部分5、电平移位器6、非易失性半导体存储器9、CPU电源11以及存储器电源13进行耦合为使得外部提供的电源电压VCC通过电源焊盘VCCPAD被提供到它们。
I/O部分5为用于从外部耦合到半导体集成电路器件1的器件的接口。电平移位器6将从微型计算机2的内部逻辑电路发送的电源电压VDD1幅度信号转换成电源电压VCC幅度信号。
参考电压生成器8生成参考电压VREF，当CPU电源11生成电源电压VDD1时以及当存储器电源13生成电源电压VDD2时使用该参考电压。例如，非易失性半导体存储器9为EEPROM(电可擦除可编程只读存储器)并且存储各种类型的数据和程序。
CPU 10总地控制微型计算机2。例如，CPU电源11为这样的调节器，其从外部供给的电压VCC生成电源电压VDD1并将该电源电压VDD1提供到电平移位器6和电平移位器7、非易失性半导体存储器9、CPU 10和存储器I/O部分12。
存储器I/O部分12是用于从外部耦合到微型计算机2的非易失性存储器3的接口。电平移位器7将电源电压VDD1幅度信号转换成电源电压VDD2幅度信号。例如，存储器电源13为这样的调节器，其从外部供给的电压VCC生成电源电压VDD2并将该电源电压VDD2提供到非易失性存储器3和电平移位器7。
在这种情况下，通过存储器电源13生成的电源电压VDD2通过电源焊盘VDDPAD被提供到非易失性存储器3。电源焊盘VDDPAD与用于电源稳定化的电容器4耦合。
图2示出半导体集成电路器件1的封装布局的例子，图3是沿着图2的A-A’线所取的截面图。
如图2所示，非易失性存储器3的半导体芯片安装在封装衬底PK之上，以及微型计算机2的半导体芯片(左)和电容器4(右)安装在非易失性存储器3的半导体芯片之上，构成多层化结构。
在非易失性存储器3的半导体芯片之下，电源布线VDDP和电源布线VCCP形成在封装衬底PK之上。电源布线VDDP为用于将电源电压VDD2提供到非易失性存储器3的布线，电源布线VCCP为用于将电源电压VCC提供到微型计算机2的布线。
在微型计算机2的半导体芯片中，从其左上角依次向下布置I/O部分5、非易失性半导体存储器9、CPU 10和存储器I/O部分12，在它们的右侧依次向下布置CPU电源11和参考电压生成器8。
存储器电源13位于CPU 10和参考电压生成器8的右侧。在存储器电源13之下，源极焊盘S和漏极焊盘D沿着半导体芯片的一个边缘交替地布置成行。
作为输入电压焊盘的源极焊盘S中的每一个通过键合线B1耦合到电源布线VCCP，作为输出电压焊盘的漏极焊盘D中的每一个通过键合线B2耦合到电源布线VDDP。
电源布线VDDP通过键合线B3耦合到非易失性存储器3的电源焊盘VDDPADM并通过键合线B4耦合到电容器4的电源焊盘VDDPADC。
非易失性存储器3、微型计算机2、电容器4、键合线B1至B4、漏极焊盘D、源极焊盘S、电源布线VDDP和VCCP以及电源焊盘VDDPANDM和VDDPADC都安装在封装衬底PK之上，利用树脂等密封而形成封装PKG。
图4示出存储器电源13中的源极焊盘S和漏极焊盘D的布置和连接图形的例子。
存储器电源13包括用作输出驱动器的多个晶体管T以及作为误差放大器OP的串联调节器。晶体管T例如为p沟道MOS(金属氧化物半导体)晶体管。
所有晶体管T中的每一个的一个连接端(漏极)共同耦合，并且类似地，所有晶体管T中的每一个的另一连接端(源极)共同耦合，使得所有漏极平行耦合且所有源极平行耦合。晶体管T的漏极耦合到漏极焊盘D，晶体管T的源极耦合到源极焊盘S。
因此，电源电压VCC耦合到晶体管T的该一个连接端或漏极，并且晶体管的该另一连接端或源极输出电源电压VDD2。
因此，漏极焊盘D和源极焊盘S交替布置并且相邻晶体管T的源极(或漏极)共同耦合。
晶体管T的栅极耦合到误差放大器OP的输出，误差放大器OP的负(-)侧输入端子耦合为使得接收参考电压生成器8所生成的参考电压VREF。
误差放大器OP的正(+)侧输入端子耦合到共同耦合的晶体管T的漏极。误差放大器OP放大参考电压VREF和电源电压VCC2之间的差分电压，使得确保电源电压VDD2的稳定输出。
图5示出存储器电源13中晶体管T的布局图形的例子。
如图所示，晶体管T的栅极与交替布置的源极焊盘S和漏极焊盘D平行形成(使得栅极的纵向方向与源极焊盘S和漏极焊盘D的布置方向平行)。
因此，耦合到晶体管T的栅极的栅极布线GH与源极焊盘S和漏极焊盘D的布置方向平行地形成。
对于每个晶体管T，源极布线SH包括耦合到源极焊盘S的第一主线和从第一主线延伸并耦合到源极的第一支线。第一支线与栅极平行。
类似地，对于每个晶体管T，漏极布线DH包括耦合到漏极焊盘D的第二主线和从第二主线延伸并耦合到漏极的第二支线。第二支线与栅极平行。
这些漏极布线DH和源极布线SH以其中漏极布线DH和源极布线SH交替布置的梳状图形形成。
当晶体管T的源极(或漏极)以这种方式共同耦合时，形成共同源极(或漏极)的扩散层的面积可以更小，并且因而存储器电源13的面积可以更小。
图6是沿着图5的A-A’线所取的截面图，图7是沿着图5的B-B’线所取的截面图。
如图所示，对于每个晶体管T，n型阱14a形成在p型半导体衬底14中，用作源极的p型阱15和用作漏极的p型阱16形成在n型阱14a的上部中。栅极17形成在p型阱15和p型阱16之间。
每个p型阱15通过接触18耦合到形成在布线层M1中的源极布线SH，并且形成在布线层M1中的源极布线SH通过过孔19分别耦合到形成在布线层M1之上的布线层M2中的源极布线SH以及形成在布线层M2之上的布线层M3中的源极布线SH。
每个p型阱16通过接触20耦合到形成在布线层M1中的漏极布线DH，并且形成在布线层M1中的漏极布线DH通过过孔21分别耦合到形成在布线层M1之上的布线层M2中的漏极布线DH以及形成在布线层M2之上的布线层M3中的漏极布线DH。每个栅极17通过接触22耦合到形成在布线层M1中的栅极布线GH。
源极焊盘S耦合到形成在布线层M3中的源极布线SH，并且漏极焊盘D耦合到形成在布线层M3中的漏极布线DH。
因而，布线层M1至M3具有与对应于晶体管T的扩散层的p型阱15和p型阱16相同的电势，所以不需要布线将电源提供到布线层M1至M3，并且不会发生由于这样的布线引起的电压降。
图7示出作为晶体管T的第一扩散层的源极扩散层(p型阱16)的横截面。另一方面，在作为晶体管T的第二扩散层的漏极扩散层(p型阱15)的横截面中，在截面结构相同的同时，在图7中替换布线层M1至M3中的输入和输出电势并替换源极和漏极扩散层。
图8示出在微型计算机2的半导体芯片中的漏极布线DH和源极布线SH的布置的例子，其中多个源极焊盘S和多个漏极焊盘D沿着半导体芯片的一个边缘交替地布置成行。
在图8中，I/O部分5、参考电压生成器8、非易失性半导体存储器9、CPU 10、CPU电源11和存储器I/O部分12以框图的形式示出以指示信号流。
由于漏极焊盘D和源极焊盘S如所示的那样沿着半导体芯片的一个边缘布置，所以漏极布线DH和源极布线SH的布线长度可以缩短，并且多个焊盘的存在使得可以降低布线(漏极布线DH和源极布线SH)的薄片电阻并大大地减小电压降。
图9示出经本发明人调查过的微型计算机50的存储器电源50a中漏极布线DH 10和源极布线SH10的布置的例子，其中源极焊盘S10和漏极焊盘D10沿着半导体芯片的相对边缘布置。
同样，在图9中，I/O部分51、参考电压生成器82、非易失性半导体存储器53、CPU 54、CPU电源55和存储器I/O部分56以框图的形式示出以指示信号流。
在这种情况下，与图8的情况相比，漏极布线DH10和源极布线SH10的布线长度较长并且焊盘数目较小，所以薄片电阻较大且电压降较大。
因此，根据第一实施例，由于栅极17平行于晶体管T的源极焊盘S和漏极焊盘D的布置方向，所以漏极布线DH和源极布线SH的薄片电阻降低并且电压降减小。
第二实施例
图10示出根据本发明的第二实施例的半导体集成电路器件的封装布局的例子，图11是沿着图10的A-A’线所取的截面图。
如在上述第一实施例(图1)中那样，第二实施例中的半导体集成电路器件1包括微型计算机2、非易失性存储器3和电容器4。微型计算机2和非易失性存储器3均形成在单个半导体芯片上。
与第一实施例的不同之处在于半导体集成电路器件1的封装布局。
图10示出根据本发明第二实施例的半导体集成电路器件的封装布局的例子，图11是沿着图10的A-A’线所取的截面图。
如图10所示，非易失性存储器3的半导体芯片位于封装衬底PK的上部中，而微型计算机2的半导体芯片(左)和电容器4(右)位于非易失性存储器3的半导体芯片之下。
电源布线VDDP和电源布线VCCP形成在非易失性存储器3的半导体芯片与微型计算机2的半导体芯片和电容器4之间。
电源布线VDDP用于将电源电压VDD2提供到非易失性存储器3，电源布线VCCP用于将电源电压VCC提供到微型计算机2。
在微型计算机2的半导体芯片中，从其左上角向下依次布置存储器I/O部分12、CPU 10、非易失性半导体存储器9和I/O部分5，并且在它们的右侧上依次向下布置参考电压生成器8和CPU电源11。
存储器电源13在该芯片上部中位于参考电压生成器8和CPU 10的右侧上。在存储器电源13之上的该半导体芯片的外围区域中，源极焊盘S和漏极焊盘D沿着该半导体芯片的一个边缘交替地布置成行。
源极焊盘S中的每一个通过键合线B1耦合到电源布线VCCP，漏极焊盘D中的每一个通过键合线B2耦合到电源布线VDDP。
电源布线VDDP通过键合线B3耦合到非易失性存储器3的电源焊盘VDDPADM并通过键合线B4耦合到电容器4的电源焊盘VDDPADC。
非易失性存储器3、微型计算机2、电容器4、键合线B1至B4、漏极焊盘D、源极焊盘S、电源布线VDDP和VCCP以及电源焊盘VDDPADM和VDDPADC都安装在封装衬底PK之上，利用树脂等密封而形成封装PKG。
存储器电源13中的源极焊盘S和漏极焊盘D的布置和连接图形以及存储器电源13中的晶体管T的布局图形和布线与第一实施例中相同，对其的描述省略。
因此，第二实施例也减小存储器电源中的电压降并确保非易失性存储器3的稳定操作。
第三实施例
图12示出根据本发明第三实施例的存储器电源中的源极焊盘S和漏极焊盘D的布置和连接图形的例子；图13示出图12所示的存储器电源中的晶体管T的布局图形的例子；图14是沿着图13的A-A’线所取的截面图；以及图15是沿着图13的B-B’线所取的截面图。
在第三实施例中，半导体集成电路器件1包括微型计算机2、非易失性存储器3和电容器4，如第一实施例(图1)中那样。微型计算机2和非易失性存储器3均形成在单个半导体芯片上。
在第三实施例中，同样类型的焊盘被分组在一起，这与第一实施例中存储器电源13的漏极焊盘D和源极焊盘S交替布置是不同的。
图12示出根据第三实施例的存储器电源13中源极焊盘S和漏极焊盘D的布置和连接图形的例子。
存储器电源13包括用作输出驱动器的多个晶体管T和误差放大器OP，如第一实施例中那样。这些部件的连接图形与第一实施例中的相同。
在这种情况下，源极焊盘S被分组在一起且在左侧布置成行，漏极焊盘D被分组在一起且在右侧布置成行。
因而，沿着微型计算机2的半导体芯片的外围区域，多个源极焊盘S在左侧布置成行，而在这多个源极焊盘S的右侧，多个漏极焊盘D布置成行。
图13示出图12所示存储器电源13中的晶体管T的布局图形的例子。
如图所示，晶体管T的栅极与源极焊盘S和漏极焊盘D平行地形成(使得栅极的纵向方向与源极焊盘S和漏极焊盘D的布置方向平行)。
因此，耦合到晶体管T的栅极的栅极布线GH与源极焊盘S和漏极焊盘D的布置方向平行地形成。
在其中布置有漏极焊盘D的区域中，与该漏极焊盘耦合的晶体管T的漏极布线DH定位成围绕与源极焊盘耦合的晶体管T的源极布线SH。
在其中布置有源极焊盘S的区域中，源极布线SH定位成围绕漏极布线DH。在漏极焊盘D的组和源极焊盘S的组之间的边界区域中，漏极布线DH和源极布线SH以梳状图形布置。
图14是沿着图13的A-A’线所取的截面图，图15是沿着图13的B-B’线所取的截面图。
如图所示，对于每个晶体管T，n型阱14a形成在p型半导体衬底14中，而用作源极的p型阱15和用作漏极的p型阱16形成在n型阱14a的上部中。栅极17形成在p型阱15和p型阱16之间。
每个p型阱15通过接触18耦合到形成在布线层M1中的源极布线SH，形成在布线层M1中的源极布线SH通过过孔19分别耦合到形成在布线层M1之上的布线层M2中的源极布线SH以及形成在布线层M2之上的布线层M3中的源极布线SH。
每个p型阱16通过接触20耦合到形成在布线层M1中的漏极布线DH，形成在布线层M1中的漏极布线DH通过过孔21分别耦合到形成在布线层M1之上的布线层M2中的漏极布线DH以及形成在布线层M2之上的布线层M3中的漏极布线DH。每个栅极通过接触22耦合到形成在布线层M1中的栅极布线GH。
源极焊盘S耦合到形成在布线层M3中的源极布线SH，而漏极焊盘D耦合到形成在布线层M3中的漏极布线DH。
同样，在图15示出晶体管T的源极扩散层(p型阱16)的横截面的同时，在作为晶体管T的第二扩散层的漏极扩散层(p型阱15)的横截面中，在截面结构相同的同时，在图15中替换布线层M1至M3中的输入和输出电势并替换源极和漏极扩散层。
因此，根据第三实施例，由于栅极17与晶体管T的源极焊盘S和漏极焊盘D的布置方向平行，所以漏极布线DH和源极布线SH的薄片电阻降低且电压降减小。
第四实施例
图16示出了根据本发明第四实施例的存储器电源中的晶体管的布局图形的例子；图17是沿着图16的A-A’线所取的截面图；以及图18是沿着图16的B-B’线所取的截面图。
在第四实施例中，半导体集成电路器件1包括微型计算机2、非易失性存储器3和电容器4，如在第一实施例(图1)中那样。微型计算机2和非易失性存储器3均形成在单个半导体芯片上。
在第一和第三实施例中晶体管T的栅极与源极焊盘S和漏极焊盘D的布置方向平行的同时，在第四实施例中晶体管T的栅极与源极焊盘S和漏极焊盘D的布置方向垂直。
图16示出存储器电源13(图4)中晶体管T的布局图形的例子。
如图所示，晶体管T的栅极与源极焊盘S和漏极焊盘D的布置方向垂直(源极焊盘S和漏极焊盘D的布置方向与栅极的纵向方向成大约90度)。
因此，耦合到晶体管T的栅极的栅极布线GH几乎垂直于源极焊盘S和漏极焊盘D的布置方向。
耦合到晶体管T的漏极焊盘的漏极布线DH和耦合到晶体管T的源极焊盘的源极布线SH以梳状图形布置，如在第一实施例中那样。
图17是沿着图16的A-A’线所取的截面图；以及图18是沿着图16的B-B’线所取的截面图。
如图所示，对于每个晶体管T，n型阱14a形成在p型半导体衬底14中，而用作源极的p型阱15和用作漏极的p型阱16形成在n型阱14a的上部中。栅极17形成在p型阱15和p型阱16之间。
每个p型阱15通过接触18耦合到形成在布线层M1中的源极布线SH，形成在布线层M1中的源极布线SH通过过孔19分别耦合到形成在布线层M1之上的布线层M2中的源极布线SH以及形成在布线层M2之上的布线层M3中的源极布线SH。
每个p型阱16通过接触20耦合到形成在布线层M1中的漏极布线DH，形成在布线层M1中的漏极布线DH通过过孔21分别耦合到形成在布线层M1之上的布线层M2中的漏极布线DH以及形成在布线层M2之上的布线层M3中的漏极布线DH。每个栅极通过接触22耦合到形成在布线层M1中的栅极布线GH。
源极焊盘S耦合到形成在布线层M3中的源极布线SH，而漏极焊盘D耦合到形成在布线层M3中的漏极布线DH。
在图17示出晶体管T的源极扩散层(p型阱16)的横截面的同时，在作为晶体管T的第二扩散层的漏极扩散层(p型阱15)的横截面中，在截面结构相同的同时，在图17中替换布线层M1至M3中的输入和输出电势并替换源极和漏极扩散层。
因此，根据第四实施例，由于栅极17几乎垂直于晶体管T的源极焊盘S和漏极焊盘D的布置方向，所以漏极布线DH和源极布线SH的薄片电阻降低且电压降减小。
至此已参考本发明的优选实施例对本发明人做出的本发明进行了说明。然而，本发明并不局限于此，显然这些细节可以在不脱离本发明的精神和范围的情况下以各种方式进行修改。
例如，第一实施例具有CPU电源11，其从电源电压VCC生成电源电压VDD1，并将电源电压VDD1提供到电平移位器6和电平移位器7、非易失性半导体存储器9、CPU 10和存储器I/O部分12。取而代之，如图19所示，也可以将存储器电源13生成的电源电压VDD2提供到电平移位器6和电平移位器7、非易失性半导体存储器9、CPU 10和存储器I/O部分12。
本发明适用于向系统级封装器件中的非易失性存储器稳定地提供电源电压的技术。

Claims (8)

1.一种半导体集成电路器件，具有用于将直流电源电压转换成给定直流电压的调节器，
所述调节器包括：
输出驱动器，其包括多个晶体管；
输入电压焊盘，用于将电源电压提供到所述晶体管的源极；
输出电压焊盘，其耦合到所述晶体管的漏极，以输出给定直流电压，
其中所述输入电压焊盘和所述输出电压焊盘沿着其中形成所述调节器的半导体芯片的一个边缘布置成行，以及
其中所述晶体管的栅极与所述输入电压焊盘和所述输出电压焊盘的布置平行。
2.根据权利要求1所述的半导体集成电路器件，还包括：
第一主线，其与所述输入电压焊盘耦合；
第一支线，其从所述第一主线延伸，以向所述晶体管的第一扩散层提供电压；
第二主线，其与所述输出电压焊盘耦合；以及
第二支线，其从所述第二主线延伸，以将来自所述晶体管的第二扩散层的电压提供到所述输出电压焊盘，
其中所述第一支线和所述第二支线与所述输入电压焊盘和所述输出电压焊盘的布置平行。
3.根据权利要求1或2所述的半导体集成电路器件，其中所述输入电压焊盘和所述输出电压焊盘交替布置。
4.根据权利要求1或2所述的半导体集成电路器件，
其中所述输入电压焊盘作为第一组布置成行，
其中所述输出电压焊盘作为第二组布置成行，以及
其中所述第一组和所述第二组布置成行。
5.根据权利要求1至4中任一项所述的半导体集成电路器件，其中所述晶体管在它们的源极、漏极和栅极分别共同耦合的同时彼此平行耦合。
6.根据权利要求1至5中任一项所述的半导体集成电路器件，
其中所述半导体集成电路器件为包括至少两个半导体芯片的系统级封装，以及
其中所述调节器向其中不存在所述调节器的另一半导体芯片或者从外部耦合到所述半导体集成电路器件的其它半导体芯片提供给定的转换直流电压。
7.根据权利要求1至5中任一项所述的半导体集成电路器件，其中所述调节器向从外部耦合到所述半导体集成电路器件的其它半导体芯片提供给定的转换直流电压。
8.根据权利要求1至7中任一项所述的半导体集成电路器件，其中所述半导体集成电路器件为具有CPU的控制器。
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