TW201017867A - Semiconductor integrated circuit device - Google Patents

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TW201017867A
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integrated circuit
wiring
power supply
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TW098121504A
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Naoya Arisaka
Takayasu Ito
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Renesas Tech Corp
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Description

201017867 六、發明說明： 【發明所屬之技術領域】 本發明關於基於調整器（regulator)之電源產生技術 ，特別是關於系統封裝（system in package)中之電源電 壓之供給之有效技術。 【先前技術】 φ 於半導體積體電路裝置，例如將多數半導體晶片搭載 於1個封裝而構成之SIP (系統封裝，system in package )爲習知者。 於該SIP之半導體積體電路裝置，有將微電腦等之系 統LSI與大容量之非揮發性記憶體予以搭載者，此情況下 ’爲驅動該非揮發性記憶體而搭載單晶片化之調整器乃習 知者。 近年來，伴隨電子系統等之低消費電力化，半導體積 〇 體電路裝置之動作電壓亦低電壓化，被供給至該半導體積 體電路裝置之電源電壓VCC與非揮發性記憶體之動作電 壓會有非常接近者，藉由調整器來抑制供給至非揮發性記 憶體之電源電壓之下降變爲重要者。 此情況下，作爲抑制電壓下降之技術，習知有例如藉 由調整器配線之多層化，來減少配線之薄片電阻者。 另外，關於搭載此種調整器之半導體積體電路裝置， 習知有例如藉由將開關調整器與序列調整器佈局配置於半 導體晶片之對角線上，來抑制開關調整器產生之高頻雜訊 -5- 201017867 之影響的佈局技術（例如專利文獻1 )。 專利文獻1 :特開20 04-193475號公報 【發明內容】 (發明所欲解決之課題） 本發明人發現，防止上述調整器供給之電源電壓之電 壓下降之技術，存在以下問題。 近年來，伴隨非揮發性記憶體之大容量化等，該非揮 @ 發性記憶體需要大電流。因此，配線之多層化有其限制， 如上述說明，被供給至該半導體積體電路裝置之電源電壓 VCC與非揮發性記憶體之動作電壓非常接近時，即使稍微 之電壓下降亦有可能無法確保穩定之動作電壓。 本發明目的在於提供，可以大幅減低調整器產生之電 源電壓之電壓下降，可以良好效率、高精確度供給穩定之 電源電壓的技術。 本發明上述及其他目的與特徵可由本說明書之記載及 @ 附加圖面來理解。 (用以解決課題的手段） 本發明之代表性槪要僅單說明如下。 本發明之半導體積體電路裝置，係具備調整器用於轉 換直流之電源電壓成爲任意之直流電壓者；其特徵爲： 該調整器，係具備：輸出驅動器，由多數電晶體構成 ;輸入電壓焊墊，用於對該電晶體之源極供給電源電壓； -6- 201017867 及輸出電壓焊墊，被連接於電晶體之汲極，用於輸出任意 之直流電壓；輸入電壓焊墊及輸出電壓焊墊，係沿著形成 有調整器之半導體晶片之任意一邊，以直線狀配列而形成 ，電晶體之閘極，係以和輸入電壓焊墊及輸出電壓焊墊之 配列呈平行而被形成。 另外，簡單表示本案其他本發明之槪要。 本發明具備：第1幹線，被連接於上述輸入電壓焊墊 φ :第1支線，由該第1幹線被延伸，用於對電晶體之第1 擴散層供給電壓；第2幹線，被連接於輸出電壓焊墊；及 第2支線，由該第2幹線被延伸，由電晶體之第2擴散層 對輸出電壓焊墊供給電壓；第1及第2支線，係以和輸入 電壓焊墊及輸出電壓焊墊之配列呈平行而被形成。 另外’本發明爲，上述輸入電壓焊墊與上述輸出電壓 焊墊被交互佈局配列者。 另外，多數輸入電壓焊墊，係作爲第1群組以直線狀 φ 被配列’多數輸出電壓焊墊，係作爲第2群組以直線狀被 配列，該第1群組及第2群組，係以直線狀被配列被佈局 〇 另外’本發明中’多數上述電晶體，係由源極、汲極 及閘極分別被共通連接之並列連接之構成而形成。 另外’本發明中，上述半導體積體電路裝置，係由搭 載至少2個半導體晶片的系統封裝構成，上述調整器，係 對未具備上述調整器的其他上述半導體晶片、或於上述半 導體積體電路裝置被由外部連接的其他上述半導體晶片， 201017867 供給轉換之任意之直流電壓。 又，本發明中，上述調整器，係對於上述半導體積體 電路裝置被由外部連接的其他上述半導體晶片，供給轉換 之任意之直流電壓者。 又，本發明中’上述半導體積體電路裝置，係具有 CPU的控制器。 【實施方式】 以下參照圖面說明本發明之實施形態。又，實施形態 說明之全圖中同一構件原則上附加同一符號，並省略重複 說明。 (第1實施形態） 圖1爲本發明第1實施形態之半導體積體電路裝置之 構成例方塊圖。圖2爲圖1之半導體積體電路裝置之安裝 佈局之一例說明圖。圖3爲圖2之A-A’斷面圖。圖4爲 @ 設於圖1之半導體積體電路裝置之記億體用電源部之源極 焊墊與汲極焊墊之配列圖案，及連接構成之一例之說明圖 。圖5爲圖4之記憶體用電源部之電晶體之佈局圖案之一 例之說明圖。圖6爲圖5之A-A’斷面圖。圖7爲圖5之 B-B’斷面圖。圖8爲圖4之記憶體用電源部之汲極配線與 源極配線之佈局例之說明圖。圖9爲本發明人檢討之記億 體用電源部之汲極配線與源極配線之佈局例之說明圖。 於第1實施形態中，半導體積體電路裝置1，係由將 -8- 201017867 多數半導體晶片搭載於1個封裝的系統封裝構成，如圖1 所示’半導體積體電路裝置1’係由：微電腦2，非揮發 性記憶體3 ’及靜電容量元件4構成，微電腦2及非揮發 性記憶體3，係分別形成於1個半導體晶片。 微電腦2’係由：I/O部5’移位器6、7，基準電壓 產生部8，非揮發性半導體記憶體9，CPU10，CPU用電 源部1 1，記憶體用I/O部1 2，記憶體用電源部丨3構成。 φ 由外部被供給之電源電壓 VCC，係介由電源焊塾 VCCPAD，分別被供給至I/O部5、移位器6、非揮發性半 導體記憶體9、CPU用電源部11、記憶體用電源部13而 予以連接。 I/O部5爲，半導體積體電路裝置1和外部連接之裝 置間之介面。移位器6，係將微電腦2之內部邏輯電路所 輸出之電源電壓VDD1振幅之信號，轉換爲電源電壓VCC 振幅之信號。 φ 基準電壓產生部8係產生基準電壓VRE F，分別被 使用於CPU用電源部11產生電源電壓VDD1之用，及記 億體用電源部13產生電源電壓VDD2之用。非揮發性半 導體記憶體 9，係由例如 EEPROM ( Electronically Erasable and Programmable)等構成，被儲存各種資料或 程式等。 CPU10，係負責微電腦2之全部控制。CPU用電源部 1 1係由例如調整器構成，由外部被供給之電源電壓vcc 產生電源電壓VDD1，供給至移位器6、7、非揮發性半導 201017867 體記億體9、CPU10及記憶體用ι/ο部12。 記憶體用I/O部12,係微電腦2與外部連接之非揮發 性記憶體3間之介面。移位器7，係將電源電壓v D D 1振 幅之信號’轉換爲電源電壓VDD2振幅之信號。記憶體用 電源部13’係由例如調整器構成，由外部被供給之電源電 壓VCC產生電源電壓Vdd2，供給至非揮發性記憶體3、 移位器7。 此情況下，於非揮發性記憶體3，會介由電源焊墊 @ VCCPAD被供給記憶體用電源部13所產生之電源電壓 VDD2。於該電源焊墊vccpad，被連接成爲電源穩定化 容量的靜電容量元件4。 圖2爲半導體積體電路裝置丨之安裝佈局之一例說明 圖。圖3爲圖2之A-A，斷面圖。 如圖2所示，於封裝基板PK上，被搭載非揮發性記 憶體3之半導體晶片，於該非揮發性記憶體3之半導體晶 片之上部’由左側至右側，分別被搭載微電腦2之半導體 @ 晶片及靜電容量元件4，而成爲積層構造。 於非揮發性記憶體3之半導體晶片之下方，電源配線 VDDP及電源配線VcCp分別被形成於封裝基板PK。電源 配線VDDP爲，對非揮發性記憶體3供給電源電壓VDD2 的配線’電源配線VCCP爲，將電源電壓VCC供給至微 電腦2的配線。 於微電腦2之半導體晶片，由左側上方至下方，分別 被佈局I/O部5、非揮發性半導體記憶體9、CPU10及記 -10- 201017867 憶體用I/O部12，於彼等右側，由上方至下方，分別被佈 局CPU用電源部11及基準電壓產生部8。 於CPU用電源部1 1及基準電壓產生部8之右側被佈 局記憶體用電源部1 3。於記億體用電源部1 3之下方，以 多數源極焊墊S及多數汲極焊墊D分別交互成爲一列的方 式，沿半導體晶片之任意一邊之周邊部被配列。 成爲輸入電壓焊墊的源極焊墊S，係介由接合導線B1 φ 分別連接於電源配線VCCP，成爲輸出電壓焊墊的汲極焊 墊D，係介由接合導線B2分別連接於電源配線VDDP。 又，於電源配線VDDP，係介由接合導線B3被連接 非揮發性記憶體3之電源焊墊VCCPADM，介由接合導線 B4被連接於靜電容量元件4之電源焊墊VCCPADC。 封裝基板PK上被搭載之非揮發性記憶體3、微電腦2 、靜電容量元件4、接合導線B1〜B4、汲極焊墊D、源極 焊墊S、電源配線VDDP、VCCP及電源焊墊VDDPADM、 φ VDDPADC等，係如圖3所示，藉由樹脂等被密封而形成 封裝PKG。 圖4爲記憶體用電源部13之源極焊墊S與汲極焊墊 D之配列圖案，及連接構成之一例之說明圖。 記憶體用電源部13，係由：成爲輸出驅動器的多數電 晶體T;及誤差放大器OP所構成之序列調整器構成。電 晶體 T，係由例如 P 通道 MOS ( Metal Oxide Semiconductor)構成 ° 電晶體T之一方連接部（汲極），係全部被共通連接 -11 - 201017867 ，同樣，電晶體T之另一方連接部（源極），係全部被共 通連接、被並列連接而構成。 因此，於彼等電晶體T之一方連接部（汲極）被連接 電源電壓VCC ’該電晶體T之另一方連接部（源極）係成 爲電源電壓VDD2之輸出部。 汲極焊墊D與源極焊墊S，係分別交互被配列而佈局 ，鄰接之電晶體T之源極彼此（或汲極彼此）分別被共通 連接而構成。 另外，於電晶體T之閘極，分別被連接誤差放大器 OP之輸出部，於誤差放大器OP之負（-)側輸入端子， 使基準電壓產生部8產生之基準電壓VRE F被輸入而予 以連接。 於誤差放大器OP之正（+)側輸入端子被連接，共通 連接之電晶體T之一方連接部（汲極）。誤差放大器OP ，係用於放大基準電壓VRE F與電源電壓VCC2之差電壓 予以輸出，使電源電壓VDD2穩定輸出而加以控制。 圖5爲記憶體用電源部13之電晶體T之佈局圖案之 一例之說明圖。 如圖所示，電晶體T之閘極，係以和分別被交互配列 的源極焊墊S及汲極焊墊D呈平行（源極焊墊S及汲極焊 墊D之配列方向與閘極之長邊方向呈平行）而被形成。 因此，電晶體T之閘極所連接之閘極配線GH，係以 和源極焊墊S及汲極焊墊D之配列方向呈平行而被形成。 另外，源極配線SH係由以下構成：第1幹線，被連 -12- 201017867 接於電晶體T之源極焊墊S;及第1支線，由該第1幹線 被延伸，被連接於電晶體T之源極，第1支線，係和電晶 體T之閘極呈平行而被形成。 同樣，汲極配線DH係由以下構成：第2幹線，被連 接於電晶體T之汲極焊墊D;及第2支線，由該第2幹線 被延伸，被連接於電晶體T之汲極，第2支線，係和電晶 體T之閘極呈平行而被形成。 @ 另外，彼等汲極配線DH、源極配線SH係被形成爲梳 齒狀，汲極配線DH與源極配線SH呈交互進入組成而被 佈局。 如上述說明，使電晶體T之源極彼此（或汲極彼此） 被共通佈局，可消除形成成爲共通源極（或汲極）用的擴 散層部分之面積，可實現記憶體用電源部1 3之小面積化 〇 圖6爲圖5之A-A’斷面圖。圖7爲圖5之B-B’斷面 ❿圖。 如圖所示，電晶體T，係於；P型半導體基板14形成 N -WELL14a，於該N -WELL14a之上部分別形成作爲源極 的 P-WELL15及作爲汲極的 P-WELL16。另外，於 P-WELL15與P-WELL16之間形成閘極17。 P-WELL15，係介由接觸部18被連接於形成於配線層 Ml的源極配線SH，形成於配線層Ml的源極配線SH，則 介由導孔（via) 19分別被連接於，形成於配線層Ml上 方的配線層M2之源極配線SH，及形成於配線層M2上方 -13- 201017867 的配線層M3之源極配線SH。 P-WELL16,係介由接觸部20被連接於形成於配線層 Ml的汲極配線DH，形成於配線層Ml的汲極配線DH， 則介由導孔21分別被連接於，形成於配線層Ml上方的配 線層M2之汲極配線DH，及形成於配線層M2上方的配線 層M3之汲極配線DH。另外，閘極17，係介由接觸部22 被連接於形成於配線層Ml的閘極配線GH。 另外，源極焊墊S係被連接形成於配線層M3的源極 @ 配線SH，汲極焊墊D係被連接形成於配線層M3的汲極 配線DH。 如上述說明，配線層Ml〜M3，可設爲和電晶體T之 擴散層之P-WELL15及P-WELL16同電位，因此不需要對 配線層Ml〜M3供電用之配線，可避免該配線引起之電壓 下降。 另外，於圖7係表示成爲第1擴散層的電晶體T之源 極之擴散層（P-WELL16 )之斷面，於成爲第2擴散層的 φ 汲極之擴散層（P-WELL15 )之斷面，則成爲將圖7之配 線層Ml〜M3爲止的配線層之電位與擴散層之源極與汲極 予以替換。 圖8爲，在微電腦2之半導體晶片，使多數源極焊墊 S與多數汲極焊墊D分別交互成爲一列而沿著該半導體晶 片之任意一邊之周邊部被配列時之汲極配線DH與源極配 線SH之佈局例說明圖。 於圖8，I/O部5、基準電壓產生部8、非揮發性半導 -14- 201017867 體記憶體9、CPUl 0、CPU用電源部1 1及記憶 12，係以表示信號流程的方塊圖予以記載。 如圖示，沿著半導體晶片之一邊將汲極焊 焊墊S配列，而可以縮短汲極配線DH與源極 配線距離，另外，藉由增多焊墊數，可以削減 配線DH及源極配線SH)之薄片電阻，可以大 下降。 φ 圖9爲本發明人檢討之微電腦50之記憶 50a之源極焊墊S10於汲極焊墊D10，分別佈 晶片之對向之周邊部時的汲極配線DH 10與源4 之佈局例說明圖。 其中，於圖9，I/O部51、基準電壓產生i 發性半導體記憶體53、CPU54、CPU用電源課 體用I/O部56，係以表示信號流程的方塊圖予 此情況下，和圖8比較，汲極配線DH10 Q SH10之配線長變長，焊墊數亦變少，薄片電 電壓下降會變大。 依此則，依據第1實施形態，將電晶體Ί 與源極焊墊S、汲極焊墊D之配列方向設爲平 低汲極配線DH、源極配線SH之薄片電阻，減 (第2實施形態） 圖10爲本發明第2實施形態之半導體積 i體用I/O部 墊D與源極 i配線SH之 配線（汲極 幅減少電壓 體用電源部 局於半導體 聖配線SH1 0 部52、非揮 ;55及記憶 以記載。 及源極配線 阻會增加， 「之閘極17 行，可以減 少電壓下降 體電路裝置 -15- 201017867 之安裝佈局之一例說明圖。圖11爲圖10之A_ A，斷面圖 〇 於第2實施形態，半導體積體電路裝置1，係$上$ 第1實施形態（圖1)同樣，由微電腦2，非揮發 體3,及靜電容量元件4構成’微電腦2及非揮發性記憶 體3，係分別形成於1個半導體晶片。 此情況下，和上述第1實施形態不同者爲，¥_||胃 體電路裝置1之安裝佈局。 赢 圖10爲第2實施形態之半導體積體電路裝置1之安 裝佈局之一例說明圖。圖11爲圖10之A-A’斷面圖。 如圖10所示，半導體積體電路裝置1，係於封裝基板 PK之上方被搭載非揮發性記憶體3之半導體晶片，於該 非揮發性記憶體3之半導體晶片之下方，由左側至右側， 分別被佈局微電腦2之半導體晶片及靜電容量元件4。 於非揮發性記憶體3之半導體晶片與微電腦2之之半 導體晶片、及靜電容量元件4之間’分別被形成電源配線 參 VDDP及電源配線VCCP。 電源配線VDDP爲，對非揮發性記憶體3供給電源電 壓VDD2的配線，電源配線VCCP爲’將電源電壓VCC供 給至微電腦2的配線。 另外，於微電腦2之半導體晶片，由左側上方至下方 ，分別被佈局記憶體用I/O部12、CPU10、非揮發性半導 體記憶體9及I/O部5，於彼等右側，由上方至下方’分 別被佈局基準電壓產生部8及CPU用電源部1 1 ° -16- 201017867 於基準電壓產生部8及CPU用電源部1 1之右側上方 被佈局記憶體用電源部13。於記憶體用電源部13之上方 之半導體晶片之周邊部，以多數源極焊墊S及多數汲極焊 墊D分別交互成爲一列的方式，沿半導體晶片之任意周邊 部被配列。 源極焊墊S，係介由接合導線B 1分別連接於電源配 線VCCP，汲極焊墊D，係介由接合導線B2分別連接於電 φ 源配線VDDP。 於電源配線VDDP，係介由接合導線B3被連接非揮 發性記憶體3之電源焊墊VDDPADM，介由接合導線B4 被連接於靜電容量元件4之電源焊墊VDDPADC。 封裝基板PK上被搭載之非揮發性記憶體3、微電腦2 、靜電容量元件4、接合導線B1〜B4、汲極焊墊D、源極 焊墊S、電源配線VDDP、VCCP及電源焊墊VDDPADM、 VDDPADC等，係如圖3所示，藉由樹脂等被密封而形成 Q 封裝PKG。 另外，其他之記憶體用電源部13中之源極焊墊S與 汲極焊墊D之配列圖案，及連接構成，以及記憶體用電源 部13中之電晶體T之佈局圖案或配線構成等，係和上述 第1實施形態同樣，因此省略說明。 依此，於第2實施形態中，亦可以減低記憶體用電源 部13之電壓下降，實現穩定之非揮發性記憶體3之動作 -17- 201017867 (第3實施形態） 圖12爲第3實施形態之記憶體用電源部之源極焊墊 與汲極焊墊之配列圖案，及連接構成之一例之說明圖。圖 13爲圖12之記憶體用電源部之電晶體之佈局圖案之一例 之說明圖。圖14爲圖13之A-A’斷面圖。圖15爲圖13 之B-B’斷面圖。 於第3實施形態，半導體積體電路裝置1，係和上述 第1實施形態（圖1 )同樣，由微電腦2，非揮發性記憶 ^ 體3，及靜電容量元件4構成，微電腦2及非揮發性記憶 體3，係分別形成於1個半導體晶片。 於第3實施形態，並非如上述第1實施形態所示使記 憶體用電源部13之汲極焊墊D與源極焊墊S分別交互配 列而被佈局，而是將同一種類之焊墊彼此統合加以佈局。 圖12爲第3實施形態之記億體用電源部13之源極焊 墊S與汲極焊墊D之配列圖案，及連接構成之一例之說明 圖。 響 記憶體用電源部1 3，係和上述第1實施形態同樣’由 成爲輸出驅動器的多數電晶體T，及誤差放大器OP構成 。彼等之連接構成，係和上述第1實施形態同樣。 此情況下，源極焊墊S，係統合於左側成爲一列被佈 局，汲極焊墊D則統合於右側成爲一列被佈局。 因此，沿著微電腦2之半導體晶片之周邊部，由左側 起使多數源極焊墊S成爲一列被佈局，於其右側則使多數 汲極焊墊D成爲一列被佈局而構成。 -18- 201017867 圖13爲圖12之記憶體用電源部13之電晶體T之佈 局圖案之一例之說明圖。 如圖所示，電晶體Τ之閘極，係以和被配列的源極焊 墊S及汲極焊墊D呈平行（源極焊墊S及汲極焊墊D之 配列方向與閘極之長邊方向呈平行）而被形成。 因此，電晶體Τ之閘極所連接之閘極配線GH，係以 和源極焊墊S及汲極焊墊D之配列方向呈平行而被形成。 @ 在汲極焊墊D被配列之區域，被連接於電晶體Τ之汲 極焊墊的汲極配線DH，係以包圍連接於電晶體Τ之源極 焊墊的源極配線SH的方式被佈局。 另外，在源極焊墊S被配列之區域，源極配線SH係 以包圍汲極配線DH的方式被佈局。在汲極焊墊D與源極 焊墊S被配列之境界區域，汲極配線DH及源極配線SH 係被形成爲梳齒狀。 圖14爲圖13之Α-Α’斷面圖。圖15爲圖13之Β-Β’ 會斷面圖。 如圖所示，電晶體Τ，係於Ρ型半導體基板14形成 N-WELL14a，於該N-WELL14a之上部分別形成作爲源極 的 P-WELL15及作爲汲極的 P-WELL16。另外，於 P-WELL15與P-WELL16之間形成閘極17。 P-WELL15，係介由接觸部18被連接於形成於配線層 Ml的源極配線SH，形成於配線層Ml的源極配線SH，則 介由導孔19分別被連接於，形成於配線層Ml上方的配線 層M2之源極配線SH，及形成於配線層M2上方的配線層 -19- 201017867 M3之源極配線SH。 P-WELL16，係介由接觸部20被連接於形成於配線層 Ml的汲極配線DH，形成於該配線層Ml的汲極配線DH ，則介由導孔21分別被連接於，形成於配線層Ml上方的 配線層M2之汲極配線DH，及形成於配線層M2上方的配 線層M3之汲極配線DH。另外，閘極17，係介由接觸部 22被連接於形成於配線層Ml的閘極配線GH。 另外，源極焊墊S係被連接形成於配線層M3的源極 _ 配線SH，汲極焊墊D，同樣係被連接形成於配線層M3的 汲極配線DH。 圖15係表示電晶體T之源極之擴散層（P-WELL16 ) 之斷面，於成爲第2擴散層的汲極之擴散層（P-WELL15 )之斷面中，則成爲將圖15之配線層Ml〜M3爲止的配 線層之電位與擴散層之源極與汲極予以替換。 依此則，依據第3實施形態，將電晶體T之閘極17 與源極焊墊S、汲極焊墊D之配列方向設爲平行，可以減 @ 低汲極配線DH、源極配線SH之薄片電阻，減少電壓下降 (第4實施形態） 圖16爲本發明第4實施形態之記憶體用電源部之電 晶體之佈局圖案之一例之說明圖。圖17爲圖16之A-A ’ 斷面圖。圖18爲圖16之B-B’斷面圖。 於第4實施形態’半導體積體電路裝置1，係和上述 -20- 201017867 第1實施形態（圖1 )同樣，由微電腦2，非揮發性記憶 體3，及靜電容量元件4構成，微電腦2及非揮發性記憶 體3，係分別形成於1個半導體晶片。 於上述第1、3實施形態，係將電晶體T之閘極17與 源極焊墊S、汲極焊墊D之配列方向設爲平行，但於第4 實施形態，係使電晶體T之閘極17，與源極焊墊S及汲 極焊墊D之配列方向呈正交而予以佈局。 φ 圖1 6爲記憶體用電源部1 3 (圖4 )之電晶體T之佈 局圖案之一例之說明圖。 如圖所示，電晶體T之閘極，係和被配列之源極焊墊 s及汲極焊墊D呈正交（源極焊墊S及汲極焊墊D之配列 方向與閘極之長邊方向大略成爲90度）而被形成。 因此，連接於電晶體T之閘極的閘極配線GH，係被 形成爲和源極焊墊S及汲極焊墊D之配列方向大略呈直角 〇 〇 另外，和電晶體T之汲極焊墊連接的汲極配線DH， 及和電晶體T之源極焊墊連接的源極配線SH，係和上述 第1實施形態同樣，被形成爲梳齒狀。 圖17爲圖16之A-A’斷面圖。圖18爲圖16之B-B， 斷面圖。 如圖所示，電晶體T，係於P型半導體基板14形成 N - WELL 14a，於該N -WELL 14a之上部分別形成作爲源極 功能的P-WELL15及作爲汲極功能的P-WELL16。另外， 於P-WELL15與P-WELL16之間形成閘極17。 -21 - 201017867 P-WELL15，係介由接觸部18被連接於形成於配線層 Ml的源極配線SH，形成於配線層Ml的源極配線SH，則 介由導孔19分別被連接於，形成於配線層Ml上方的配線 層M2之源極配線SH，及形成於配線層M2上方的配線層 M3之源極配線SH。 P-WELL16，係介由接觸部20被連接於形成於配線層 Ml的汲極配線DH，形成於該配線層Ml的汲極配線DH ，則介由導孔21分別被連接於，形成於配線層Ml上方的 _ 配線層M2之汲極配線DH，及形成於配線層M2上方的配 線層M3之汲極配線DH。另外，閘極17，係介由接觸部 22被連接於形成於配線層Ml的閘極配線GH。 另外，源極焊墊S係被連接形成於配線層M3的源極 配線SH，汲極焊墊D則同樣被連接形成於配線層M3的 汲極配線D Η。 圖17係表示電晶體Τ之源極之擴散層（P-WELL16 ) 之斷面，在成爲第2擴散層的汲極之擴散層（P-WELL15 Q )之斷面中，則爲將圖17之配線層Ml〜M3爲止的配線 層之電位與擴散層之源極與汲極予以替換。 依此則，依據第4實施形態，將電晶體T之閘極17 與源極焊墊S及汲極焊墊D之配列方向設爲正交，如此則 ，可以減低汲極配線DH、源極配線SH之薄片電阻，減少 電壓下降。 以上係依據實施形態具體說明本發明，但本發明並不 限定於上述實施形態，在不脫離其要旨情況下可做各種變 -22- 201017867 更實施。 例如於上述第1實施形態之構成，係設置CPU用電 源部11，而由電源電壓VCC產生電源電壓VDD1，供給 至移位器6、7、非揮發性半導體記億體9、CPU10及記憶 體用I/O部12等，但是，亦可如圖19所示構成爲，將記 憶體用電源部13所產生之電源電壓VDD2，供給至彼等移 位器6、7、非揮發性半導體記憶體9、CPU 1 0及記憶體用 ❿I/O部12。 (產業上可利用性） 本發明適用於，對SIP內設置之非揮發性記憶體供給 穩定之電源電壓的技術。 (發明效果） 本發明之代表性者所能獲得之效果如下。 ❿ (1)可以高精確度供給電壓壓降少的直流電壓。 (2) 可提升半導體積體電路裝置之信賴性，實現高 性能化。 (3) 另外，可實現調整器之小面積化，實現半導體 積體電路裝置之小型化。 【圖式簡單說明】 圖1爲本發明第1實施形態之半導體積體電路裝置之 構成例方塊圖。 -23- 201017867 圖2爲圖1之半導體積體電路裝置之安裝佈局之一例 說明圖。 圖3爲圖2之A-A’斷面圖。 . 圖4爲設於圖1之半導體積體電路裝置之記憶體用電 源部之源極焊墊與汲極焊墊之配列圖案，及連接構成之一 例之說明圖。 圖5爲圖4之記憶體用電源部之電晶體之佈局圖案之 —例之說明圖。 φ 圖6爲圖5之A-A’斷面圖。 圖7爲圖5之B-B’斷面圖。 圖8爲圖4之記憶體用電源部之汲極配線與源極配線 之佈局例之說明圖。 圖9爲本發明人檢討之記億體用電源部之汲極配線與 源極配線之佈局例之說明圖。 圖10爲本發明第2實施形態之半導體積體電路裝置 之安裝佈局之一例說明圖。 〇 圖1 1爲圖10之A-A’斷面圖。 圖12爲第3實施形態之記憶體用電源部之源極焊墊 與汲極焊墊之配列圖案，及連接構成之一例之說明圖。 圖13爲圖12之記憶體用電源部之電晶體之佈局圖案 之一例之說明圖。 圖14爲圖13之A-A’斷面圖。 圖15爲圖13之B-B’斷面圖。 圖1 6爲本發明第4實施形態之記憶體用電源部之電 -24- 201017867 晶體之佈局圖案之一例之說明圖。 圖17爲圖16之A-A’斷面圖。 圖1 8爲圖16之B-B’斷面圖。 圖19爲本發明其他實施形態之半導體積體電路裝置 之構成例方塊圖。 【主要元件符號說明】 1 :半導體積體電路裝置 2 :微電腦 3 =非揮發性記憶體 4 :靜電容量元件 5 ·· I/O 部 6 : 7 :移位器 8 :基準電壓產生部 9 :非揮發性半導體記憶體
10 ： CPU 1 1 : CPU用電源部 12 :記憶體用I/O部 1 3 :記憶體用電源部
14 :半導體基板 14a ： N -WELL
15 ： P-WELL 16 : P-WELL 1 7 :閘極 -25- 201017867 18 :接觸部 1 9 :導孔 20 :接觸部 2 1 :導孔 22 :接觸部 PK :封裝基板 VCCPAD、VDDPAD:電源焊墊 VDDP :電源配線 _ VCCP:電源配線 S :源極焊墊 D :汲極焊墊 B1〜B4 :接合導線 T :電晶體 OP :誤差放大器 Μ 1〜Μ 3 :配線層 S Η ·源極配線 礬 DH :汲極配線 GH :閘極配線 5 0 :微電腦 5 1 : I/O 部 52:基準電壓產生部 5 3 :非揮發性半導體記憶體
54 ： CPU 55 : CPU用電源部 -26- 201017867 56 :記憶體用I/O部 S 1 0 :源極焊墊 D 1 0 :汲極焊墊
-27

Claims (1)

  1. 201017867 七、申請專利範团： 1·—種半導體積體電路裝置，係具備調整器用於轉 換直流之電源電壓成爲任意之直流電壓者；其特徵爲： 上述調整器，係具備： 輸出驅動器，由多數電晶體構成； 輸入電壓焊墊，用於對上述電晶體之源極供給電源電 壓；及 輸出電壓焊墊，被連接於上述電晶體之汲極，用於輸 @ 出任意之直流電壓； 上述輸入電壓焊墊及上述輸出電壓焊墊，係沿著形成 有上述調整器之半導體晶片之任意一邊，以直線狀配列而 形成， 上述電晶體之閘極，係以和上述輸入電壓焊墊及上述 輸出電壓焊墊之配列呈平行而被形成。 2.如申請專利範圍第1項之半導體積體電路裝置， 具備= 第1幹線，被連接於上述輸入電壓焊墊； 第1支線，由上述第1幹線被延伸，用於對上述電晶 體之第1擴散層供給電壓； 第2幹線，被連接於上述輸出電壓焊墊；及 第2支線，由上述第2幹線被延伸，由上述電晶體之 第2擴散層對上述輸出電壓焊墊供給電壓； 上述第1及上述第2支線，係以和上述輸入電壓焊墊 -28- 201017867 及上述輸出電壓焊墊之配列呈平行而被形成。 3. 如申請專利範圍第1或2項之半導體積體電路裝 置，其中 上述輸入電壓焊墊與上述輸出電壓焊墊，係被交互佈 局配列。 4. 如申請專利範圍第1或2項之半導體積體電路裝 置，其中 φ 多數上述輸入電壓焊墊，係作爲第1群組以直線狀被 配列， 多數上述輸出電壓焊墊，係作爲第2群組以直線狀被 配列， 上述第1群組及上述第2群組，係以直線狀被配列被 佈局。 5. 如申請專利範圍第1〜4項中任一項之半導體積體 電路裝置，其中 ❹ 多 數上述電晶體，係由源極、汲極及閘極分別被共通 連接之並列連接之構成而形成。 6. 如申請專利範圍第1〜5項中任一項之半導體積體 電路裝置，其中 上述半導體積體電路裝置，係由搭載至少2個半導體 晶片的系統封裝構成， 上述調整器， 係對未具備上述調整器的其他上述半導體晶片、或於 上述半導體積體電路裝置被由外部連接的其他上述半導體 -29- 201017867 晶片，供給轉換之任意之直流電壓。 7.如申請專利範圍第1〜 電路裝置，其中 上述調整器， <5項中任一項之半導體積體 係對於上述半導體積體電路裝置被由外部連接的其他 上述半導體晶片，供給轉換之任意之直流電壓。 8 .如申請專利範圍第1〜 -7項中任一項之半導體積體 電路裝置，其中 上述半導體積體電路裝置 ，係具有CPU的控制器。 ❹ -30-
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