JP2014086437A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

【課題】同じ外部からの入力信号を２つのパッドで受けることが可能な半導体チップの面積を小さくする。
【解決手段】同一の入力信号を受けることが可能な第一及び第二パッドと、第一及び第二パッドのどちらか一方に接続されたワイヤーと、ワイヤーに接続され所定の入力信号を受けるリードフレームと、第一パッド及び第二パッドのうちの少なくとも一方から入力信号を受ける入出力制御回路と、入出力制御回路の出力制御に基づいて第一パッドに出力信号を出力可能な第一出力段と、入出力制御回路の出力制御に基づいて第二パッドに第一出力段と同一の出力信号を出力可能な第二出力段とを持ち、第一パッドと第二パッドとが容量又は抵抗を介して配線にて互いに接続されている半導体集積回路装置。
【選択図】図９

Description

本明細書は、半導体集積回路装置に関し、特に１つの外部からの入力信号を、２つのパッドのうちのどちらからでも受けることが可能な半導体集積回路装置及びその製造方法に関する。

半導体集積回路装置は、図１に示すような工程を経て製造される。ステップＳ１０１に示すように、半導体ウエハにＭＯＳ等のトランジスタである能動素子や容量や抵抗等の受動素子を形成する。次にステップＳ１０２に示すように、トランジスタや受動素子に接続される配線を有する配線層を複数形成する。その後ステップＳ１０３に示すように、複数の配線層上にパッドを有する層を設ける。次にステップＳ１０４に示すように、パッドを有する層の上にパッシベーション層を設ける。ここまではウエハプロセス工程と呼ばれる製造工程である。このウエハプロセス工程により半導体ウエハ内に様々な回路を形成する。このウエハプロセス工程の後、ステップＳ１０５に示されるように、プローブカード等をパッドに接触させて電気的なテストを行うウエハテスト工程がある。このウエハテスト工程の後、ステップＳ１０６に示されるように、半導体ウエハをダイシングして個片化して複数の半導体チップを形成するダイシング工程がある。このダイシング工程では、ステップＳ１０５のウエハテスト工程にて不良品と判定されたいくつかの半導体チップは破棄し、残りの良品を次工程に用いる。次にダイシング工程の後、ステップＳ１０７に示されるように、個片化されたこの複数の半導体チップのそれぞれをダイパッド上にダイボンディングする。次にステップＳ１０８に示されるように、ダイボンディングされた半導体チップとリードフレームとをワイヤーにてワイヤボンディングする。最後にステップＳ１０９にて示されるように、ワイヤボンディングされた半導体チップを樹脂封止して半導体集積回路装置を形成する。ステップＳ１０７からステップＳ１０９はパッケージング工程である。

特許文献1では、複数の外部パッドを持つ実装基盤を有する半導体装置において、差動信号が入力される２つのパッドの間に抵抗を設けて、終端抵抗としての外付けの抵抗部品を無くした発明が開示されている。

特開２００９−２７０１３号公報

共通の半導体チップではあるが、異なる種類のパッケージングがなされることにより、違う半導体集積回路装置となるものがある。それを以下に説明する。

図２に示す半導体集積回路装置ＤＩＰ−ＩＣはＤＩＰパッケージ（Ｄｕａｌ Ｉｎ Ｐａｃｋａｇｅ）にてパッケージングされている。２本の吊りリードＨＬ−Ｄと、ダイパッドＤＰ−Ｄが一体となった金属材料にて形成されている。ダイパッドＤＰ−Ｄ上には半導体チップＣＰが配置されている。ダイパッドＤＰ−Ｄと半導体チップＣＰは互いに接着材にて接続されている。更に図にあるように左回りの順番にてリードフレームＬＦ−Ｄが配置されている。これらリードフレームＬＦ−Ｄは銅や鉄等の金属にて形成されている。これらリードフレームＬＦ−Ｄは２０本存在し、左上から右上のものまで左回りに順番に（１）〜（２０）の番号を振ってある。これらリードフレームＬＦ−Ｄそれぞれは一部がエポキシ樹脂を材料としたモールドレジンＭＲ−Ｄにて封止されており、残りの一部がモールドレジンＭＲ−Ｄから露出しており、半導体集積回路装置の外部端子となっている。リードフレームＬＦ−Ｄそれぞれと半導体チップＣＰは金や銅の金属材料にて形成されたワイヤーＷＲにて接続されている。

尚、図２においては、リードフレームＬＦ−Ｄの符号は（１８）のものしか記載がないが、省略されているだけであり（１）〜（２０）の番号が付されているものは全てリードフレームＬＦ−Ｄである。更に、ワイヤーＷＲはリードフレームＬＦ−Ｄの（１６）及び（１７）と半導体チップＣＰとの間としか描写がないが、省略されているだけであり、（１）〜（２０）の番号が付されているリードフレームＬＦ−Ｄそれぞれと半導体チップＣＰとを互いに接続するようにワイヤーＷＲが形成されている。

モールドレジンＭＲ−Ｄは平面視で略矩形であり、４辺を持つように形成されている。（１）〜（１０）の番号が付されているリードフレームＬＦ−ＤはモールドレジンＭＲ−Ｄの１つの辺に沿って配置されており、（１）〜（２０）の番号が付されているリードフレームＬＦ−Ｄは、モールドレジンＭＲ−Ｄの１つの辺と対向する辺に沿って配置されている。又、２本の吊りリードＨＬ−Ｄそれぞれは、２方向に延びる方向に配置されている。

図３に示す半導体集積回路装置ＱＦＰ−ＩＣはＱＦＰパッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）にてパッケージングされている。４本の吊りリードＨＬ−Ｑと、ダイパッドＤＰ−Ｑが一体となった金属材料にて形成されている。ダイパッドＤＰ−Ｑ上には半導体チップＣＰが配置されている。半導体チップＣＰは図２のものと同じものである。ダイパッドＤＰ−Ｑと半導体チップＣＰは互いに接着材にて接続されている。更に図にあるように左回りの順番にてリードフレームＬＦ−Ｑが配置されている。尚、ＱＦＰパッケージであろうと、ＤＩＰパッケージであろうと、どのようなパッケージであれ左回りに限らず、右回りの順番にてリードフレームが配置されても問題はない。これらリードフレームＬＦ−Ｑは銅や鉄等の金属にて形成されている。これらリードフレームＬＦ−Ｑは２０本存在し、左回りに順番に（１）〜（２０）の番号を振ってある。これらリードフレームＬＦ−Ｑそれぞれは一部がエポキシ樹脂を材料としたモールドレジンＭＲ−Ｑにて封止されており、残りの一部がモールドレジンＭＲ−Ｑから露出しており、半導体集積回路装置の外部端子となっている。リードフレームＬＦ−Ｑそれぞれと半導体チップＣＰは金や銅の金属材料にて形成されたワイヤーＷＲにて接続されている。尚、図３においては、リードフレームＬＦ−Ｑの符号は（１８）のものしか記載がないが、省略されているだけであり（１）〜（２０）の番号が付されているものは全てリードフレームＬＦ−Ｑである。更に、ワイヤーＷＲはリードフレームＬＦ−Ｑの（１６）及び（１７）と半導体チップＣＰとの間としか描写がないが、省略されているだけであり、（１）〜（２０）の番号が付されているリードフレームＬＦ−Ｑそれぞれと半導体チップＣＰとを互いに接続するようにワイヤーＷＲが形成されている。

モールドレジンＭＲ−Ｑは平面視で略矩形であり、４辺を持つように形成されている。モールドレジンＭＲ−Ｑの第一辺と第三辺が互いに対向するようになっており、モールドレジンＭＲ−Ｑの第二辺と第四辺が互いに対向するようになっている。モールドレジンＭＲ−Ｑの第一辺と第二辺でモールドレジンＭＲ−Ｑの一つめの角を形成する。モールドレジンＭＲ−Ｑの第二辺と第三辺でモールドレジンＭＲ−Ｑの二つ目の角を形成する。モールドレジンＭＲ−Ｑの第三辺と第四辺でモールドレジンＭＲ−Ｑの三つ目の角を形成する。モールドレジンＭＲ−Ｑの第四辺と第一辺でモールドレジンＭＲ−Ｑの四つ目の角を形成する。（４）〜（８）の番号が付されているリードフレームＬＦ−ＱはモールドレジンＭＲ−Ｑの第一辺に沿って配置されている。（９）〜（１３）の番号が付されているリードフレームＬＦ−ＱはモールドレジンＭＲ−Ｑの第二辺に沿って配置されている。（１４）〜（１８）の番号が付されているリードフレームＬＦ−ＱはモールドレジンＭＲ−Ｑの第三辺に沿って配置されている。（１９）、（２０）、（１）〜（３）の番号が付されているリードフレームＬＦ−ＱはモールドレジンＭＲ−Ｑの第四辺に沿って配置されている。又、４本の吊りリードＨＬ−Ｑそれぞれは、４方向に延びる方向に配置されている。

よって、図２の半導体集積回路装置ＤＩＰ−ＩＣと、図３の半導体集積回路装置ＱＦＰ−ＩＣは、半導体チップＣＰが同じであり、パッケージが異なることにより異なる半導体集積回路装置となっている。更に図２や図３のピン配置順番にあるように、リードフレームＬＦ−ＤやリードフレームＬＦ−Ｑは左回りに配置されている。これはどのようなパッケージの半導体集積回路装置であっても、顧客の使い勝手を下げないようにするためである。更に後に説明を行うが、同じ番号の付いたリードフレームＬＦ−ＤとリードフレームＬＦ−Ｑには同じ信号又は電圧が入出力される。例えば、リードフレームＬＦ−Ｄの（１）とリードフレームＬＦ−Ｑの（１）には同じ信号が入出力される。

尚、図３においては、リードフレームＬＦ−Ｑの符号は（１８）のものしか記載がないが、省略されているだけであり（１）〜（２０）の番号が付されているものは全てリードフレームＬＦ−Ｑである。更に、ワイヤーＷＲはリードフレームＬＦ−Ｑの（１６）及び（１７）と半導体チップＣＰとの間としか描写がないが、省略されているだけであり、（１）〜（２０）の番号が付されているリードフレームＬＦ−Ｄそれぞれと半導体チップＣＰとを互いに接続するようにワイヤーＷＲが形成されている。

図４は半導体チップとリードフレームとの関係を表した図である。

半導体チップＣＰは、半導体チップ端部ＣＰ−Ｅ１、半導体チップ端部ＣＰ−Ｅ２、半導体チップ端部ＣＰ−Ｅ３、半導体チップ端部ＣＰ−Ｅ４を持つ。これら半導体チップ端部により半導体チップＣＰは矩形となっている。半導体チップ端部ＣＰ−Ｅ１と半導体チップ端部ＣＰ−Ｅ２により挟まれるように配置されたコーナーセルＣ−ＣＬ１がある。更に、半導体チップ端部ＣＰ−Ｅ４と半導体チップ端部ＣＰ−Ｅ１により挟まれるように配置されたコーナーセルＣ−ＣＬ２がある。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬが複数存在する。半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬが複数存在する。更に半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬが複数存在する。ＩＯセルＩＯＣＬはワイヤーＷＲを介して信号や電圧が入出力されるパッドである入出力パッドＩＯ−Ｐと、入出力パッドＩＯ−Ｐを介して入出力される信号や電圧の入出力処理を行う入出力回路ＩＯ−Ｃが存在する。ＩＯセルＩＯＣＬには番号が付与されており、（１）〜（２０）がある。更に後に説明を行うが、同じ番号の付いたリードフレームとＩＯセルＩＯＣＬには同じ信号又は電圧が入出力される。例えば、リードフレームＬＦ−Ｄの（１）とＩＯセルＩＯＣＬの（１）には同じ信号が入出力される。半導体チップ端部ＣＰ−Ｅ２に沿って、ＩＯセルＩＯＣＬの（１）〜（３）が配置されており、半導体チップ端部ＣＰ−Ｅ１に沿って、ＩＯセルＩＯＣＬの（１）〜（３）、（１９）、（２０）が配置されており、半導体チップ端部ＣＰ−Ｅ４に沿って、ＩＯセルＩＯＣＬの（１９）（２０）が配置されている。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの番号と、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの番号及び半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの番号とは重複している。これはリードフレームＬＦ−ＤからワイヤーＷＲを介して信号や電圧が入出力される場合と、リードフレームＬＦ−ＱからワイヤーＷＲを介して信号や電圧が入出力される場合があるからである。具体的にはＤＩＰパッケージにて封止された半導体集積回路装置ＤＩＰ−ＩＣの場合には半導体チップ端部ＣＰ−Ｅ２や半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの（１）〜（３）、（１９）、（２０）が使用される。ＩＯＣＬの（１）〜（３）、（１９）、（２０）それぞれが、リードフレームＬＦ−Ｄの（１）〜（３）、（１９）、（２０）それぞれにワイヤーＷＲを介して接続される。リードフレームＬＦ−Ｑの（１）〜（３）、（１９）、（２０）とは接続されない。ＱＦＰパッケージにて封止された半導体集積回路装置ＱＦＰ−ＩＣの場合には半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）〜（３）、（１９）、（２０）が使用される。ＩＯＣＬの（１）〜（３）、（１９）、（２０）それぞれが、リードフレームＬＦ−Ｑの（１）〜（３）、（１９）、（２０）それぞれにワイヤーＷＲを介して接続される。リードフレームＬＦ−Ｄの（１）〜（３）、（１９）、（２０）とは接続されない。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの順番は、（３）（２）（１）、（２０）、（１９）となっている。これはリードフレームＬＦ−ＤやリードフレームＬＦ−Ｑは左回りに配置されているため、このように配置しないと、ワイヤーＷＲが他のワイヤーＷＲと絡まらないで配置することができないからである。例えば、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの順番を、（１）（２）（３）、（１９）、（２０）とした場合は、リードフレームＬＦ−Ｑの（１）とＩＯセルＩＯＣＬの（１）とを接続するワイヤーＷＲと、リードフレームＬＦ−Ｑの（３）とＩＯセルＩＯＣＬの（３）とを接続するワイヤーＷＲとが絡まってしまう。同じく、リードフレームＬＦ−Ｑの（１９）とＩＯセルＩＯＣＬの（１９）とを接続するワイヤーＷＲと、リードフレームＬＦ−Ｑの（２０）とＩＯセルＩＯＣＬの（２０）とを接続するワイヤーＷＲとが絡まってしまう。

尚、図４にてＩＯセルＩＯＣＬは、全ての番号（１）〜（２０）のＩＯセルＩＯＣＬを描写しておらず、一部を省略している。更にＩＯセルＩＯＣＬの符号は（３）しか記載がないが、省略されているだけであり、実際には（１）〜（３）、（１９）（２０）の番号が付されているものは全てＩＯセルＩＯＣＬである。更に、入出力パッドＩＯ−Ｐ及び入出力回路ＩＯ−Ｃの符号は、ＩＯセルＩＯＣＬの（１９）のものしか記載がないが、省略されているだけであり、実際には（１）〜（２０）のＩＯセルＩＯＣＬ全てそれぞれにもある。更に、図４以降の図において、（１）〜（２０）の符号が付されているものは全てＩＯセルＩＯＣＬであり、このＩＯセルＩＯＣＬそれぞれは、入出力パッドＩＯ−Ｐ及び入出力回路ＩＯ−Ｃを有しており、これらの符号はほぼ全てが省略されている。

図５は半導体チップＣＰの構成を表す図である。

半導体チップ端部ＣＰ−Ｅ２と半導体チップ端部ＣＰ−Ｅ３により挟まれるように配置されたコーナーセルＣ−ＣＬ４がある。更に、半導体チップ端部ＣＰ−Ｅ３と半導体チップ端部ＣＰ−Ｅ４により挟まれるように配置されたコーナーセルＣ−ＣＬ３がある。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）（２）（３）、（１９）、（２０）が存在する。半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（１）〜（１０）が存在する。半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの（９）〜（１３）が存在する。更に半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの（１１）〜（２０）が存在する。図４にて説明のしたものと同様な形となっており、半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの番号と、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの番号及び半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの番号とは重複しているものがある。これはリードフレームＬＦ−ＤからワイヤーＷＲを介して信号や電圧が入出力される場合と、リードフレームＬＦ−ＱからワイヤーＷＲを介して信号や電圧が入出力される場合があるからである。具体的にはＤＩＰパッケージにて封止された半導体集積回路装置ＤＩＰ−ＩＣの場合には半導体チップ端部ＣＰ−Ｅ２や半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの（９）〜（１３）が使用される。ＩＯＣＬの（９）〜（１３）それぞれが、リードフレームＬＦ−Ｄの（９）〜（１３）それぞれにワイヤーＷＲを介して接続される。リードフレームＬＦ−Ｑの（９）〜（１３）とは接続されない。ＱＦＰパッケージにて封止された半導体集積回路装置ＱＦＰ−ＩＣの場合には半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの（９）〜（１３）が使用される。ＩＯＣＬの（９）〜（１３）それぞれが、リードフレームＬＦ−Ｑの（９）〜（１３）それぞれにワイヤーＷＲを介して接続される。リードフレームＬＦ−Ｄの（９）〜（１３）とは接続されない。半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの順番は、（９）（１０）（１１）、（１２）、（１３）となっている。これはリードフレームＬＦ−ＤやリードフレームＬＦ−Ｑは左回りに配置されているため、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬと同じような理由により、このように配置しないと、ワイヤーＷＲが他のワイヤーＷＲと絡まらないで配置することができないからである。

ＤＩＰにてパッケージングされるのか、ＱＦＰにてパッケージングされるのか分からないために、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）（２）（３）、（１９）、（２０）と、半導体チップ端部ＣＰ−Ｅ２及び半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの（１）（２）（３）、（１９）、（２０）とは、同じ番号のものに関しては互いに接続されなければならない。同じく、半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの（９）〜（１３）と、半導体チップ端部ＣＰ−Ｅ２及び半導体チップ端部ＣＰ４に沿って配置されたＩＯセルＩＯＣＬの（９）〜（１３）とは、同じ番号のものに関しては互いに接続されなければならない。互いに接続されなければ、パッケージの形態によって信号の入出力が不可能となってしまうからである。更にこれら互いに接続するための配線には出力信号のために十分な量の電流を流すことが可能な配線幅とする必要がある。更に上述したように、リードフレームＬＦ−ＤやリードフレームＬＦ−Ｑの配置順番の関係で、ＩＯセルＩＯＣＬの（１）〜（２０）の配置順番は制約がでてしまう。例えば、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）（２）（３）と、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（１）（２）（３）とを互いに接続するためには、ＩＯセルＩＯＣＬの（１）同士を接続する配線と、ＩＯセルＩＯＣＬの（２）同士を接続する配線と、ＩＯセルＩＯＣＬの（２）同士を接続する配線とが互いに立体的に交差する必要が出てくる。

ＩＯセルＩＯＣＬから信号を出力するモードにおいては、同じ番号のＩＯセルＩＯＣＬのうちの一方の出力バッファのみが駆動して出力信号を出力し、他方の出力バッファは駆動しない形を取ることができる。理由としてＩＯセルＩＯＣＬの（１）を例にして説明する。ＤＩＰパッケージにてパッケージングされた場合は、半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）にワイヤーＷＲが接続され、リードフレームＬＦ−ＤにワイヤーＷＲが接続される。このときに半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＣＬの（１）の出力バッファが駆動して出力信号を流すとした場合、半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）からワイヤーＷＲを通ってリードフレームＬＦ−Ｄに出力信号の電流が流れる。半導体チップエッジＣＰ−Ｅ１に沿って設けられたＩＯセルＩＣＬの（１）の出力バッファが駆動して出力信号を流すとした場合、半導体チップエッジＣＰ−Ｅ１に沿って設けられたＩＯセルＩＯＣＬの（１）からＩＯセルＩＯＣＬの（１）同士を接続する配線を通って半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）に出力信号の電流が流れ、更にワイヤーＷＲを通ってリードフレームＬＦ−Ｄに出力信号の電流が流れる。このようにするために、ＩＯセルＩＯＣＬの（１）同士を接続する配線には半導体集積回路装置外部に流す出力信号の電流が流れるために、この電流が大電流となり太い配線幅が必要となる。ＱＦＰパッケージにてパッケージングされる場合は、半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）と、半導体チップエッジＣＰ−Ｅ１に沿って設けられたＩＯセルＩＯＣＬの（１）との関係が逆になる形となる。

ＩＯセルＩＯＣＬから信号を出力するモードにおいて、同じ番号のＩＯセルＩＯＣＬのうちの両方の出力バッファが駆動して同じ出力信号を出力し、更に同じ番号のＩＯセルＩＯＣＬ同士を接続する配線の太さが細い場合は以下の問題がある。ＩＯセルＩＯＣＬの（１）を例にして説明する。ＤＩＰパッケージにてパッケージングされた場合は、半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）にワイヤーＷＲが接続され、リードフレームＬＦ−ＤにワイヤーＷＲが接続される。半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）からワイヤーＷＲを通ってリードフレームＬＦ−Ｄに出力信号の電流が流れる。リードフレームＬＦ−Ｄに接続される外部デバイスの入力インピーダンスがどの程度かは分からない。よって出力信号の電流が大量に引き込まれることもある。その結果、半導体チップエッジＣＰ−Ｅ１に沿って設けられたＩＯセルＩＯＣＬの（１）からＩＯセルＩＯＣＬの（１）同士を接続する配線を通って半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）に出力信号の電流が流れ、更にワイヤーＷＲを通ってリードフレームＬＦ−Ｄに出力信号の電流が流れる。ＩＯセルＩＯＣＬの（１）同士を接続する配線には半導体集積回路装置外部に流す出力信号に基づく大電流が流れることもあり、太い配線幅が必要となる。ＱＦＰパッケージにてパッケージングされる場合は、半導体チップエッジＣＰ−Ｅ２に沿って設けられたＩＯセルＩＯＣＬの（１）と、半導体チップエッジＣＰ−Ｅ１に沿って設けられたＩＯセルＩＯＣＬの（１）との関係が逆になる形となる。ＩＯセルＩＯＣＬ同士を接続する配線の太さが太い場合は問題は起きない。

よって、同じ番号のＩＯセルＩＯＣＬ同士を接続する配線は太い必要があり、この配線のレイアウトスペースに関しては以下の問題がある。

半導体チップＣＰはＩＯセルＩＯＣＬの配置方向や半導体チップ端部ＣＰ−Ｅ１〜４に沿って配置され、一部がＩＯセルＩＯＣＬに重なるように配置された電源電圧リングＶＣＣ−Ｒがある。更にその内側にはこの電源電圧リングＶＣＣ−Ｒに沿って配置されたグランド電圧リングＧＮＤ−Ｒがある。更にその内側にはグランド電圧リングＧＮＤ−Ｒに囲まれた内部回路ＩＮＴ−Ｃがある。これら構成要素のレイアウトがあるために、上述した同じ番号のＩＯセルＩＯＣＬ同士を接続する配線のレイアウトスペースを、電源電圧リングＶＣＣ−Ｒの内側には十分に確保できない。十分に確保するためには図５にあるように、電源電圧リングＶＣＣ−Ｒの外側に幅Ｘの十分な幅を設けて、ここに配線を引く必要があるが、このようにすると半導体チップＣＰの面積が大きくなり、コストが上がり、実装面積も大きくなる。

同一の入力信号を受けることが可能な第一及び第二パッドと、第一及び第二パッドのどちらか一方に接続されたワイヤーと、ワイヤーに接続され所定の入力信号を受けるリードフレームと、第一パッド及び第二パッドのうちの少なくとも一方から入力信号を受ける入出力制御回路と、入出力制御回路の出力制御に基づいて第一パッドに出力信号を出力可能な第一出力段と、入出力制御回路の出力制御に基づいて第二パッドに第一出力段と同一の出力信号を出力可能な第二出力段とを持ち、第一パッドと第二パッドとが容量又は抵抗を介して配線にて互いに接続されている。

本発明によれば、第一パッドと第二パッドを接続する配線の太さを低減することができ、半導体チップの面積を低減することができる。

半導体集積回路装置の製造工程を表す図である。 ＤＩＰパッケージにてパッケージングされた半導体集積回路装置を表す図である。 ＱＦＰパッケージにてパッケージングされた半導体集積回路装置を表す図である。 半導体チップとリードフレームとの関係を表した図である。 半導体チップＣＰの構成を表す図である。 実施の形態１の半導体チップＣＰ−Ｉの構成を表す図である。 ＩＯセルＩＯＣＬ間の電気的な接続形態を表す図である。 ＩＯセルＩＯＣＬの番号（１）〜（２０）と、ＩＯセルＩＯＣＬに入出力される入出力信号または電圧と、ＩＯセルＩＯＣＬのセルタイプとの関係を示した表を表す図である。 実施の形態１のＩＯセルＩＯＣＬの構成及び動作を表す図である。 実施の形態２のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態３のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態４のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態５のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態６のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態７のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態８のＩＯセルＩＯＣＬの構成を表す図である。 実施の形態１〜４の容量Ｃの一例である。 実施の形態３、５、６、及び８の抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２の一例である。 実施の形態１〜１０の半導体集積回路装置の製造方法である。

以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１．）
図６は実施の形態１の半導体チップＣＰ−Ｉの構成を表す図である。

半導体チップＣＰ−Ｉの電源電圧リングＶＣＣ−Ｒと、ＩＯセルＩＯＣＬの入出力パッドＩＯ−Ｐとの間の幅Ｙは、ＩＯセルＩＯＣＬ同士を接続する配線のレイアウトスペースとして設ける必要がないために、図５の幅Ｘと比べて小さくなっている。よって半導体チップＣＰ−Ｉは図５の半導体チップＣＰと比べると面積が小さくなっている。

半導体チップＣＰ−Ｉの内部回路ＩＮＴ−Ｃは、中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと、ＡＤ変換器ＡＤＣと、フラッシュメモリＦＬＡＳＨと、電源電圧生成回路ＶＤＣと、発振回路ＯＳＣと、バスＢＵＳを持つ。中央演算装置ＣＰＵは、外部からの入力及びプログラムに従って半導体チップＣＰ−Ｉ全体を制御し各種演算を行う。ランダムアクセスメモリＲＡＭは中央演算装置ＣＰＵのワークエリアとして用いられ、各種演算データや制御データを記憶する。ＡＤ変換器ＡＤＣはアナログ信号を受けてデジタル信号に変換する。発振回路ＯＳＣは外部の水晶発振子の出力するクロックに基づいて、内部回路ＩＮＴ−Ｃに必要な各種クロックを生成する。電源電圧生成回路ＶＤＣは電源電圧ＶＣＣ及びグランド電圧ＧＮＤに基づいて、内部回路ＩＮＴ−Ｃにて用いられる各種電源電圧を生成する。フラッシュメモリＦＬＡＳＨは書き換え可能な不揮発性記憶装置であり、中央演算装置ＣＰＵにて用いられるプログラムを格納している。バスＢＵＳは中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと、ＡＤ変換器ＡＤＣと、フラッシュメモリＦＬＡＳＨと、電源電圧生成回路ＶＤＣと、発振回路ＯＳＣとの間にてデータ、コマンド及びアドレスを互いにやり取りするための複数の信号線の集まりである。ＩＯセルＩＯＣＬの（１）〜（２０）にどのような信号や電圧が入出力されるのかは後述する。

図７はＩＯセルＩＯＣＬ間の電気的な接続形態を表す図である。

半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）〜（３）と、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（１）〜（３）とは同じ番号のものに関しては以下のような形にて互いに電気的に接続されている。

半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）の隣には、配線ＰＦ−ＷＲとフィラーセルＦＣＬとが配置されており、配線ＰＦ−ＷＲによってＩＯセルＩＯＣＬの（１）の入出力パッドＩＯ−ＰとフィラーセルＦＣＬとが接続されている。同じく半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（１）の隣には、配線ＰＦ−ＷＲとフィラーセルＦＣＬとが配置されており、配線ＰＦ−ＷＲによってＩＯセルＩＯＣＬの（１）の入出力パッドＩＯ−ＰとフィラーセルＦＣＬとが接続されている。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）の隣のフィラーセルＦＣＬと、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（１）の隣のフィラーセルＦＣＬとは配線ＦＦ−ＷＲにて接続されている。同じように、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（２）の隣には、配線ＰＦ−ＷＲとフィラーセルＦＣＬとが配置されており、配線ＰＦ−ＷＲによってＩＯセルＩＯＣＬの（２）の入出力パッドＩＯ−ＰとフィラーセルＦＣＬとが接続されている。同じく半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（２）の隣には、配線ＰＦ−ＷＲとフィラーセルＦＣＬとが配置されており、配線ＰＦ−ＷＲによってＩＯセルＩＯＣＬの（２）の入出力パッドＩＯ−ＰとフィラーセルＦＣＬとが接続されている。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（２）の隣のフィラーセルＦＣＬと、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（２）の隣のフィラーセルＦＣＬとは配線ＦＦ−ＷＲにて接続されている。同じように、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（３）の隣には、配線ＰＦ−ＷＲとフィラーセルＦＣＬとが配置されており、配線ＰＦ−ＷＲによってＩＯセルＩＯＣＬの（３）の入出力パッドＩＯ−ＰとフィラーセルＦＣＬとが接続されている。同じく半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（３）の隣には、配線ＰＦ−ＷＲとフィラーセルＦＣＬとが配置されており、配線ＰＦ−ＷＲによってＩＯセルＩＯＣＬの（３）の入出力パッドＩＯ−ＰとフィラーセルＦＣＬとが接続されている。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（３）の隣のフィラーセルＦＣＬと、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（３）の隣のフィラーセルＦＣＬとは配線ＦＦ−ＷＲにて接続されている。

尚、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（９）、（１０）と、半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの（９）、（１０）も同様である。更に、半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬの（１１）〜（１３）と、半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの（１１）〜（１３）も同様である。更に半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬの（１９）、（２０）と、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１９）、（２０）も同様である。

図７においては、配線ＰＦ−ＷＲは１つしか記載されていないが、ＩＯセルＩＯＣＬの（１）〜（３）、（９）〜（１３）、（１９）（２０）の入出力パッドＩＯ―Ｐに接続されているものは、全て配線ＰＦ−ＷＲである。更にフィラーセルＦＣＬは１つしか記載されていないが、ＩＯセルＩＯＣＬの（１）〜（３）、（９）〜（１３）、（１９）（２０）に配線ＰＦ−ＷＲを介して接続されているものは全てフィラーセルＦＣＬである。更に配線ＦＦ−ＷＲも１つしか記載されていないが、フィラーセルＦＣＬ間を接続するものは全て配線ＦＦ−ＷＲである。同じ番号のものに関して、ＩＯセルＩＯＣＬの（３）、（９）〜（１１）、（２０）それぞれの間を電気的に接続する配線ＦＦ−ＷＲは右斜め下下がりの斜線ハッチングが施されている。同じ番号のものに関して、ＩＯセルＩＯＣＬの（２）、（１０）〜（１２）、（１９）それぞれの間を電気的に接続する配線ＦＦ−ＷＲは左斜め下下がりの斜線ハッチングが施されている。同じ番号のものに関して、ＩＯセルＩＯＣＬの（１）、（１３）それぞれの間を電気的に接続する配線ＦＦ−ＷＲはドットのハッチングが施されている。

ＩＯセルＩＯＣＬの（７）及び（８）の入出力パッドＩＯ―Ｐ間を接続する配線ＡＰ−ＷＲがある。図示されていないが、ＩＯセルＩＯＣＬの（５）及び（６）の入出力パッドＩＯ―Ｐ間を接続する配線ＡＰ−ＷＲがある。これら配線ＡＰ−ＷＲは配線ＦＦ−ＷＲよりも配線幅が太く、電流供給力が大きい。例えば配線ＡＰ−ＷＲの太さは入出力パッドＩＯ−Ｐの幅と同じであり、５０〜８０μｍ程度である。一方、配線ＦＦ−ＷＲは電源電圧リングＶＣＣ−Ｒ、グランド電圧リングＧＮＤ−Ｒの内側の領域に基本的に配置されている。配線ＦＦ−ＷＲは電源電圧リングＶＣＣ−Ｒ、グランド電圧リングＧＮＤ−Ｒの間を通って、内部回路ＩＮＴ−Ｃ配置領域を通る必要があるために、幅は２〜３μｍ程度である。このように隣り合うＩＯセルＩＯＣＬの入出力パッドＩＯ―Ｐ間を接続する配線ＡＰ−ＷＲは電流供給力が高いために十分な電流を供給できる。配線ＦＦ−ＷＲは電流供給力が高くないために、通常の回路構成では十分な電流を供給できないが、それを補うための回路構成は後述する。幅の狭い配線ＦＦ−ＷＲより内部回路ＩＮＴ−Ｃ領域に配線ＦＦ−ＷＲを配置でき、幅Ｙを狭くすることができ、半導体チップＣＰ−Ｉの面積を小さくすることができる。この配線ＦＦ−ＷＲは、同じ番号のＩＯセルＩＯＣＬ同士を繋ぐために、図にあるように平面的には互いに重なり合う形となる。更にリードフレームの配置の関係から、ＩＯセルＩＯＣＬの配置順番は決まってしまうので、同じ番号のＩＯセルＩＯＣＬの間には異なる番号のＩＯセルＩＯＣＬが配置される形となる。一例としては、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（１）と、半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬの（１）との間には、半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬの（２）と（３）がある。

図８はＩＯセルＩＯＣＬの番号（１）〜（２０）と、ＩＯセルＩＯＣＬに入出力される入出力信号または電圧と、ＩＯセルＩＯＣＬのセルタイプとの関係を示した表を表している。

ＩＯセルＩＯＣＬの（１）には入出力信号としてデータＤＡＴＡ０が入出力される。更にＩＯセルＩＯＣＬの（１）のセルタイプはＴＹＰＥ１である。ＩＯセルＩＯＣＬの（２）には入出力信号としてデータＤＡＴＡ１が入出力される。更にＩＯセルＩＯＣＬの（２）のセルタイプはＴＹＰＥ１である。ＩＯセルＩＯＣＬの（３）には入出力信号としてデータＤＡＴＡ２が入出力される。更にＩＯセルＩＯＣＬの（３）のセルタイプはＴＹＰＥ１である。ＩＯセルＩＯＣＬの（４）には入出力信号としてデータＤＡＴＡ３が入出力される。更にＩＯセルＩＯＣＬの（４）のセルタイプはＴＹＰＥ２である。ＩＯセルＩＯＣＬの（５）には電源電圧として電源電圧ＶＣＣが入力される。更にＩＯセルＩＯＣＬの（５）のセルタイプはＴＹＰＥ２である。ＩＯセルＩＯＣＬの（６）には電源電圧として電源電圧ＶＣＣが入力される。更にＩＯセルＩＯＣＬの（６）のセルタイプはＴＹＰＥ２である。ＩＯセルＩＯＣＬの（７）には電源電圧としてグランド電圧ＧＮＤが入力される。更にＩＯセルＩＯＣＬの（７）のセルタイプはＴＹＰＥ２である。ＩＯセルＩＯＣＬの（８）には電源電圧として電源電圧ＧＮＤが入力される。更にＩＯセルＩＯＣＬの（８）のセルタイプはＴＹＰＥ２である。ＩＯセルＩＯＣＬの（９）には入力信号としてモード信号Ｍｏｄｅが入力される。更にＩＯセルＩＯＣＬの（９）のセルタイプはＴＹＰＥ３である。ＩＯセルＩＯＣＬの（１０）には入力信号としてＡＤ変換用アナログ入力信号ＡＤＣ−ＩＮ０が入力される。更にＩＯセルＩＯＣＬの（１０）のセルタイプはＴＹＰＥ３である。ＩＯセルＩＯＣＬの（１１）には入力信号としてＡＤ変換用アナログ入力信号ＡＤＣ−ＩＮ１が入力される。更にＩＯセルＩＯＣＬの（１１）のセルタイプはＴＹＰＥ４である。ＩＯセルＩＯＣＬの（１２）には入力信号としてチップリセット信号Ｃ−ＲＥＳＥＴが入力される。更にＩＯセルＩＯＣＬの（１２）のセルタイプはＴＹＰＥ４である。ＩＯセルＩＯＣＬの（１３）には入力信号として水晶発振子からの信号Ｘ−ｏｕｔが入力される。更にＩＯセルＩＯＣＬの（１３）のセルタイプはＴＹＰＥ４である。ＩＯセルＩＯＣＬの（１４）には入力信号として水晶発振子からの信号Ｘ−ｉｎが入力される。更にＩＯセルＩＯＣＬの（１４）のセルタイプはＴＹＰＥ５である。ＩＯセルＩＯＣＬの（１５）には電源電圧としてアナログ電圧ＡＶＳＳが入力される。更にＩＯセルＩＯＣＬの（１５）のセルタイプはＴＹＰＥ５である。ＩＯセルＩＯＣＬの（１６）には電源電圧としてアナログ電圧ＡＶＣＣが入力される。更にＩＯセルＩＯＣＬの（１６）のセルタイプはＴＹＰＥ５である。ＩＯセルＩＯＣＬの（１７）には入出力信号としてアドレス信号ＡＤＲＥＳＳ０が入出力される。更にＩＯセルＩＯＣＬの（１７）のセルタイプはＴＹＰＥ５である。ＩＯセルＩＯＣＬの（１８）には入出力信号としてアドレス信号ＡＤＲＥＳＳ１が入出力される。更にＩＯセルＩＯＣＬの（１８）のセルタイプはＴＹＰＥ５である。ＩＯセルＩＯＣＬの（１９）には入出力信号としてアドレス信号ＡＤＲＥＳＳＳ２が入出力される。更にＩＯセルＩＯＣＬの（１９）のセルタイプはＴＹＰＥ６である。ＩＯセルＩＯＣＬの（２０）には入出力信号としてアドレス信号ＡＤＲＥＳＳ３が入出力される。更にＩＯセルＩＯＣＬの（２０）のセルタイプはＴＹＰＥ６である。

ここで、データ信号ＤＡＴＡ０〜３はランダムアクセスメモリＲＡＭやフラッシュメモリＦＬＡＳＨから入出力されるデータである。電源電圧ＶＣＣ及びグランド電圧ＧＮＤは、電源電圧であり、内部回路ＩＮＴ−Ｃの各種動作電圧を生成するために、電源電圧生成回路ＶＤＣに供給される。電源電圧ＶＣＣの方がグランド電圧ＧＮＤよりも電圧値が高い。モード信号Ｍｏｄｅは半導体チップＣＰ−Ｉの各種モードを設定するためのものである。モード信号Ｍｏｄｅは、ランダムアクセスメモリＲＡＭに対する書き込みモードや読み出しモード、フラッしメモリＦＬＡＳＨに対する書き込みモードや読み出しモード、中央演算装置ＣＰＵ及びその他回路に対する設定モード等を定める。特にモード信号Ｍｏｄｅで、各ＩＯセルＩＯＣＬを汎用入出力ポートのためのセルとして用いるモードを設定できる。この場合、電源電圧が入力されるＩＯセルＩＯＣＬの（５）〜（８）、（１５）、（１６）以外のＩＯセルＩＯＣＬのそれぞれは、信号出力をすることが可能となる。どのＩＯセルＩＯＣＬが汎用出力ポートのためのセルになるのか、どのＩＯセルＩＯＣＬが汎用入力ポートのためのセルになるのかは、モード信号Ｍｏｄｅで、各ＩＯセルＩＯＣＬを汎用入出力ポートのためのセルとして用いるモードを設定した後、ＩＯセルＩＯＣＬの（９）（他のＩＯセルＩＯＣＬでも可）に各種のコマンド等を入力することで設定可能である。ＡＤ変換用アナログ信号ＡＤＣ−ＩＮ０、１は、ＡＤ変換器ＡＤＣにＡＤ変換されるアナログ信号である。チップリセット信号Ｃ−ＲＥＳＥＴは、半導体チップＣＰ−Ｉを初期化するための信号である。信号Ｘ−ｏｕｔ、Ｘ−ｉｎは水晶発振子から出力されるクロック信号であり、この信号Ｘ−ｏｕｔ、Ｘ−ｉｎを用いて発振回路ＯＳＣが内部回路ＩＣＴ−Ｃ用の各種クロック信号を生成する。信号Ｘ−ｏｕｔと信号Ｘ−ｉｎとは互いに相補な関係となっている。アナログ電圧ＡＶＣＣ、ＡＶＳＳはアナログ回路としてのＡＤ変換器ＡＤＣ及び発振回路ＯＳＣ用の電源電圧であり、アナログ電圧ＡＶＣＣの方がアナログ電圧ＡＶＳＳよりも電圧値が高い。アドレス信号ＡＤＲＥＳＳ０〜３はランダムアクセスメモリＲＡＭやフラッシュメモリＦＬＡＳＨの格納領域を表すアドレス信号である。

セルタイプのＴＹＰＥ１は、同じ番号のＩＯセルＩＯＣＬが半導体チップ端部ＣＰ−Ｅ１及び半導体チップ端部ＣＰ−Ｅ２それぞれに沿って２つ存在している。更に同じ番号のＩＯセルＩＯＣＬ同士は、２つのフィラーセルＦＣＬ、配線ＦＦ−ＷＲ、及び２つのＰＦ−ＷＲによって互いに接続されている。半導体チップ端部ＣＰ−Ｅ１に沿って配置されたＩＯセルＩＯＣＬは、ＱＦＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｑから入出力される。半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬは、ＤＩＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｄから入出力される。

セルタイプのＴＹＰＥ２は、同じ番号のＩＯセルＩＯＣＬが半導体チップ端部ＣＰ−Ｅ２に沿って１つ存在している。ＱＦＰパッケージ、ＤＩＰパッケージのいずれのパッケージにてパッケージングされた場合でも、ワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｄ、又はリードフレームＬＦ−Ｑから入出力される。

セルタイプのＴＹＰＥ３は、同じ番号のＩＯセルＩＯＣＬが半導体チップ端部ＣＰ−Ｅ２及び半導体チップ端部ＣＰ−Ｅ３それぞれに沿って２つ存在している。更に同じ番号のＩＯセルＩＯＣＬ同士は、２つのフィラーセルＦＣＬ、配線ＦＦ−ＷＲ、及び２つのＰＦ−ＷＲによって互いに接続されている。半導体チップ端部ＣＰ−Ｅ２に沿って配置されたＩＯセルＩＯＣＬは、ＤＩＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｄから入出力される。半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬは、ＱＦＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｑから入出力される。

セルタイプのＴＹＰＥ４は、同じ番号のＩＯセルＩＯＣＬが半導体チップ端部ＣＰ−Ｅ３及び半導体チップ端部ＣＰ−Ｅ４それぞれに沿って２つ存在している。更に同じ番号のＩＯセルＩＯＣＬ同士は、２つのフィラーセルＦＣＬ、配線ＦＦ−ＷＲ、及び２つのＰＦ−ＷＲによって互いに接続されている。半導体チップ端部ＣＰ−Ｅ３に沿って配置されたＩＯセルＩＯＣＬは、ＱＦＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｑから入出力される。半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬは、ＤＩＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｄから入出力される。

セルタイプのＴＹＰＥ５は、同じ番号のＩＯセルＩＯＣＬが半導体チップ端部ＣＰ−Ｅ４に沿って１つ存在している。ＱＦＰパッケージ、ＤＩＰパッケージのいずれのパッケージにてパッケージングされた場合でも、ワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｄ、又はリードフレームＬＦ−Ｑから入出力される。

セルタイプのＴＹＰＥ６は、同じ番号のＩＯセルＩＯＣＬが半導体チップ端部ＣＰ−Ｅ４及び半導体チップ端部ＣＰ−Ｅ１それぞれに沿って２つ存在している。更に同じ番号のＩＯセルＩＯＣＬ同士は、２つのフィラーセルＦＣＬ、配線ＦＦ−ＷＲ、及び２つのＰＦ−ＷＲによって互いに接続されている。半導体チップ端部ＣＰ−Ｅ４に沿って配置されたＩＯセルＩＯＣＬは、ＤＩＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｄから入出力される。半導体チップ端部ＣＰ−１に沿って配置されたＩＯセルＩＯＣＬは、ＱＦＰパッケージにてパッケージングされた場合にワイヤーＷＲに接続されて、信号又は電圧がリードフレームＬＦ−Ｑから入出力される。

図９は実施の形態１のＩＯセルＩＯＣＬの構成及び動作を表す図である。

以下様々な実施の形態に対応したＩＯセルＩＯＣＬの説明を行う。ＩＯセルＩＯＣＬ１〜８は、今まで説明したＩＯセルＩＯＣＬの（Ｚ）に適用される。ここで、（Ｚ）はＩＯセルＩＯＣＬの番号（１）〜（２０）のうちの、セルタイプのＴＹＰＥ１、ＴＹＰＥ３、ＴＹＰＥ４、ＴＹＰＥ６のいずれかの番号である。具体的には、（１）〜（３）、（９）〜（１３）、（１９）、（２０）である。

（Ｓ）はＩＯセルの構成を表した図である。２つの同じ番号のＩＯセルＩＯＣＬ１の（Ｚ）は、２つの入出力パッドＩＯ−Ｐと、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、入出力制御回路ＩＯＣＣと、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２と、入力制御論理ＩＣＬを有する。更に容量Ｃを有する。

一方の入出力パッドＩＯ−Ｐは図示していない配線ＰＦ−ＷＲ及びフィラーセルＦＣＬを介して配線ＦＦ−ＷＲの一端に接続されており、配線ＦＦ−ＷＲの他端は容量Ｃの一端に接続されている。容量Ｃの他端は配線ＦＦ−ＷＲの一端に接続されており、配線ＦＦ−ＷＲの他端は図示していない配線ＰＦ−ＷＲ及びフィラーセルＦＣＬを介して他方の入出力パッドＩＯ−Ｐに接続されている。電源電圧ＶＣＣとグランド電圧ＧＮＤの間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が配置されている。電源電圧ＶＣＣがＰＭＯＳトランジスタＰ１のソースに供給されており、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインが接続されており、グランド電圧ＧＮＤがＮＭＯＳトランジスタＮ１のソースに供給されている。電源電圧ＶＣＣとグランド電圧ＧＮＤの間にＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２が配置されている。電源電圧ＶＣＣがＰＭＯＳトランジスタＰ２のソースに供給されており、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインが接続されており、グランド電圧ＧＮＤがＮＭＯＳトランジスタＮ２のソースに供給されている。入出力制御回路ＩＯＣＣの出力はＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２のゲート電圧を制御して２つの入出力パッドＩＯ−Ｐどちらかから外部に信号を出力する。ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１で出力バッファＯＢ１を形成し、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２にて出力バッファＯＢ２を形成する。ＰＭＯＳトランジスタＰ１のドレイン及びＮＭＯＳトランジスタＮ１のドレインと一方の入出力パッドＩＯ−Ｐとは配線で接続されており、この配線から分岐した配線により入力制御論理ＩＣＬに入力信号が入力される。この分岐点をＡ点とする。ＰＭＯＳトランジスタＰ２のドレイン及びＮＭＯＳトランジスタＮ２のドレインと一方の入出力パッドＩＯ−Ｐとは配線で接続されており、この配線から分岐した配線により入力制御論理ＩＣＬに入力信号が入力される。この分岐点をＢ点とする。入力制御論理ＩＣＬはアンドＡＮＤ論理であるが、オアＯＲ論理でもよい。入力制御論理ＩＣＬの出力信号は入出力制御回路ＩＯＣＣに出力されており、入力制御論理ＩＣＬの出力部をＣ点とする。このＣ点にデジタル信号である入力信号Ｉｎｐｕｔが通る。ここで、Ａ点と接続された一方の入出力パッドＩＯ−ＰにワイヤーＷＲが接続されてリードフレームに接続されているとし、Ｂ点と接続された他方の入出力パッドＩＯ−ＰにワイヤーＷＲが接続されておらずリードフレームにも接続されていないとする。モード信号Ｍｏｄｅにより入力信号Ｉｎｐｕｔが受けられる状態と、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ２を駆動することにより、一方の入出力パッドＩＯ−Ｐから出力信号を出力する状態とが切り替えられる。ゲートに対する結線の関係から、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１を駆動する時、同じ出力信号を出力するようにＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２が駆動される。ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２とを別々に駆動するように、ゲートに対する入出力制御回路ＩＯＣＣからの結線を変更してもよい。結線を変更した場合、モード信号Ｍｏｄｅ等の設定により、ワイヤーＷＲに接続された側の一方のＩＯセルＩＯＣＬ１の出力バッファＯＢ１を駆動し、他方のＩＯセルＩＯＣＬ１の出力バッファＯＢ２を駆動しない形として消費電力を削減してもよい。この場合、一方のＩＯセルＩＯＣＬの入出力パッドＩＯ−Ｐと他方のＩＯセルＩＯＣＬの入出力パッドＩＯ−Ｐの間に大電流が流れるのは、容量Ｃにより直流成分がカットされるので防がれる。

Ａ点と接続された一方の入出力パッドＩＯ−ＰにワイヤーＷＲが接続されてリードフレームに接続されているとし、Ｂ点と接続された他方の入出力パッドＩＯ−ＰにワイヤーＷＲが接続されておらずリードフレームにも接続されていないとしている。よって、ＤＩＰパッケージにてパッケージングされる場合、半導体チップエッジＣＰ−Ｅ２や半導体チップエッジＣＰ−Ｅ４に沿って並んだＩＯＣＬ１の（Ｚ）の入出力パッドＩＯ−Ｐが一方の入出力パッドＩＯ−Ｐとなる。更に、半導体チップエッジＣＰ−Ｅ１や半導体チップエッジＣＰ−Ｅ３に沿って並んだＩＯＣＬ１の（Ｚ）の入出力パッドＩＯ−Ｐが他方の入出力パッドＩＯ−Ｐとなる。ＱＦＰパッケージにてパッケージングされる場合、半導体チップエッジＣＰ−Ｅ１や半導体チップエッジＣＰ−Ｅ３に沿って並んだＩＯＣＬ１の（Ｚ）の入出力パッドＩＯ−Ｐが一方の入出力パッドＩＯ−Ｐとなる。更に、半導体チップエッジＣＰ−Ｅ２や半導体チップエッジＣＰ−Ｅ４に沿って並んだＩＯＣＬ１の（Ｚ）の入出力パッドＩＯ−Ｐが他方の入出力パッドＩＯ−Ｐとなる。

（Ａ）に示すように、入力制御論理ＩＣＬがオアＯＲであり、リードフレームからの入力信号がハイレベルからローレベルに変化してからハイレベルに戻る信号を考える。Ａ点の入力波形は時刻Ｔ１に立ち下がる。時刻Ｔ２には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち下がる。その後、Ａ点の入力波形は時刻Ｔ３に立ち上がる。時刻Ｔ４には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち上がる。入力制御論理ＩＣＬがオアＯＲであることから、時刻Ｔ２にて立ち下がり、時刻Ｔ３にて立ち上がる出力波形がＣ点から出力される。入力信号により発生する時刻Ｔ１付近での立ち下がりノイズや、時刻Ｔ３付近での立ち上がりノイズは、図９の（Ａ）に示すように入力制御論理ＩＣＬにより、時刻Ｔ１と時刻Ｔ２の間、及び時刻Ｔ３及び時刻Ｔ４の間は除去される。

（Ｂ）に示すように、入力制御論理ＩＣＬがオアＯＲであり、リードフレームからの入力信号がローレベルからハイレベルに変化してからローレベルに戻る信号を考える。Ａ点の入力波形は時刻Ｔ１に立ち上がる。時刻Ｔ２には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち上がる。その後、Ａ点の入力波形は時刻Ｔ３に立ち下がる。時刻Ｔ４には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち下がる。入力制御論理ＩＣＬがオアＯＲであることから、時刻Ｔ１にて立ち上がり、時刻Ｔ４にて立ち下がる出力波形がＣ点から出力される。

（Ｃ）に示すように、入力制御論理ＩＣＬがアンドＡＮＤであり、リードフレームからの入力信号がローレベルからハイレベルに変化してからローレベルに戻る信号を考える。Ａ点の入力波形は時刻Ｔ１に立ち上がる。時刻Ｔ２には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち上がる。その後、Ａ点の入力波形は時刻Ｔ３に立ち下がる。時刻Ｔ４には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち下がる。入力制御論理ＩＣＬがアンドＡＮＤであることから、時刻Ｔ２にて立ち上がり、時刻Ｔ３にて立ち下がる出力波形がＣ点から出力される。入力信号により発生する時刻Ｔ１付近での立ち上がりノイズや、時刻Ｔ３付近での立ち下がりノイズは、図９の（Ｃ）に示すように入力制御論理ＩＣＬにより、時刻Ｔ１と時刻Ｔ２の間、及び時刻Ｔ３及び時刻Ｔ４の間は除去される。

（Ｄ）に示すように、入力制御論理ＩＣＬがアンドＡＮＤであり、リードフレームからの入力信号がハイレベルからローレベルに変化してからハイレベルに戻る信号を考える。Ａ点の入力波形は時刻Ｔ１に立ち下がる。時刻Ｔ２には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち下がる。その後、Ａ点の入力波形は時刻Ｔ３に立ち上がる。時刻Ｔ４には容量結合により一方の入出力パッドＩＯ−Ｐから配線ＦＦ−ＷＲ、容量Ｃ、及び配線ＦＦ−ＷＲを介して入力信号が伝わってＢ点の入力波形は立ち上がる。入力制御論理ＩＣＬがアンドＡＮＤであることから、時刻Ｔ１にて立ち下がり、時刻Ｔ４にて立ち上がる出力波形がＣ点から出力される。

本実施の形態では、リードフレームから同じ信号が入力されることが可能な２つの入出力セルＩＯＣＬ１（具体的には（１）〜（３）、（９）〜（１３）、（１９）、（２０）の同じ番号の入出力セルＩＯＣＬ１）の入出力パッドＩＯ−Ｐ同士が容量を介して接続されている。これら入出力パッドＩＯ−Ｐのうちのどちらか一方がワイヤーＷＲを介してリードフレームに接続されている。更にこれら入出力パッドからの出力に基づいた入力制御論理の出力を入力信号として処理している。ワイヤーＷＲを介してリードフレームに接続された入出力セルＩＯＣＬ１は、出力バッファが駆動することで、リードフレームに出力信号が伝わる。

このように入出力パッドＩＯ−Ｐが容量Ｃを介して接続していることで、２つのＩＯセルＩＯＣＬ１のどちらの入出力パッドＩＯ−Ｐにリードフレームが接続されていたとしても、どちらの入出力パッドＩＯ−Ｐにもリードフレームからの信号が伝わる。更に容量Ｃを介した接続であるために２つの入出力パッドＩＯ−Ｐの間に流れる電流に関して、直流成分がカットされる。モード信号ＭｏｄｅによりワイヤーＷＲに接続されたＩＯセルＩＯＣＬ１に出力信号が流されるモードになった場合、容量Ｃによって直流成分がカットされるために配線ＦＦ−ＷＲに過大な電流が流れない。よって配線ＦＦ−ＷＲを細くすることができ、内部回路ＩＮＴ−Ｃ領域に配線ＦＦ−ＷＲを配置でき、幅Ｙを狭くすることができ、半導体チップＣＰ−Ｉの面積を小さくすることができる。配線ＦＦ−ＷＲを、図にあるように平面的には互いに重なり合う形とできる。

入力制御論理ＩＣＬがあるために、どちらの入出力パッドＩＯ−Ｐにリードフレームが接続されたとしても、（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）のＣ点の出力波形にあるように、容量Ｃによる遅延時間に依らずに同じ波形が入力信号Ｉｎｐｕｔとして入力される。よって入力信号のタイミング処理が容易となる。更に（Ａ）や（Ｃ）にあるように、一部のノイズの除去が可能となる。

入力制御論理ＩＣＬをなくし、Ａ点又はＢ点から入力信号Ｉｎｐｕｔを取得する形としてもいいが、上述した容量Ｃによる遅延時間に依らずに同じ波形が入力信号Ｉｎｐｕｔとして入力されるメリットや、ノイズが除去されるメリットは失われる。この場合、入力信号Ｉｎｐｕｔは、Ａ点から取得する場合は一方の入出力パッドＩＯ−Ｐから受け、Ｂ点から取得する場合は他方の入出力パッドＩＯ−Ｐ及び一方の入出力パッドＩＯ−Ｐから受ける。

尚、一方のＩＯセルＩＯＣＬ１には入出力パッドＩＯ−Ｐと、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１が設けられている。他方のＩＯセルＩＯＣＬ１には入出力パッドＩＯ−Ｐと、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２が設けられている。図９にて説明したこれら以外の構成要素は、一方のＩＯセルＩＯＣＬ１に設けられてもよく、他方のＩＯセルＩＯＣＬ１に設けられても良い。

実施の形態２以降の図面上では、配線ＦＦ−ＷＲや、Ａ点、Ｂ点及びＣ点の記載が省略されている。

（実施の形態２）
図１０は実施の形態２のＩＯセルＩＯＣＬの構成を表す図である。
２つのＩＯセルＩＯＣＬ２の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、更に容量Ｃに並列して接続されるスイッチＣＲ−ＳＷがある。更に入出力制御回路ＩＯＣＣが入出力制御回路ＩＯＣＣ−ＣＲに変更されている。このスイッチのオン、オフは入出力制御回路ＩＯＣＣ−ＣＲによって制御される。半導体チップＣＰ−Ｉに対する電源電圧立ち上げ時に、一定期間スイッチＣＲ−ＳＷをオンし、容量Ｃにたまった電荷を無くすことで、最初に入出力パッドＩＯ−Ｐに入力される入力信号Ｉｎｐｕｔが不定となることを防いでいる。電源電圧立ち上げ後はスイッチＣＲ−ＳＷをオフして入力信号Ｉｎｐｕｔを受ける状態とする。

このようにスイッチＣＲ−ＳＷを用いずに、電源電圧立ち上げ時に、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ２を制御してＡ点及びＢ点に同一電圧を印加して容量Ｃにたまった電荷を無くしてもよい。

（実施の形態３）
図１１は実施の形態３のＩＯセルＩＯＣＬの構成を表す図である。

２つのＩＯセルＩＯＣＬ３の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、入出力パッドＩＯ−Ｐと容量Ｃとの間に抵抗Ｒ１と、入出力パッドＩＯ−Ｐと容量Ｃとの間に抵抗Ｒ２とが設けられている点が異なる。抵抗Ｒ１と抵抗Ｒ２の抵抗値は互いに同じになるようにされている。

この抵抗Ｒ１や抵抗Ｒ２があることにより、ＩＯセルＩＯＣＬ３で出力信号を出力する際の配線ＦＦ−ＷＲに流れる電流を抑制でき、配線ＦＦ−ＷＲの幅を狭くすることができる。この抵抗Ｒ１や抵抗Ｒ２があることにより、Ｂ点の入力波形の立ち上がり及び立ち下がりエッジが、Ａ点の入力波形の立ち上がり及び立ち下がりエッジよりもなまるために、傾きが小さくなる。

（実施の形態４）
図１２は実施の形態４のＩＯセルＩＯＣＬの構成を表す図である。

２つのＩＯセルＩＯＣＬ４の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、Ａ点と入力制御論理ＩＣＬとの間にシュミット回路ＳＭＴ−Ｃと、Ｂ点と入力制御論理ＩＣＬとの間にシュミット回路ＳＭＴ−Ｃが設けられている点が異なる。

シュミット回路ＳＭＴ−Ｃはハイからローに変化する際の閾値電圧よりも、ローからハイに変換する際の閾値電圧を高くする回路である。このシュミット回路ＳＭＴ−Ｃにより、Ａ点及びＢ点から入力されるノイズ耐性を上げている。

（実施の形態５）
図１３は実施の形態５のＩＯセルＩＯＣＬの構成を表す図である。

２つのＩＯセルＩＯＣＬ５の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、容量Ｃの代わりに抵抗Ｒが用いられ、入力信号Ｉｎｐｕｔが、Ａ点から直接入出力制御回路ＩＯＣＣに入力される構成となっている点が異なる。

入力信号Ｉｎｐｕｔは図９にて説明したＡ点での波形となる。入力信号ＩｎｐｕｔはＢ点から取得する形となる場合もある。これはどちらの入出力パッドＩＯ−Ｐにワイヤボンディングされるのかが、パッケージ形態に依存するからである。この場合の入力信号Ｉｎｐｕｔは、抵抗Ｒを介してＢ点に入力されるため、Ａ点の入力波形の立ち上がり及び立ち下がりエッジに比べて、Ｂ点の入力波形の立ち上がり及び立ち下がりエッジがなまる形となり傾きが小さくなる。

容量Ｃの代わりにこの抵抗Ｒがあることにより、ＩＯセルＩＯＣＬ５で出力信号を出力する際の配線ＦＦ−ＷＲに流れる電流を抑制でき、配線ＦＦ−ＷＲの幅を狭くすることができる。

（実施の形態６）
図１４は実施の形態６のＩＯセルＩＯＣＬの構成を表す図である。

２つのＩＯセルＩＯＣＬ６の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、容量Ｃの代わりに直列に接続された抵抗Ｒ１と抵抗Ｒ２が用いられ、入力信号Ｉｎｐｕｔが、抵抗Ｒ１と抵抗Ｒ２の互いの接続点から直接入出力制御回路ＩＯＣＣに入力される構成となっている点が異なる。抵抗Ｒ１と抵抗Ｒ２の抵抗値は同じ値となっている。

入力信号Ｉｎｐｕｔは抵抗Ｒ１を介して入力される形と、抵抗Ｒ２を介して入力される形の両方を取りえる。これはどちらの入出力パッドＩＯ−Ｐにワイヤボンディングされるのかが、パッケージ形態に依存するからである。入力信号Ｉｎｐｕｔは、抵抗Ｒ１又は抵抗Ｒ２を介して入力されるため、図９にて説明したＡ点の入力波形の立ち上がり及び立ち下がりエッジに比べて、入力信号Ｉｎｐｕｔの入力波形の立ち上がり及び立ち下がりエッジがなまる形となり傾きが小さくなる。

容量Ｃの代わりにこの抵抗Ｒ１及び抵抗Ｒ２があることにより、ＩＯセルＩＯＣＬ６で出力信号を出力する際の配線ＦＦ−ＷＲに流れる電流を抑制でき、配線ＦＦ−ＷＲの幅を狭くすることができる。更に、どちらの抵抗Ｒ１及び抵抗Ｒ２を介して入力信号Ｉｎｐｕｔが入力されても、その入力波形は同じとなるために、入力信号Ｉｎｐｕｔがアナログ信号である場合に特に有効である。アナログ信号の場合は、入出力制御回路ＩＯＣＣに入力信号Ｉｎｐｕｔが入力されるのではなく、アナログ回路（ＡＤ変換器ＡＤＣ等）の入力バッファ等に入力される。

（実施の形態７）
図１５は実施の形態７のＩＯセルＩＯＣＬの構成を表す図である。

２つのＩＯセルＩＯＣＬ７の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、容量Ｃの代わりにトランスミッションゲートＴＭＧが用いられ、入力信号Ｉｎｐｕｔが、Ａ点から直接入出力制御回路ＩＯＣＣに入力される構成となっている点が異なる。トランスミッションゲートＴＭＧは、ゲートに電源電圧ＶＣＣが供給されたＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３と並列に接続されゲートにグランド電圧ＧＮＤが供給されたＰＭＯＳトランジスタＮ３とで構成されている。ゲートに対するバイアス電圧の関係で、トランスミッションゲートＴＭＧは抵抗としての役割を果たしている。

入力信号Ｉｎｐｕｔは図９にて説明したＡ点での波形となる。入力信号ＩｎｐｕｔはＢ点から取得する形となる場合もある。これはどちらの入出力パッドＩＯ−Ｐにワイヤボンディングされるのかが、パッケージ形態に依存するからである。この場合の入力信号Ｉｎｐｕｔは、抵抗Ｒを介してＢ点に入力されるため、Ａ点の入力波形の立ち上がり及び立ち下がりエッジに比べて、Ｂ点の入力波形の立ち上がり及び立ち下がりエッジがなまる形となり傾きが小さくなる。

容量Ｃの代わりにこのトランスミッションゲートＴＭＧがあることにより、ＩＯセルＩＯＣＬ７で出力信号を出力する際の配線ＦＦ−ＷＲに流れる電流を抑制でき、配線ＦＦ−ＷＲの幅を狭くすることができる。更に抵抗としてのトランスミッションゲートＴＭＧをトランジスタにて構成することで、配線や拡散層やポリシリコンを用いた抵抗を用いるよりも小面積にて構成可能となる。更にトランジスタの特性により、トランスミッションゲートＴＭＧに流れる電流量は飽和するために、更に電流量を絞ることができ、細い配線ＦＦ−ＷＲを用いることができる。

（実施の形態８）
図１６は実施の形態８のＩＯセルＩＯＣＬの構成を表す図である。

２つのＩＯセルＩＯＣＬ８の（Ｚ）は、実施の形態２と実施の形態６のＩＯセルＩＯＣＬの特徴を併せ持った形となっている。更に入力信号Ｉｎｐｕｔとアナログ入力信号Ａｉｎが共通の箇所を流れる形となっている。

２つのＩＯセルＩＯＣＬ８の（Ｚ）は、ＩＯセルＩＯＣＬ１に比べて、容量Ｃの代わりに直列に接続された抵抗Ｒ１と抵抗Ｒ２が用いられ、入力信号Ｉｎｐｕｔが、抵抗Ｒ１と抵抗Ｒ２の互いの接続点から直接入出力制御回路ＩＯＣＣに入力される構成となっている点が異なる。更に容量Ｃに並列して接続されるスイッチＣＲ−ＳＷがある。更に入出力制御回路ＩＯＣＣが入出力制御回路ＩＯＣＣ−ＣＲに変更されている。抵抗Ｒ１と抵抗Ｒ２の抵抗値は同じ値となっている。

入力信号Ｉｎｐｕｔは抵抗Ｒ１を介して入力される形と、抵抗Ｒ２を介して入力される形の両方を取りえる。これはどちらの入出力パッドＩＯ−Ｐにワイヤボンディングされるのかが、パッケージ形態に依存するからである。入力信号Ｉｎｐｕｔは、抵抗Ｒ１又は抵抗Ｒ２を介して入力されるため、図９にて説明したＡ点の入力波形の立ち上がり及び立ち下がりエッジに比べて、入力信号Ｉｎｐｕｔの入力波形の立ち上がり及び立ち下がりエッジがなまる形となり傾きが小さくなる。

容量Ｃの代わりにこの抵抗Ｒ１及び抵抗Ｒ２があることにより、ＩＯセルＩＯＣＬ８で出力信号を出力する際の配線ＦＦ−ＷＲに流れる電流を抑制でき、配線ＦＦ−ＷＲの幅を狭くすることができる。更に、どちらの抵抗Ｒ１及び抵抗Ｒ２を介して入力信号Ｉｎｐｕｔが入力されても、その入力波形は同じとなるために、入力信号Ｉｎｐｕｔがアナログ信号Ａｉｎである場合に特に有効である。アナログ信号Ａｉｎの場合は、入出力制御回路ＩＯＣＣ−ＣＲに入力信号Ｉｎｐｕｔが入力されるのではなく、アナログ回路（ＡＤ変換器ＡＤＣ等）の入力バッファ等に入力される。

スイッチＣＲ−ＳＷのオン、オフは入出力制御回路ＩＯＣＣ−ＣＲによって制御される。半導体チップＣＰ−Ｉに対する電源電圧立ち上げ時に、一定期間スイッチＣＲ−ＳＷをオンし、抵抗Ｒ１及び抵抗Ｒ２間の電位差を無くすことで、最初に入出力パッドＩＯ−Ｐに入力される入力信号Ｉｎｐｕｔが不定となることを防いでいる。

入力信号Ｉｎｐｕｔを受けるのか、アナログ入力信号Ａｉｎを受けるのかはモード信号Ｍｏｄｅ信号の設定に従う。

（実施の形態９）
図１７は実施の形態１〜４の容量Ｃの一例である。

ＩＯセルＩＯＣＬの一部領域が容量Ｃとなっているが、その縦構造は、Ｐ型ウエルＰＷｅｌｌ内に形成されたＮ型ウエルＮＷｅｌｌと、複数のＮ型拡散層Ｎと、フローティングゲートＦＧと、制御ゲート１Ｇと、一方の入力端子ＴＭ１と、他方の入力端子ＴＭ２から成り立っている。

一方の入力端子ＴＭ１及び他方の入力端子ＴＭ２はそのまま容量Ｃの２つの入力端子となっている。Ｐ型ウエルＰＷｅｌｌ内には複数のＰ型拡散層Ｐがあり、このＰ型拡散層Ｐにはグランド電圧ＧＮＤが供給されることで、容量Ｃに対するノイズを防ぐようになっている。Ｎ型ウエルＮＷｅｌｌ内には複数のＮ型拡散層Ｎが形成されており、これらＮ型拡散層Ｎと一方の入力端子ＴＭ１が接続されている。Ｎ型拡散層Ｎ上には図示しない絶縁層を介してフローティングゲートＦＧが形成されており、このフローティングゲートＦＧと他方の入力端子ＴＭ２とは接続されている。このフローティングゲートＦＧはフラッシュメモリＦＬＡＳＨのフローティングゲートと同一の縦構造を持つ。フローティングゲートＦＧ上には図示しない絶縁層を介して制御ゲート１Ｇが形成されており、この制御ゲート１Ｇは一方の入力端子ＴＭ１と接続されている。このフローティングゲートＦＧ及び制御ゲート１ＧはフラッシュメモリＦＬＡＳＨのフローティングゲート及び制御ゲートと同一の縦構造を持つ。このような構造を持っているために、容量Ｃは主にフローティングゲートＦＧに所定の電荷を溜め込み、制御ゲート１Ｇ及びフローティングゲートＦＧ直下のＮ型拡散層Ｎに所定の電荷の反転電荷を溜め込む構造となっている。

図１７にて説明した導電層やウエルが全て逆の導電型となっても良い。この容量ＣはＩＯセルＩＯＣＬに設けないで、ＩＯセルＩＯＣＬ間に設けても良い。

（実施の形態１０）
図１８は実施の形態３、５、６、及び８の抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２の一例である。

ＩＯセルＩＯＣＬの一部領域が抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２のうちのいずれかとなっているが、その縦構造は（Ｅ）においては、ポリシリコン層Ｐｏｌｙと、一方の入力端子ＴＭ１と、他方の入力端子ＴＭ２から成り立っている。

一方の入力端子ＴＭ１及び他方の入力端子ＴＭ２はそのまま容量Ｃの２つの入力端子となっている。Ｐ型基板Ｐｓｕｂ内に形成されたＮ型ウエルＮＷｅｌｌ内には複数のＮ型拡散層Ｎ+があり、このＮ型拡散層Ｎ+には電源電圧VCCが供給されることで、抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２に対するノイズを防ぐようになっている。Ｎ型ウエルＮＷｅｌｌ上には図示しない絶縁層があり、この絶縁層上にポリシリコン層Ｐｏｌｙがある。ポリシリコン層Ｐｏｌｙの一端に一方の入力端子ＴＭ１が接続され、ポリシリコン層Ｐｏｌｙの他端に他方の入力端子ＴＭ２が接続される。ポリシリコン層Ｐｏｌｙが抵抗体となる。

抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２の縦構造は（Ｆ）においては、Ｐ型拡散層Ｐ+と、一方の入力端子ＴＭ１と、他方の入力端子ＴＭ２から成り立っている。

一方の入力端子ＴＭ１及び他方の入力端子ＴＭ２はそのまま容量Ｃの２つの入力端子となっている。Ｐ型基板Ｐｓｕｂ内に形成されたＮ型ウエルＮＷｅｌｌ内には複数のＮ型拡散層Ｎ+があり、このＮ型拡散層Ｎ+には電源電圧VCCが供給されることで、抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２に対するノイズを防ぐようになっている。複数のＮ型拡散層Ｎ+に挟まれるようにＮ型ウエルＮＷｅｌｌ内にＰ型拡散層Ｐ+が設けられている。Ｐ型拡散層Ｐ+の一端に一方の入力端子ＴＭ１が接続され、Ｐ型拡散層Ｐ+の他端に他方の入力端子ＴＭ２が接続される。Ｐ型拡散層Ｐ+が抵抗体となる。

（Ｅ）や（Ｆ）において説明した拡散層やウエルが全て逆の導電型となってもよい。抵抗Ｒ、抵抗Ｒ１、及び抵抗Ｒ２はＩＯセルＩＯＣＬに設けないで、ＩＯセルＩＯＣＬ間に設けても良い。

（実施の形態１１）
図１９は実施の形態１〜１０の半導体集積回路装置の製造方法である。

複数の半導体ウエハを用意し、その一部を第一グループＧ１、残りを第二グループＧ２とする。

第一グループＧ１の半導体ウエハ及び第二グループＧ２の半導体ウエハＧ２はステップＳ１０６までは共通の工程を経る。ステップＳ１０６の後、ステップＳ１０５にて不良と判断された半導体チップＣＰ−Ｉは破棄されて残ったものが次工程にて処理される。

パッケージング工程において、第一グループＧ１に対応する半導体チップＣＰ−ＩはＤＩＰパッケージにてパッケージングされ、第二グループＧ２に対応する半導体チップＣＰ−ＩはＱＦＰパッケージにてパッケージングされることで半導体集積回路装置となる。よって、第一グループＧ１に対応する半導体チップＣＰ−ＩのＩＯセルＩＯＣＬの（１）〜（３）、（９）〜（１３）、（１９）、（２０）は、半導体チップ端部ＣＰ−Ｅ２及び半導体チップ端部ＣＰ−Ｅ４に沿って存在する入出力パッドＩＯ−Ｐが、リードフレームＬＦ−ＤとワイヤーＷＲを介して接続されている。第二グループＧ２に対応する半導体チップＣＰ−ＩのＩＯセルＩＯＣＬの（１）〜（３）、（９）〜（１３）、（１９）、（２０）は、半導体チップ端部ＣＰ−Ｅ２及び半導体チップ端部ＣＰ−Ｅ４に沿って存在する入出力パッドＩＯ−Ｐが、リードフレームＬＦ−ＱとワイヤーＷＲを介して接続されている。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

ＤＩＰ−ＩＣ 半導体集積回路装置
ＱＦＰ−ＩＣ 半導体集積回路装置
ＣＰ−Ｉ 半導体チップ
ＬＦ−Ｄ リードフレーム
ＬＦ−Ｑ リードフレーム
ＷＲ ワイヤー
ＩＯＣＬ、ＩＯＣＬ１〜８ ＩＯセル
ＩＯ−Ｐ 入出力パッド
Ｃ 容量
Ｒ、Ｒ１、Ｒ２ 抵抗
ＩＯＣＣ、ＩＯＣＣ−ＣＲ 入出力制御回路
ＩＣＬ 入力制御論理
ＦＦ−ＷＲ 配線
ＯＢ１、ＯＢ２ 出力バッファ

Claims (12)

1. 同一の入力信号を受けることが可能な第一及び第二パッドと、
   前記第一パッド接続されたワイヤーと、
   前記ワイヤーに接続され所定の入力信号を受けるリードフレームと、
   前記第一パッド及び前記第二パッドのうちの少なくとも一方から前記入力信号を受ける入出力制御回路と、
   前記入出力制御回路の出力制御に基づいて前記第一パッドに出力信号を出力可能な第一出力段と、
   前記入出力制御回路の出力制御に基づいて前記第二パッドに前記第一出力段と同一の前記出力信号を出力可能な第二出力段とを持ち、
   前記第一パッドと前記第二パッドとが容量を介して配線にて互いに接続されている半導体集積回路装置。
2. 前記第一パッド及び前記第二パッドからの信号を受け、前記入力信号を出力する入力制御論理を更に有する請求項１に記載の半導体集積回路装置。
3. 前記容量と並列に接続されたスイッチを更に有し、電源電圧の立ち上げ時に前記スイッチをオンし、前記電源電圧の立ち上げ後にはスイッチをオフする請求項１に記載の半導体集積回路装置。
4. 前記容量と前記第一パッドとの間に第一抵抗が形成され、前記容量と前記第二パッドとの間に第二抵抗が形成されている請求項１に記載の半導体集積回路装置。
5. 前記第一パッドと前記入力制御論理との間、及び前記第二パッドと前記入力制御論理との間にそれぞれシュミットトリガー回路を更に有する請求項２に記載の半導体集積回路装置。
6. 同一の入力信号を受けることが可能な第一及び第二パッドと、
   前記第一パッド接続されたワイヤーと、
   前記ワイヤーに接続され所定の入力信号を受けるリードフレームと、
   前記第一パッド及び前記第二パッドのうちの少なくとも一方から前記入力信号を受ける入出力制御回路と、
   前記入出力制御回路の出力制御に基づいて前記第一パッドに出力信号を出力可能な第一出力段と、
   前記入出力制御回路の出力制御に基づいて前記第二パッドに前記第一出力段と同一の前記出力信号を出力可能な第二出力段とを持ち、
   前記第一パッドと前記第二パッドとが第一抵抗を介して配線にて互いに接続されている半導体集積回路装置。
7. 前記第一パッド及び前記第二パッドからの信号を受け、前記入力信号を出力する入力制御論理を更に有する請求項６に記載の半導体集積回路装置。
8. 前記第一抵抗と前記第二パッドとの間に第二抵抗を更に有し、前記入力信号を前記第一と前記第二抵抗の接続点から前記入出力制御回路が受ける請求項６に記載の半導体集積回路装置。
9. 前記第一抵抗はゲートに電源電圧を受けるＮＭＯＳトランジスタと、ゲートに前記電源電圧よりも電圧の低いグランド電圧を受け前記ＮＭＯＳトランジスタと並列に接続されたＰＭＯＳトランジスタにより構成されている請求項６に記載の半導体集積回路装置。
10. 前記第一抵抗及び前記第二抵抗にて形成された抵抗体と並列に接続されたスイッチを更に有し、電源電圧の立ち上げ時に前記スイッチをオンし、前記電源電圧の立ち上げ後にはスイッチをオフする請求項８に記載の半導体集積回路装置。
11. 第一グループの半導体ウエハと第二グループの半導体ウエハを用意する第一工程と、
    前記第一工程の後、前記第一及び前記第二グループの前記半導体ウエハに回路を形成するウエハプロセス工程と、
    前記ウエハプロセス工程の後、前記第一及び第二グループの前記半導体ウエハをテストするウエハテスト工程と、
    前記ウエハテスト工程の後、前記第一及び第二グループの前記半導体ウエハを個片化することで、第一入力信号を受けることが可能な第一パッド及び第二パッドと、前記第一入力信号を前記第一パッド及び前記第二パッドのうちの少なくとも一方を介して受ける入出力制御回路と、前記入出力制御回路の出力制御に基づいて前記第一パッドに第一出力信号を出力可能な第一出力段と、前記入出力制御回路の出力制御に基づいて前記第二パッドに前記第一出力信号を出力可能な第二出力段と、一端が配線を介して前記第一パッドに接続され他端が配線を介して前記第二パッドに接続される容量とをそれぞれが有する複数の半導体チップを形成するダイシング工程と、
    前記ダイシング工程の後、前記第一グループに対応する前記複数の半導体チップそれぞれの前記第一パッドにワイヤボンディングすることで前記第一入力信号を受け前記第一出力信号を出力する第一リードフレームと接続し、前記第二グループに対応する前記複数の半導体チップそれぞれの前記第二パッドにワイヤボンディングすることで前記第一入力信号を受け前記第一出力信号を出力する第二リードフレームと接続することで、前記第一グループに対応する前記複数の半導体チップそれぞれを第一半導体集積回路装置とし、前記第二グループに対応する前記複数の半導体チップそれぞれを前記第一半導体集積回路装置と異なる第二半導体集積回路装置とするパッケージング工程とを有する半導体集積回路装置の製造方法。
12. 第一グループの半導体ウエハと第二グループの半導体ウエハを用意する第一工程と、
    前記第一工程の後、前記第一及び前記第二グループの前記半導体ウエハに回路を形成するウエハプロセス工程と、
    前記ウエハプロセス工程の後、前記第一及び第二グループの前記半導体ウエハをテストするウエハテスト工程と、
    前記ウエハテスト工程の後、前記第一及び第二グループの前記半導体ウエハを個片化することで、第一入力信号を受けることが可能な第一パッド及び第二パッドと、前記第一入力信号を前記第一パッド及び前記第二パッドのうちの少なくとも一方を介して受ける入出力制御回路と、前記入出力制御回路の出力制御に基づいて前記第一パッドに第一出力信号を出力可能な第一出力段と、前記入出力制御回路の出力制御に基づいて前記第二パッドに前記第一出力信号を出力可能な第二出力段と、一端が配線を介して前記第一パッドに接続され他端が配線を介して前記第二パッドに接続される抵抗とをそれぞれが有する複数の半導体チップを形成するダイシング工程と、
    前記ダイシング工程の後、前記第一グループに対応する前記複数の半導体チップそれぞれの前記第一パッドにワイヤボンディングすることで前記第一入力信号を受け前記第一出力信号を出力する第一リードフレームと接続し、前記第二グループに対応する前記複数の半導体チップそれぞれの前記第二パッドにワイヤボンディングすることで前記第一入力信号を受け前記第一出力信号を出力する第二リードフレームと接続することで、前記第一グループに対応する前記複数の半導体チップそれぞれを第一半導体集積回路装置とし、前記第二グループに対応する前記複数の半導体チップそれぞれを前記第一半導体集積回路装置と異なる第二半導体集積回路装置とするパッケージング工程とを有する半導体集積回路装置の製造方法。

Images