CN113540071A - 包括电阻器元件的半导体装置 - Google Patents

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Abstract

包括电阻器元件的半导体装置。一种半导体装置包括：第一焊盘，其限定在第一芯片的一个表面上；第二焊盘，其限定在层叠在第一芯片上的第二芯片的一个表面上，并且结合到第一焊盘；第一电阻器元件，其限定在第一芯片中并且联接到第一焊盘；以及第二电阻器元件，其限定在第二芯片中并且联接到第二焊盘。

Description

包括电阻器元件的半导体装置
技术领域
各种实施方式总体上涉及半导体技术，更具体地，涉及一种包括电阻器元件的半导体装置。
背景技术
电阻器元件用在半导体装置中的例如信号延迟电路、高压稳定电路、基准电压发生电路和静态放电(ESD)保护电路的各种电路中。随着半导体装置越来越高度集成，电阻器元件所占据的面积的比例(用于确定半导体装置的尺寸)也在增加。
发明内容
各种实施方式涉及能够减小半导体装置中的分配给电阻器元件的面积的措施，从而有助于半导体装置的更大集成度。
另外，各种实施方式涉及能够抑制由于电阻器元件的存在而发生故障的措施。
在实施方式中，一种半导体装置可包括：第一焊盘，其限定在第一芯片的一个表面上；第二焊盘，其限定在层叠在第一芯片上的第二芯片的一个表面上，并且结合到第一焊盘；第一电阻器元件，其限定在第一芯片中并且联接到第一焊盘；以及第二电阻器元件，其限定在第二芯片中并且联接到第二焊盘。
在实施方式中，一种半导体装置可包括：第一焊盘，其限定在第一芯片的一个表面上；第二焊盘，其限定在沿第一方向层叠在第一芯片上的第二芯片的一个表面上，并且结合到第一焊盘；第一垂直电阻器图案，其限定在第一芯片中并且联接到第一焊盘，其在第一方向上延伸；以及第二垂直电阻器图案，其限定在第二芯片中并且联接到第二焊盘，其在第一方向上延伸。
在实施方式中，一种半导体装置可包括：第一焊盘，其限定在第一芯片的一个表面上；第二焊盘，其限定在沿第一方向层叠在第一芯片上的第二芯片的一个表面上，并且结合到第一焊盘；第一水平电阻器图案，其限定在第一芯片的所述一个表面上并且联接到第一焊盘；以及第二水平电阻器图案，其限定在第二芯片的所述一个表面上并且联接到第二焊盘。
在实施方式中，一种半导体装置可包括：多个第一焊盘，其限定在第一芯片的一个表面上；多个第二焊盘，其限定在沿第一方向层叠在第一芯片上的第二芯片的一个表面上，并且分别结合到所述多个第一焊盘；多个第一垂直电阻器图案，其限定在第一芯片中并且分别联接到所述多个第一焊盘，其在第一方向上延伸；多个第二垂直电阻器图案，其限定在第二芯片中并且分别联接到所述多个第二焊盘，其在第一方向上延伸；第一布线，其将所述多个第一垂直电阻器图案当中的一对第一垂直电阻器图案联接；以及第二布线，其将所述多个第二垂直电阻器图案当中的一对第二垂直电阻器图案联接。所述多个第一垂直电阻器图案、所述多个第二垂直电阻器图案、所述多个第一焊盘、所述多个第二焊盘、第一布线和第二布线可彼此联接并且被布置为形成蛇状形状。
附图说明
图1是示出根据本公开的实施方式的半导体装置的表示的横截面图。
图2、图3和图4是示出根据本公开的其它实施方式的半导体装置的表示的横截面图。
图5是示出根据本公开的实施方式的半导体装置的示例的表示的框图。
图6是示意性地示出包括根据本公开的实施方式的半导体装置的存储器系统的框图。
图7是示意性地示出包括根据本公开的实施方式的半导体装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述而变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
由于描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的，所以本公开不限于所示的内容。贯穿说明书，相似的标号表示相似的组件。在描述本公开时，当确定现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后列出的手段。在涉及单数名词时使用不定冠词或定冠词(例如，“一个”、“一种”或“该”)的情况下，除非另外具体地说明，否则这可包括该名词的复数。
即使没有明确说明，本公开的实施方式中的元件也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可使用诸如第一、第二、A、B、(a)和(b)的术语。这些仅是为了将一个组件与另一组件相区别，而非限制组件的实质、次序、顺序或数量。如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则一个或更多个其它元件可设置在元件A和元件B之间。
另外，本公开的实施方式中的组件不受这些术语限制。这些术语仅用于将一个组件与另一组件相区分。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上，各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
在以下描述中，第一芯片和第二芯片层叠的方向被定义为第一方向FD，位线的排列方向被定义为第二方向SD，位线的延伸方向被定义为第三方向TD。第二方向SD和第三方向TD可平行于与第一方向FD正交的平面，并且可彼此交叉。第二方向SD和第三方向TD可基本上彼此垂直交叉。在以下描述中，术语“垂直”或“垂直方向”将用作与第一方向FD基本上相同的含义。在附图中，由箭头指示的方向及其相反方向表示相同的方向。
以下，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出根据本公开的实施方式的半导体装置的表示的横截面图。
参照图1，根据本公开的实施方式的半导体装置可包括第一芯片C1以及层叠在第一芯片C1上的第二芯片C2。
第一芯片C1可包括多个第一垂直电阻器图案VR1。尽管图1示出多个第一垂直电阻器图案VR1布置在第三方向TD上，但其不限于此。多个第一垂直电阻器图案VR1可在由第二方向SD和第三方向TD限定的平面上布置在任何方向上。第一垂直电阻器图案VR1可各自具有在第一方向FD上延伸的柱形状。多个第一垂直电阻器图案VR1的上端可分别联接到多个第一焊盘PAD1。包括在第一芯片C1中的多个第一垂直电阻器图案VR1可配置第一电阻器元件R1。
第二芯片C2可包括多个第二垂直电阻器图案VR2。尽管图1示出多个第二垂直电阻器图案VR2布置在第三方向TD上，但其不限于此。多个第二垂直电阻器图案VR2可在由第二方向SD和第三方向TD限定的平面上布置在任何方向上。第二垂直电阻器图案VR2可各自具有在第一方向FD上延伸的柱形状。多个第二垂直电阻器图案VR2的下端可分别联接到多个第二焊盘PAD2。包括在第二芯片C2中的多个第二垂直电阻器图案VR2可配置第二电阻器元件R2。
多个第一焊盘PAD1和多个第二焊盘PAD2可分别彼此结合。因此，第一电阻器元件R1和第二电阻器元件R2可彼此联接。与彼此结合的一对第一焊盘PAD1和第二焊盘PAD2联接的一对第一垂直电阻器图案VR1和第二垂直电阻器图案VR2可在第一方向FD上彼此交叠。
一对相邻第一垂直电阻器图案VR1的下端可通过限定在第一芯片C1中的第一布线11彼此联接。一对相邻第二垂直电阻器图案VR2的上端可通过限定在第二芯片C2中的第二布线12彼此联接。如图1所示，多个第一垂直电阻器图案VR1、多个第二垂直电阻器图案VR2、多个第一焊盘PAD1、多个第二焊盘PAD2、第一布线11和第二布线12可彼此串联联接在布线41和64(下面描述)之间，同时以由第一芯片C1和第二芯片C2的界面表示的基线形成蛇状形状或方波状形状。
尽管图1示出包括多个第一垂直电阻器图案VR1、多个第二垂直电阻器图案VR2、多个第一焊盘PAD1和多个第二焊盘PAD2的实施方式，但要注意，本公开不限于此。其它实施方式可包括第一垂直电阻器图案VR1、第二垂直电阻器图案VR2、第一焊盘PAD1和第二焊盘PAD2中的每一个之一或至少两个。
在图1中，半导体装置可被分成单元区域CR和外围区域PR。在单元区域CR中，第一芯片C1可包括第一基板1、交替地层叠在第一基板1上的多个电极层20和多个层间介电层22。电极层20可包括导电材料。层间介电层22可包括氧化硅。
在电极层20当中，当从最下电极层20看时至少一个电极层20可配置源极选择线SSL。在电极层20当中，当从最上电极层20看时至少一个电极层20可配置漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的电极层20可配置字线WL。
可在单元区域CR中限定穿过电极层20和层间介电层22的多个垂直沟道CH。尽管未示出，各个垂直沟道CH可包括沟道层和栅极介电层。栅极介电层可具有围绕沟道层的外壁的稻草或圆柱壳的形状。栅极介电层可包括从沟道层的外壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管可配置在源极选择线SSL围绕垂直沟道CH的区域或面积中。存储器单元可配置在字线WL围绕垂直沟道CH的区域或面积中。漏极选择晶体管可配置在漏极选择线DSL围绕垂直沟道CH的区域或面积中。沿着一个垂直沟道CH设置的漏极选择晶体管、多个存储器单元和源极选择晶体管可配置单元串。与多个垂直沟道CH对应的多个单元串可限定在第一芯片C1的单元区域CR中。多个单元串可配置存储器单元阵列110。
位线BL可限定在垂直沟道CH上方。多个垂直沟道CH可通过位线触点BLC联接到位线BL。尽管图1仅示出一条位线BL，但应该理解，可提供在第二方向SD上延伸的多条位线。
第一芯片C1可在其一个表面上包括多个第三焊盘PAD3。位线BL可通过触点32联接到第三焊盘PAD3之一。各个电极层20可通过触点33和34以及布线42联接到第三焊盘PAD3之一。第二芯片C2可在其面向第一芯片C1的一个表面上包括结合到多个第三焊盘PAD3的多个第四焊盘PAD4。各个第四焊盘PAD4可通过触点55至59和布线65至68联接到行解码器120和页缓冲器电路130之一。
半导体装置可包括用于控制存储器单元阵列110的操作的逻辑电路。逻辑电路可包括行解码器120、页缓冲器电路130和外围电路。
行解码器120和页缓冲器电路130可设置在第二芯片C2中。例如，行解码器120和页缓冲器电路130可设置在第二芯片C2的基板2的单元区域CR中。
外围电路可被定义为在排除行解码器120和页缓冲器电路130之外保留在逻辑电路中的电路，并且可包括第一外围电路140a、第二外围电路140b、第一电阻器元件R1和第二电阻器元件R2。
第一外围电路140a可设置在第一芯片C1中，第二外围电路140b可设置在第二芯片C2中。例如，第一外围电路140a可设置在第一芯片C1的基板1的外围区域PR中，第二外围电路140b可设置在第二芯片C2的基板2的外围区域PR中。
第一电阻器元件R1可设置在第一芯片C1的外围区域PR中，第二电阻器元件R2可设置在第二芯片C2的外围区域PR中。第一电阻器元件R1可通过触点31和布线41联接到第一外围电路140a。第二电阻器元件R2可通过触点51至54和布线61至64联接到第二外围电路140b。第一电阻器元件R1可在第一方向FD上与第一外围电路140a和第二外围电路140b中的至少一个交叠。第二电阻器元件R2可在第一方向FD上与第一外围电路140a和第二外围电路140b中的至少一个交叠。由于第一电阻器元件R1和第二电阻器元件R2可与第一外围电路140a和/或第二外围电路140b共享布局面积，所以设置电阻器元件R1和R2所消耗的布局面积可减小。
第一电阻器元件R1和第二电阻器元件R2可利用用于形成存在于第一芯片C1和第二芯片C2中的组件的工艺来配置，而无需引入单独的工艺来配置第一电阻器元件R1和第二电阻器元件R2。第一电阻器元件R1的第一垂直电阻器图案VR1可在与触点32和34相同的工艺步骤形成，并且可由与触点32和34相同的材料制成。第二垂直电阻器图案VR2可在与触点59相同的工艺步骤形成，并且可由与触点59相同的材料制成。由于无需引入单独的工艺来配置第一电阻器元件R1和第二电阻器元件R2，所以可降低制造时间和制造成本并抑制在附加制造工艺期间发生故障。
尽管本公开的实施方式可将半导体装置描述为垂直NAND闪存装置，但将理解，本公开的技术精神不限于此。
图2是示出根据本公开的另一实施方式的半导体装置的表示的横截面图。
参照图2，第一芯片C1可包括：多个第一垂直电阻器图案VR1；以及多个第一焊盘PAD1，其限定在第一芯片C1的一个表面上并分别联接到第一垂直电阻器图案VR1。另外，第一芯片C1还可包括第一栅极电阻器图案GR1。
各个第一垂直电阻器图案VR1可具有在第一方向FD上延伸的柱形状，并且多个第一垂直电阻器图案VR1的上端可分别联接到多个第一焊盘PAD1。
第一栅极电阻器图案GR1可设置在第一芯片C1的外围区域PR中的基板1上。第一栅极电阻器图案GR1可在与包括在第一外围电路140a中的晶体管的栅电极相同的工艺步骤形成，并且可由与包括在第一外围电路140a中的晶体管的栅电极相同的材料制成。第一栅极电阻器图案GR1的一端可通过触点35和36以及布线43联接到第一外围电路140a，并且第一栅极电阻器图案GR1的另一端可通过触点31和布线41联接到第一垂直电阻器图案VR1之一。
第二芯片C2可包括：多个第二垂直电阻器图案VR2；以及多个第二焊盘PAD2，其限定在第二芯片C2的一个表面上并分别联接到多个第二垂直电阻器图案VR2。另外，第二芯片C2还可包括第二栅极电阻器图案GR2。
各个第二垂直电阻器图案VR2可具有在第一方向FD上延伸的柱形状。多个第二垂直电阻器图案VR2的下端可分别联接到多个第二焊盘PAD2。
第二栅极电阻器图案GR2可设置在第二芯片C2的外围区域PR中的基板2上。第二栅极电阻器图案GR2可在与包括在第二外围电路140b中的晶体管的栅电极相同的工艺步骤形成，并且可由与包括在第二外围电路140b中的晶体管的栅电极相同的材料制成。第二栅极电阻器图案GR2的一端可通过触点51a和51b以及布线61a联接到第二外围电路140b，第二栅极电阻器图案GR2的另一端可通过触点51至54和布线61至64联接到第二垂直电阻器图案VR2之一。
包括在第一芯片C1中的多个第一垂直电阻器图案VR1和第一栅极电阻器图案GR1可配置第一电阻器元件R1。包括在第二芯片C2中的多个第二垂直电阻器图案VR2和第二栅极电阻器图案GR2可配置第二电阻器元件R2。多个第一焊盘PAD1和多个第二焊盘PAD2可彼此结合。因此，第一电阻器元件R1和第二电阻器元件R2可彼此联接。
第一栅极电阻器图案GR1可在第一方向FD上与第一垂直电阻器图案VR1和第二垂直电阻器图案VR2中的至少一个交叠。第二栅极电阻器图案GR2可在第一方向FD上与第一垂直电阻器图案VR1和第二垂直电阻器图案VR2中的至少一个交叠。因此，第一栅极电阻器图案GR1和第二栅极电阻器图案GR2可与第一垂直电阻器图案VR1和/或第二垂直电阻器图案VR2共享布局面积，并且可在较小的布局面积中配置由电阻器图案导致的高电阻。
图3是示出根据本公开的另一实施方式的半导体装置的表示的横截面图。
参照图3，第一芯片C1可包括限定在第一芯片C1的一个表面上的第一水平电阻器图案HR1。另外，第一芯片C1还可包括第一垂直电阻器图案VR1。
第一水平电阻器图案HR1可联接到限定在第一芯片C1的一个表面上的第一焊盘PAD1。第一水平电阻器图案HR1可在与第一焊盘PAD1相同的工艺步骤形成，并且可由与第一焊盘PAD1相同的材料制成。
第一垂直电阻器图案VR1可具有在第一方向FD上延伸的柱形状。第一垂直电阻器图案VR1的上端可联接到第一水平电阻器图案HR1。第一水平电阻器图案HR1的一端可联接到第一垂直电阻器图案VR1，第一水平电阻器图案HR1的与所述一端相反的另一端可联接到第一焊盘PAD1。
第二芯片C2可包括限定在第二芯片C2的一个表面上的第二水平电阻器图案HR2。另外，第二芯片C2还可包括第二垂直电阻器图案VR2。
第二水平电阻器图案HR2可联接到限定在第二芯片C2的一个表面上的第二焊盘PAD2。第二水平电阻器图案HR2可在与第二焊盘PAD2相同的工艺步骤形成，并且可由与第二焊盘PAD2相同的材料制成。
第二垂直电阻器图案VR2可具有在第一方向FD上延伸的柱形状。第二垂直电阻器图案VR2的下端可联接到第二水平电阻器图案HR2。第二水平电阻器图案HR2的一端可联接到第二垂直电阻器图案VR2，第二水平电阻器图案HR2的与所述一端相反的另一端可联接到第二焊盘PAD2。
第一垂直电阻器图案VR1可在第一方向FD上与第一水平电阻器图案HR1交叠。第二垂直电阻器图案VR2可在第一方向FD上与第二水平电阻器图案HR2交叠。第一水平电阻器图案HR1和第二水平电阻器图案HR2可在第一方向FD上彼此不交叠。第一垂直电阻器图案VR1和第二垂直电阻器图案VR2可在第一方向FD上彼此不交叠。
包括在第一芯片C1中的第一垂直电阻器图案VR1和第一水平电阻器图案HR1可配置第一电阻器元件R1。包括在第二芯片C2中的第二垂直电阻器图案VR2和第二水平电阻器图案HR2可配置第二电阻器元件R2。第一焊盘PAD1和第二焊盘PAD2可彼此结合，因此，第一电阻器元件R1和第二电阻器元件R2可彼此联接。
第一电阻器元件R1可在第一方向FD上与第一芯片C1的第一外围电路140a和第二芯片C2的第二外围电路140b中的至少一个交叠。第二电阻器元件R2可在第一方向FD上与第一芯片C1的第一外围电路140a和第二芯片C2的第二外围电路140b中的至少一个交叠。由于第一电阻器元件R1和第二电阻器元件R2与第一外围电路140a和/或第二外围电路140b共享布局面积，所以设置电阻器元件R1和R2所消耗的布局面积可减小。
图4是示出根据本公开的另一实施方式的半导体装置的表示的横截面图。
参照图4，第一芯片C1可包括第一水平电阻器图案HR1、第一垂直电阻器图案VR1和第一栅极电阻器图案GR1。
第一水平电阻器图案HR1可设置在第一芯片C1的一个表面上。第一垂直电阻器图案VR1可具有在第一方向FD上延伸的柱形状，并且第一垂直电阻器图案VR1的上端可联接到第一水平电阻器图案HR1。第一水平电阻器图案HR1的一端可联接到第一垂直电阻器图案VR1，第一水平电阻器图案HR1的与所述一端相反的另一端可联接到限定在第一芯片C1的一个表面上的第一焊盘PAD1。第一垂直电阻器图案VR1可在第一方向FD上与第一水平电阻器图案HR1交叠。
第一栅极电阻器图案GR1可设置在第一芯片C1的基板1上。第一栅极电阻器图案GR1可在与包括在第一外围电路140a中的晶体管的栅电极相同的工艺步骤形成，并且可由与包括在第一外围电路140a中的晶体管的栅电极相同的材料制成。
第一栅极电阻器图案GR1的一端可通过触点35和36以及布线43联接到第一外围电路140a，第一栅极电阻器图案GR1的另一端可通过触点31和布线41联接到第一垂直电阻器图案VR1。
第二芯片C2可包括第二水平电阻器图案HR2、第二垂直电阻器图案VR2和第二栅极电阻器图案GR2。第二水平电阻器图案HR2可设置在第二芯片C2的一个表面上。第二垂直电阻器图案VR2可具有在第一方向FD上延伸的柱形状，并且第二垂直电阻器图案VR2的下端可联接到第二水平电阻器图案HR2。第二水平电阻器图案HR2的一端可联接到第二垂直电阻器图案VR2，第二水平电阻器图案HR2的与所述一端相反的另一端可联接到限定在第二芯片C2的一个表面上的第二焊盘PAD2。第二垂直电阻器图案VR2可在第一方向FD上与第二水平电阻器图案HR2交叠。
第二栅极电阻器图案GR2可设置在第二芯片C2的基板2上。第二栅极电阻器图案GR2可在与包括在第二外围电路140b中的晶体管的栅电极相同的工艺步骤形成，并且可由与包括在第二外围电路140b中的晶体管的栅电极相同的材料制成。
第二栅极电阻器图案GR2的一端可通过触点51a和51b以及布线61a联接到第二外围电路140b，第二栅极电阻器图案GR2的另一端可通过触点51至54和布线61至64联接到第二垂直电阻器图案VR2。
第一栅极电阻器图案GR1可在第一方向FD上与第一水平电阻器图案HR1和第一垂直电阻器图案VR1中的至少一个交叠。第二栅极电阻器图案GR2可在第一方向FD上与第二水平电阻器图案HR2和第二垂直电阻器图案VR2中的至少一个交叠。由于第一栅极电阻器图案GR1与第一水平电阻器图案HR1和/或第一垂直电阻器图案VR1共享布局面积，并且第二栅极电阻器图案GR2与第二水平电阻器图案HR2和/或第二垂直电阻器图案VR2共享布局面积，所以可在较小的布局面积中配置由交叠结构导致的较高电阻。
包括在第一芯片C1中的第一垂直电阻器图案VR1、第一水平电阻器图案HR1和第一栅极电阻器图案GR1可配置第一电阻器元件R1。包括在第二芯片C2中的第二垂直电阻器图案VR2、第二水平电阻器图案HR2和第二栅极电阻器图案GR2可配置第二电阻器元件R2。第一焊盘PAD1和第二焊盘PAD2可彼此结合，因此，第一电阻器元件R1和第二电阻器元件R2可彼此联接。
如上所述，根据本公开的实施方式，通过在第一芯片和第二芯片中的每一个中配置电阻器元件，并且通过经由芯片结合将第一芯片的电阻器元件和第二芯片的电阻器元件联接，可在较小的布局中实现高电阻，并且由于电阻器元件的存在而引起的布局面积消耗可减小，从而有助于半导体装置的集成。
根据本公开的实施方式，可增加各个电阻器元件的线宽，而不会导致半导体装置的尺寸的增加以及电阻器元件的电阻值的减小。因此，由于电阻器元件中产生的热可随线宽的增加而减少，所以可抑制发生电阻器和/或相邻布线熔融进而通过电阻器元件中产生的热而分离的故障。还可避免诸如相邻晶体管和/或电容器的元件的特性劣化的故障。这些改进有助于半导体装置的更大产率和可靠性。
图5是示出根据本公开的实施方式的半导体装置的表示的框图。
参照图5，根据本公开的实施方式的半导体装置100可包括存储器单元阵列110、行解码器(X-DEC)120、页缓冲器电路130和外围电路(PERI电路)140。
存储器单元阵列110可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个单元串。各个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。各个存储器单元可以是易失性存储器单元或非易失性存储器单元。
存储器单元阵列110可通过行线RL联接到行解码器120。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可通过位线BL联接到页缓冲器电路130。
行解码器120可响应于从外围电路140提供的行地址X_A而选择包括在存储器单元阵列110中的存储块BLK当中的任一个。行解码器120可将从外围电路140提供的操作电压X_V传送到与从包括在存储器单元阵列110中的存储块BLK当中选择的存储块BLK联接的行线RL。
页缓冲器电路130可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可从外围电路140接收页缓冲器控制信号PB_C，并且可向外围电路140发送数据信号DATA以及从外围电路140接收数据信号DATA。页缓冲器电路130可响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路130可通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据将数据信号DATA发送到外围电路140。页缓冲器电路130可响应于页缓冲器控制信号PB_C而基于从外围电路140接收的数据信号DATA将信号施加到位线BL，由此可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路130可将数据写在联接到启用的字线的存储器单元中或从其读取数据。
外围电路140可从半导体装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体装置100外部的装置(例如，存储控制器)发送以及从其接收数据DATA。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写在存储器单元阵列110中或从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路140可生成半导体装置100中所需的各种电压(包括操作电压X_V)。根据本公开的实施方式，外围电路140可包括一个或更多个电阻器元件。
图6是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
参照图6，根据实施方式的存储器系统600可包括非易失性存储器装置(NVM装置)610和存储控制器620。
非易失性存储器装置(NVM装置)610可由上述半导体存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置(NVM装置)610。非易失性存储器装置(NVM装置)610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置(NVM装置)610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口。处理单元(CPU)622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置(NVM装置)610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质来提供。具体地，本实施方式的非易失性存储器装置可被包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成驱动电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图7是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
参照图7，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2020年4月17日提交于韩国知识产权局的韩国专利申请No.10-2020-0046620的优先权，其整体通过引用并入本文。

Claims (23)

1.一种半导体装置，该半导体装置包括：
第一焊盘，该第一焊盘限定在第一芯片的一个表面上；
第二焊盘，该第二焊盘限定在层叠在所述第一芯片上的第二芯片的一个表面上，并且结合到所述第一焊盘；
第一电阻器元件，该第一电阻器元件限定在所述第一芯片中并且联接到所述第一焊盘；以及
第二电阻器元件，该第二电阻器元件限定在所述第二芯片中并且联接到所述第二焊盘。
2.根据权利要求1所述的半导体装置，该半导体装置还包括：
存储器单元阵列，该存储器单元阵列限定在所述第一芯片中；
第三焊盘，该第三焊盘设置在所述第一芯片的所述一个表面上并且联接到所述存储器单元阵列；
行解码器和页缓冲器电路，该行解码器和该页缓冲器电路限定在所述第二芯片中；以及
第四焊盘，该第四焊盘设置在所述第二芯片的所述一个表面上，联接到所述行解码器和所述页缓冲器电路中的一个，并且结合到所述第三焊盘。
3.根据权利要求2所述的半导体装置，其中，所述存储器单元阵列包括：
多个电极层和多个层间介电层，所述多个电极层和所述多个层间介电层交替地层叠在所述第一芯片的基板上；以及
多个垂直沟道，所述多个垂直沟道穿过所述电极层和所述层间介电层。
4.一种半导体装置，该半导体装置包括：
第一焊盘，该第一焊盘限定在第一芯片的一个表面上；
第二焊盘，该第二焊盘限定在沿第一方向层叠在所述第一芯片上的第二芯片的一个表面上，并且结合到所述第一焊盘；
第一垂直电阻器图案，该第一垂直电阻器图案限定在所述第一芯片中并且联接到所述第一焊盘，该第一垂直电阻器图案在所述第一方向上延伸；以及
第二垂直电阻器图案，该第二垂直电阻器图案限定在所述第二芯片中并且联接到所述第二焊盘，该第二垂直电阻器图案在所述第一方向上延伸。
5.根据权利要求4所述的半导体装置，其中，所述第一垂直电阻器图案和所述第二垂直电阻器图案在所述第一方向上彼此交叠。
6.根据权利要求4所述的半导体装置，该半导体装置还包括：
包括在所述第一芯片中的第一外围电路；以及
包括在所述第二芯片中的第二外围电路，
其中，所述第一垂直电阻器图案在所述第一方向上与所述第一外围电路和所述第二外围电路中的至少一个交叠。
7.根据权利要求4所述的半导体装置，该半导体装置还包括：
包括在所述第一芯片中的第一外围电路；以及
包括在所述第二芯片中的第二外围电路，
其中，所述第二垂直电阻器图案在所述第一方向上与所述第一外围电路和所述第二外围电路中的至少一个交叠。
8.根据权利要求4所述的半导体装置，该半导体装置还包括：
第一栅极电阻器图案，该第一栅极电阻器图案设置在所述第一芯片的基板上。
9.根据权利要求8所述的半导体装置，其中，所述第一栅极电阻器图案在所述第一方向上与所述第一垂直电阻器图案和所述第二垂直电阻器图案中的至少一个交叠。
10.根据权利要求4所述的半导体装置，该半导体装置还包括：
第二栅极电阻器图案，该第二栅极电阻器图案设置在所述第二芯片的基板上并且联接到所述第二垂直电阻器图案。
11.根据权利要求10所述的半导体装置，其中，所述第二栅极电阻器图案在所述第一方向上与所述第一垂直电阻器图案和所述第二垂直电阻器图案中的至少一个交叠。
12.一种半导体装置，该半导体装置包括：
第一焊盘，该第一焊盘限定在第一芯片的一个表面上；
第二焊盘，该第二焊盘限定在沿第一方向层叠在所述第一芯片上的第二芯片的一个表面上，并且结合到所述第一焊盘；
第一水平电阻器图案，该第一水平电阻器图案限定在所述第一芯片的所述一个表面上并且联接到所述第一焊盘；以及
第二水平电阻器图案，该第二水平电阻器图案限定在所述第二芯片的所述一个表面上并且联接到所述第二焊盘。
13.根据权利要求12所述的半导体装置，其中，所述第一水平电阻器图案和所述第二水平电阻器图案在所述第一方向上彼此不交叠。
14.根据权利要求12所述的半导体装置，该半导体装置还包括：
第一垂直电阻器图案，该第一垂直电阻器图案限定在所述第一芯片中并且联接到所述第一水平电阻器图案，该第一垂直电阻器图案在所述第一方向上延伸；以及
第二垂直电阻器图案，该第二垂直电阻器图案限定在所述第二芯片中并且联接到所述第二水平电阻器图案，该第二垂直电阻器图案在所述第一方向上延伸。
15.根据权利要求14所述的半导体装置，其中，所述第一垂直电阻器图案在所述第一方向上与所述第一水平电阻器图案交叠。
16.根据权利要求14所述的半导体装置，其中，所述第二垂直电阻器图案在所述第一方向上与所述第二水平电阻器图案交叠。
17.根据权利要求14所述的半导体装置，其中，所述第一垂直电阻器图案和所述第二垂直电阻器图案在所述第一方向上彼此不交叠。
18.根据权利要求12所述的半导体装置，该半导体装置还包括：
限定在所述第一芯片中的第一外围电路；以及
限定在所述第二芯片中的第二外围电路，
其中，所述第一水平电阻器图案在所述第一方向上与所述第一外围电路和所述第二外围电路中的至少一个交叠。
19.根据权利要求12所述的半导体装置，该半导体装置还包括：
限定在所述第一芯片中的第一外围电路；以及
限定在所述第二芯片中的第二外围电路，
其中，所述第二水平电阻器图案在所述第一方向上与所述第一外围电路和所述第二外围电路中的至少一个交叠。
20.根据权利要求12所述的半导体装置，该半导体装置还包括：
第一栅极电阻器图案，该第一栅极电阻器图案设置在所述第一芯片的基板上，
其中，所述第一栅极电阻器图案在作为所述第一芯片和所述第二芯片的层叠方向的所述第一方向上与所述第一水平电阻器图案交叠。
21.根据权利要求12所述的半导体装置，该半导体装置还包括：
第二栅极电阻器图案，该第二栅极电阻器图案设置在所述第二芯片的基板上，
其中，所述第二栅极电阻器图案在作为所述第一芯片和所述第二芯片的层叠方向的所述第一方向上与所述第二水平电阻器图案交叠。
22.一种半导体装置，该半导体装置包括：
多个第一焊盘，所述多个第一焊盘限定在第一芯片的一个表面上；
多个第二焊盘，所述多个第二焊盘限定在沿第一方向层叠在所述第一芯片上的第二芯片的一个表面上，并且分别结合到所述多个第一焊盘；
多个第一垂直电阻器图案，所述多个第一垂直电阻器图案限定在所述第一芯片中并且分别联接到所述多个第一焊盘，各个所述第一垂直电阻器图案在所述第一方向上延伸；
多个第二垂直电阻器图案，所述多个第二垂直电阻器图案限定在所述第二芯片中并且分别联接到所述多个第二焊盘，各个所述第二垂直电阻器图案在所述第一方向上延伸；
第一布线，该第一布线将所述多个第一垂直电阻器图案当中的一对第一垂直电阻器图案联接；以及
第二布线，该第二布线将所述多个第二垂直电阻器图案当中的一对第二垂直电阻器图案联接，
其中，所述多个第一垂直电阻器图案、所述多个第二垂直电阻器图案、所述多个第一焊盘、所述多个第二焊盘、所述第一布线和所述第二布线彼此联接并且被布置为形成蛇状形状。
23.根据权利要求22所述的半导体装置，其中，与所述多个第一焊盘和所述多个第二焊盘当中的彼此结合的一对第一焊盘和第二焊盘联接的一对第一垂直电阻器图案和第二垂直电阻器图案在所述第一方向上彼此交叠。
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