KR20140078261A - 임피던스 조정 기능을 갖는 적층형 반도체 회로 - Google Patents

임피던스 조정 기능을 갖는 적층형 반도체 회로 Download PDF

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KR20140078261A
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Abstract

본 기술은 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩이 임피던스 조정 정보를 공유하도록 구성되고, 상기 복수의 반도체 칩은 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되며, 상기 외부 저항의 저항값을 상기 임피던스 조정 정보로서 공유하도록 구성된다.

Description

임피던스 조정 기능을 갖는 적층형 반도체 회로{STACK TYPE SEMICONDUCTOR CIRCUIT WITH IMPEDANCE CALIBRATION}
본 발명은 반도체 회로에 관한 것으로서, 특히 임피던스 조정 기능을 갖는 적층형 반도체 회로에 관한 것이다.
반도체 회로는 온 다이 터미네이션(on die termination) 회로 구성 및 드라이버의 정확한 동작을 위해 해당 구성의 임피던스를 목표값으로 조정하는 동작을 수행해야 한다. 따라서 반도체 회로는 임피던스 조정을 위한 임피던스 조정부를 구비해야 한다.
반도체 회로는 복수의 반도체 칩을 적층한 형태로도 구성할 수 있는데, 이 경우 각 반도체 칩에 대하여 임피던스 조정이 이루어지지 않을 경우, 복수의 반도체 칩을 포함하는 시스템의 동작 성능을 저하시킬 수 있다.
본 발명의 실시예는 정확한 임피던스 조정이 가능하도록 한 적층형 반도체 회로를 제공한다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩이 임피던스 조정 정보를 공유하도록 구성되고, 상기 복수의 반도체 칩은 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되며, 상기 외부 저항의 저항값을 상기 임피던스 조정 정보로서 공유하도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되고, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되며, 상기 복수의 반도체 칩의 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고, 상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며, 상기 복수의 반도체 칩의 임피던스 조정 동작이 동시에 수행되도록 구성될 수 있다.
본 발명의 실시예는 복수의 반도체 칩이 적층된 적층형 반도체 회로로서, 상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고, 상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고, 상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며, 상기 복수의 반도체 칩의 임피던스 조정 동작이 제어 신호에 응답하여 동시 또는 서로 다른 시간에 수행되도록 구성될 수 있다.
본 기술은 적층형 반도체 회로의 임피던스 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 적층형 반도체 회로(1)의 블록도,
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)의 블록도,
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(200)의 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 적층형 반도체 회로(1)의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 적층형 반도체 회로(1)는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)이 적층된다.
제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 외부 저항 연결 패드(ZQ)에는 각각의 외부 저항(Rext1, Rext2)이 연결된다.
즉, 제 1 반도체 칩(10)의 외부 저항 연결 패드(ZQ)에는 외부 저항(Rext1)이 연결되고, 제 2 반도체 칩(20)의 외부 저항 연결 패드(ZQ)에는 또 다른 외부 저항(Rext2)이 연결된다.
제 1 반도체 칩(10)은 임피던스 조정부(11), 드라이빙 블록(12) 및 데이터 입/출력 패드(DQ)를 포함한다.
드라이빙 블록(12)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력한다.
임피던스 조정부(11)는 외부 저항 연결 패드(ZQ)와 연결된 외부 저항(Rext1)을 기준으로 드라이빙 블록(12)의 임피던스를 조정한다.
임피던스 조정부(11)는 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(12)의 임피던스를 외부 저항(Rext1)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행한다.
제 2 반도체 칩(20)은 임피던스 조정부(21), 드라이빙 블록(22) 및 데이터 입/출력 패드(DQ)를 포함한다.
드라이빙 블록(22)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력한다.
임피던스 조정부(21)는 외부 저항 연결 패드(ZQ)과 연결된 외부 저항(Rext1)을 기준으로 드라이빙 블록(22)의 임피던스를 조정한다.
임피던스 조정부(21)는 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(22)의 임피던스를 외부 저항(Rext2)과 동일한 값으로 조정하는 임피던스 조정 동작을 수행한다.
즉, 제 1 반도체 칩(10)과 제 2 반도체 칩(20)은 서로 독립적인 외부 저항(Rext1, Rext2)을 이용하여 독립적인 임피던스 조정 동작을 수행할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)의 블록도이다.
본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)는 복수의 반도체 칩이 적층되며, 도 2와 같이, 설명의 편의를 위해 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 도시하였다. 이후, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 위주로 설명하기로 한다.
상기 복수의 반도체 칩이 임피던스 조정 정보로서, 외부 저항 값을 공유하도록 구성된다.
본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)는 적층된 복수의 반도체 칩들이 외부 저항 값을 공유하고, 서로 다른 시간에(순차를 두고) 임피던스 조정 동작을 수행할 수 있도록 한 것이다. 이때 적층된 복수의 반도체 칩들의 데이터 출력은 각자의 데이터 입/출력 패드(DQ)를 통해 독립적으로 이루어지도록 한다.
제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 외부 저항 연결 패드들(ZQ)이 관통 비아를 통해 서로 연결된다.
이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.
제 1 반도체 칩(110)의 외부 저항 연결 패드(ZQ)가 외부 저항(Rext)과 연결된다.
제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 데이터 입/출력 패드들(DQ)이 관통 비아(TSV)를 통해 서로 연결된다.
또한 제 1 반도체 칩(110)의 임피던스 조정 완료 신호(CAL_END0)를 전송하기 위한 신호라인이 관통 비아(TSV)를 통해 제 2 반도체 칩(120)과 연결된다.
제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 외부 저항 연결 패드들(ZQ)이 관통 비아를 통해 서로 연결되므로 제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 임피던스 조정 동작이 동시에 이루어질 경우, 임피던스 조정 동작의 오류가 발생할 수 있다.
따라서 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 서로 다른 시간에 각각의 임피던스 조정동작을 수행하도록 구성된다.
제 1 반도체 칩(110)은 임피던스 조정부(111), 드라이빙 블록(112), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.
드라이빙 블록(112)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(111)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(112)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.
임피던스 조정부(111)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(113)를 포함한다.
로직 게이트(113)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받도록 구성된다.
이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(111) 내부 신호이거나, 외부 신호일 수 있다.
임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.
임피던스 조정 완료 신호(CAL_END)는 자신 보다 하위 반도체 칩이 임피던스 조정 동작의 완료를 정의하는 신호이다. 따라서 제 1 반도체 칩(110) 즉, 최하위 반도체 칩의 임피던스 조정부(111)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받는다.
임피던스 조정부(111)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받으므로 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.
인피던스 조정부(111)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END0)를 활성화시키도록 구성된다.
임피던스 조정 완료 신호(CAL_END0)는 관통 비아(TSV)를 통해 제 2 반도체 칩(120)으로 전달된다.
제 2 반도체 칩(120)은 임피던스 조정부(121), 드라이빙 블록(122), 데이터 입/출력 패드(DQ), 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.
드라이빙 블록(122)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(121)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되면, 외부 저항(Rext)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(122)의 임피던스를 외부 저항(Rext)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.
임피던스 조정부(121)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(123)를 포함한다.
임피던스 조정부(121)는 임피던스 조정 완료 신호(CAL_END0) 및 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.
인피던스 조정부(121)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.
임피던스 조정 완료 신호(CAL_END1)는 관통 비아(TSV)를 통해 상위의 반도체 칩으로 전달된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 적층형 반도체 회로(100)의 임피던스 조정 동작을 설명하면 다음과 같다.
먼저, 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(110)이 임피던스 조정 동작을 수행한다.
이후, 제 1 반도체 칩(110)이 자신의 임피던스 조정 동작이 완료되었음을 정의하는 임피던스 조정 완료 신호(CAL_END0)을 활성화시킨다.
한편, 제 2 반도체 칩(120)은 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되더라도 임피던스 조정 완료 신호(CAL_END0)가 활성화되지 않았으므로 임피던스 조정 동작을 수행하지 못한다.
즉, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)이 임피던스 조정 동작을 수행하는 동안 자신으로 인한 임피던스 미스매치가 발생하지 않도록 한다.
이후, 제 2 반도체 칩(120)은 임피던스 조정 완료 신호(CAL_END0)가 활성화됨에 따라 임피던스 조정 동작을 수행하고, 임피던스 조정 동작이 완료되면 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.
이때 제 1 반도체 칩(110)의 임피던스 조정 동작이 중지된 상태이므로 제 2 반도체 칩(120)의 임피던스 조정 동작에서의 임피던스 미스매치가 방지된다.
이러한 방식으로 모든 반도체 칩들이 서로 다른 시간 동안 임피던스 조정 동작을 수행하게 되고, 각 반도체 칩들의 임피던스 조정 동작이 서로 방해를 받지 않고 독립적으로 이루어진다.
한편, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 칩 선택 신호(CS0, CS1)를 이용하여 서로 다른 시간에 임피던스 조정 동작을 수행하도록 하는 것도 가능하다.
이때 칩 선택 신호(CS0, CS1)는 각각 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 선택하기 위한 신호이다. 즉, 칩 선택 신호(CS0, CS1)에 따라 제 1 반도체 칩(110)과 제 2 반도체 칩(120) 각각의 활성화 여부가 결정될 수 있다.
따라서 외부에서 칩 선택 신호(CS0)와 칩 선택 신호(CS1)를 정해진 시차를 두고 순차적으로 활성화시키고, 그에 따라 제 1 반도체 칩(110)과 제 2 반도체 칩(120)이 순차적으로 서로 다른 시간에 상술한 임피던스 조정 동작을 수행하는 것도 가능하다.
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 회로(200)의 블록도이다.
본 발명의 다른 실시예에 따른 적층형 반도체 회로(200)는 복수의 반도체 칩이 적층되며, 도 3과 같이, 제 1 반도체 칩(210)과 제 2 반도체 칩(220)으로 구성된 예를 든 것이다.
본 발명의 다른 실시예에 따른 적층형 반도체 회로(200)는 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 동시 또는 서로 다른 시간에 임피던스 조정 동작을 수행할 수 있도록 한 것이다. 이때 제 1 반도체 칩(210)과 제 2 반도체 칩(220)의 데이터 출력은 각자의 데이터 입/출력 패드(DQ)를 통해 독립적으로 이루어지도록 한다.
제 1 반도체 칩(210)과 제 2 반도체 칩(220)은 각각 적층된 반도체 칩들의 수만큼 즉, 2개의 외부 저항 연결 패드들(ZQ)을 포함한다.
제 1 반도체 칩(210)의 2개의 외부 저항 연결 패드들(ZQ)과 제 2 반도체 칩(220)의 2개의 외부 저항 연결 패드들(ZQ)을 관통 비아(TSV)를 통해 크로스 커플드(Cross Coupled) 구조로 연결한다.
이때 관통 비아로서 TSV(Through Silicon Via)가 사용될 수 있다.
한편, 상술한 외부 저항 연결 패드들(ZQ)을 크로스 커플드 구조로 연결하는 것은 생산성 측면과 관통 비아(TSV)의 구조적 특성을 고려한 것이다.
먼저, 적층되는 복수의 반도체 칩들 중에서 특정 칩을 다르게 설계하는 것은 생산성 측면에서 매우 비효율적일 수 있고, 관통 비아(TSV)는 적층된 반도체 칩들을 기준으로 보았을 때, 동일 선상에 위치한다.
따라서 외부 저항 연결 패드들(ZQ)을 크로스 커플드 구조로 연결한 것이다.
제 1 반도체 칩(210)의 2개의 외부 저항 연결 패드(ZQ) 중에서 어느 하나는 외부 저항(Rext1)과 연결되고, 다른 하나는 외부 저항(Rext2)과 연결된다.
즉, 2개의 외부 저항 연결 패드(ZQ)가 각각의 외부 저항과 독립적으로 연결된다.
결국, 상술한 크로스 커플드 구조로 인하여 외부 저항들(Rext1, Rext2)은 제 1 반도체 칩(210) 및 제 2 반도체 칩(220)과 서로 독립적으로 연결된다.
즉, 외부 저항(Rext1)은 제 1 반도체 칩(210)의 임피던스 조정부(211)와 연결되고, 외부 저항(Rext2)은 제 2 반도체(220)의 임피던스 조정부(221)와 연결된다.
제 1 반도체 칩(210)과 제 2 반도체 칩(220)의 데이터 입/출력 패드들(DQ)이 관통 비아(TSV)를 통해 서로 연결된다.
또한 제 1 반도체 칩(210)의 임피던스 조정 완료 신호(CAL_END0)를 전송하기 위한 신호라인이 관통 비아(TSV)를 통해 제 2 반도체 칩(220)과 연결된다.
제 1 반도체 칩(210)은 임피던스 조정부(211), 드라이빙 블록(212), 데이터 입/출력 패드(DQ), 복수의 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.
드라이빙 블록(212)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(211)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되면, 외부 저항(Rext1)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(212)의 임피던스를 외부 저항(Rext1)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.
임피던스 조정부(211)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(213)를 포함한다.
로직 게이트(213)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받도록 구성된다.
이때 임피던스 조정 인에이블 신호(ZQCAL)는 임피던스 조정부(211) 내부 신호이거나, 외부 신호일 수 있다.
임피던스 조정 동작은 반도체 회로의 초기 동작 구간 중에 수행될 수 있으며, 임피던스 조정 인에이블 신호(ZQCAL)는 내부 또는 외부에서 발생되어 임피던스 조정 가능 구간을 정의하는 신호일 수 있다.
임피던스 조정 완료 신호(CAL_END)는 자신 보다 하위 반도체 칩이 임피던스 조정 동작의 완료를 정의하는 신호이다. 따라서 제 1 반도체 칩(210) 즉, 최하위 반도체 칩의 임피던스 조정부(211)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받는다.
임피던스 조정부(211)는 전원 전압(VDD)을 임피던스 조정 완료 신호(CAL_END)로서 제공받으므로 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.
인피던스 조정부(211)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END0)를 활성화시키도록 구성된다.
임피던스 조정 완료 신호(CAL_END0)는 관통 비아(TSV)를 통해 제 2 반도체 칩(220)으로 전달된다.
제 2 반도체 칩(220)은 임피던스 조정부(221), 드라이빙 블록(222), 데이터 입/출력 패드(DQ), 복수의 외부 저항 연결 패드(ZQ) 및 복수의 관통 비아(TSV)를 포함한다.
드라이빙 블록(222)은 데이터(DATA)를 드라이빙하여 데이터 입/출력 패드(DQ)로 출력하도록 구성된다.
임피던스 조정부(221)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되면, 외부 저항(Rext2)을 기준으로 생성한 임피던스 조정신호(PCODE<0:N>, NCODE<0:N>)를 이용하여 드라이빙 블록(222)의 임피던스를 외부 저항(Rext2)과 동일한 값으로 조정하는 임피던스 조정 동작을 개시하도록 구성된다.
임피던스 조정부(221)는 임피던스 조정 인에이블 신호(ZQCAL)와 임피던스 조정 완료 신호(CAL_END0)가 모두 활성화되는 것을 검출하기 위한 로직 게이트(223)를 포함한다.
임피던스 조정부(221)는 임피던스 조정 완료 신호(CAL_END0) 및 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 임피던스 조정 동작을 개시한다.
인피던스 조정부(221)는 임피던스 조정 동작이 완료되면 자신의 임피던스 조정 동작의 완료를 정의하는 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.
임피던스 조정 완료 신호(CAL_END1)는 관통 비아(TSV)를 통해 상위의 반도체 칩으로 전달된다.
한편, 상술한 로직 게이트들(213, 223)은 제어 신호(도시 생략)에 따라 그 동작이 비 활성화되도록 구성할 수 있다. 로직 게이트들(213, 223)이 비 활성화되는 경우, 임피던스 조정 인에이블 신호(ZQCAL)에 따라 임피던스 조정 동작 개시여부가 결정될 수 있다.
이때 제어 신호를 생성하기 위한 소스로서, 테스트 모드 신호, MRS(Mode Register Set) 또는 전자 퓨즈(E-Fuse) 등이 사용될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 적층형 반도체 회로(200)의 임피던스 조정 동작을 설명하면 다음과 같다.
먼저, 상술한 바와 같이, 외부 저항들(Rext1, Rext2)은 제 1 반도체 칩(210) 및 제 2 반도체 칩(220)과 서로 독립적으로 연결되므로 제 1 반도체 칩(210)과 제 2 반도체 칩(220)은 동시에 독립적인 임피던스 조정 동작을 수행할 수 있다.
이때 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 동시에 독립적인 임피던스 조정 동작을 수행하는 경우, 상술한 로직 게이트들(213, 223)을 제어 신호를 이용하여 비 활성화시킨다.
다음으로, 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 서로 다른 시간에 임피던스 조정 동작을 수행하는 방식을 설명하기로 한다.
임피던스 조정 인에이블 신호(ZQCAL)가 활성화되면 제 1 반도체 칩(210)이 임피던스 조정 동작을 수행한다.
이후, 제 1 반도체 칩(210)이 자신의 임피던스 조정 동작이 완료되었음을 정의하는 임피던스 조정 완료 신호(CAL_END0)을 활성화시킨다.
한편, 제 2 반도체 칩(220)은 임피던스 조정 인에이블 신호(ZQCAL)가 활성화되더라도 임피던스 조정 완료 신호(CAL_END0)가 활성화되지 않았으므로 임피던스 조정 동작을 수행하지 못한다.
이후, 제 2 반도체 칩(220)은 임피던스 조정 완료 신호(CAL_END0)가 활성화됨에 따라 임피던스 조정 동작을 수행하고, 임피던스 조정 동작이 완료되면 임피던스 조정 완료 신호(CAL_END1)를 활성화시킨다.
이러한 방식으로 제 1 반도체 칩(210)와 제 2 반도체 칩(220)의 임피던스 조정 동작이 독립적으로 이루어질 수 있다.
한편, 제 1 반도체 칩(210)과 제 2 반도체 칩(220)은 칩 선택 신호(CS0, CS1)를 이용하여 서로 다른 시간에 임피던스 조정 동작을 수행하도록 하는 것도 가능하다.
이때 칩 선택 신호(CS0, CS1)는 각각 제 1 반도체 칩(210)과 제 2 반도체 칩(220)을 선택하기 위한 신호이다. 즉, 칩 선택 신호(CS0, CS1)에 따라 제 1 반도체 칩(210)과 제 2 반도체 칩(220) 각각의 활성화 여부가 결정될 수 있다.
따라서 외부에서 칩 선택 신호(CS0)와 칩 선택 신호(CS1)를 정해진 시차를 두고 순차적으로 활성화시키고, 그에 따라 제 1 반도체 칩(210)과 제 2 반도체 칩(220)이 순차적으로 서로 다른 시간에 상술한 임피던스 조정 동작을 수행하는 것도 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩이 임피던스 조정 정보를 공유하도록 구성되는 적층형 반도체 회로.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 칩은
    각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되며,
    상기 외부 저항의 저항값을 상기 임피던스 조정 정보로서 공유하도록 구성되는 적층형 반도체 회로.
  3. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩 각각의 외부 저항 연결 패드가 관통 비아를 통해 서로 연결되고,
    상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드가 외부 저항과 연결되며,
    상기 복수의 반도체 칩의 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로.
  4. 제 3 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 임피던스 조정 동작이 완료됨을 정의하는 임피던스 조정 완료 신호를 상위의 반도체 칩으로 전송하도록 구성되는 적층형 반도체 회로.
  5. 제 4 항에 있어서,
    상기 임피던스 조정 완료 신호를 상기 상위의 반도체 칩으로 전송하기 위한 관통 비아를 더 포함하는 적층형 반도체 회로.
  6. 제 4 항에 있어서,
    상기 상위의 반도체 칩은 상기 임피던스 조정 완료 신호에 응답하여 자신의 임피던스 조정 동작을 수행하도록 구성되는 적층형 반도체 회로.
  7. 제 4 항에 있어서,
    상기 복수의 반도체 칩은 각각
    입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
    임피던스 조정 인에이블 신호와 상기 임피던스 조정 완료 신호가 모두 활성화되면, 상기 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.
  8. 제 3 항에 있어서,
    상기 복수의 반도체 칩은
    서로 다른 시간에 활성화되는 칩 선택 신호들 각각에 응답하여 상기 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로.
  9. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고,
    상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고,
    상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며,
    상기 복수의 반도체 칩의 임피던스 조정 동작이 동시에 수행되도록 구성되는 적층형 반도체 회로.
  10. 제 9 항에 있어서,
    상기 복수의 반도체 칩은 각각
    입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
    임피던스 조정 인에이블 신호가 활성화되면, 자신과 연결된 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.
  11. 복수의 반도체 칩이 적층된 적층형 반도체 회로로서,
    상기 복수의 반도체 칩 각각은 적층되는 반도체 칩의 수만큼의 외부 저항 연결 패드들을 포함하고,
    상기 복수의 반도체 칩 각각의 외부 저항 연결 패드들은 서로 다른 반도체 칩의 외부 저항 연결 패드들과 크로스 커플드(Cross Coupled) 구조로 연결되고,
    상기 복수의 반도체 칩 중에서 어느 하나의 반도체 칩의 외부 저항 연결 패드들이 각각 서로 다른 외부 저항과 독립적으로 연결되며,
    상기 복수의 반도체 칩의 임피던스 조정 동작이 제어 신호에 응답하여 동시 또는 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로.
  12. 제 11 항에 있어서,
    상기 복수의 반도체 칩 각각은 자신의 임피던스 조정 동작이 완료됨을 정의하는 임피던스 조정 완료 신호를 상위의 반도체 칩으로 전송하도록 구성되는 적층형 반도체 회로.
  13. 제 12 항에 있어서,
    상기 임피던스 조정 완료 신호를 상기 상위의 반도체 칩으로 전송하기 위한 관통 비아를 더 포함하는 적층형 반도체 회로.
  14. 제 12 항에 있어서,
    상기 상위의 반도체 칩은 상기 임피던스 조정 완료 신호에 응답하여 자신의 임피던스 조정 동작을 수행하도록 구성되는 적층형 반도체 회로.
  15. 제 12 항에 있어서,
    상기 복수의 반도체 칩은 각각
    입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
    임피던스 조정 인에이블 신호와 상기 임피던스 조정 완료 신호가 모두 활성화되면, 자신과 연결된 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.
  16. 제 12 항에 있어서,
    상기 복수의 반도체 칩은 각각
    입력된 데이터를 드라이빙하도록 구성된 드라이빙 블록, 및
    상기 제어 신호에 따라 상기 임피던스 조정 완료 신호와 상관없이 임피던스 조정 인에이블 신호가 활성화되면, 자신과 연결된 외부 저항의 저항값을 기준으로 상기 드라이빙 블록의 임피던스를 조정하는 동작을 개시하도록 구성된 임피던스 조정부를 포함하는 적층형 반도체 회로.
  17. 제 11 항에 있어서,
    상기 제어 신호는
    테스트 모드 신호, MRS(Mode Register Set) 신호 또는 전자 퓨즈(E-Fuse) 신호를 포함하는 적층형 반도체 회로.
  18. 제 11 항에 있어서,
    상기 복수의 반도체 칩은
    서로 다른 시간에 활성화되는 칩 선택 신호들 각각에 응답하여 상기 임피던스 조정 동작이 서로 다른 시간에 수행되도록 구성되는 적층형 반도체 회로.
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